KR20080109335A - 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법 - Google Patents

구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법 Download PDF

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Abstract

집적도를 향상시키고 장치의 구동특성을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법이 개시된다. 상기 플래시 메모리 장치의 일실시예에 따르면, 각각의 레이어에 복수의 메모리 셀이 배치되며 수직으로 적층(stack)된 복수 개의 레이어 및 워드라인 전압을 제공하기 위한 로우 디코더를 구비하며, 상기 복수 개의 레이어들 중 적어도 두 개 이상의 레이어들에 구비되는 메모리 셀들이 하나의 블록으로 설정되고, 상기 하나의 블록은, 서로 다른 레이어에 배치되고 그 워드라인이 서로 연결되는 메모리 셀들을 구비하는 것을 특징으로 한다.

Description

구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그 구동방법{Flash Memory Device having 3D stack structure and Driving Method for the same}
도 1은 본 발명에 적용되는 적층 구조의 플래시 메모리 장치의 일예를 나타내는 구조도이다.
도 2는 본 발명에 적용되는 적층 구조의 플래시 메모리 장치의 다른 예를 나타내는 구조도이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 플래시 메모리 장치에서의 셀 구조를 나타내는 회로도이다.
도 5는 도 4의 셀 구조에서 하나의 비트라인에 연결되는 스트링부를 나타내는 회로도이다.
도 6은 도 3의 플래시 메모리 장치의 프로그램 동작을 나타내기 위한 파형도이다.
도 7은 도 3의 플래시 메모리 장치의 독출 동작을 나타내기 위한 파형도이다.
도 8은 도 3의 플래시 메모리 장치의 소거 동작을 나타내기 위한 파형도이다.
도 9a,b,c는 어드레스 정보에 따른 프로그램 및/또는 독출동작의 특징을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 주변회로 121: 로우 디코더
122: 페이지 버퍼 123: 칼럼 디코더
124: 입출력 버퍼 125: 워드라인 전압 발생부
130: 제어로직
본 발명은 플래시 메모리 장치 및 그 구동방법에 관한 것으로서, 더 자세하게는 장치의 구동방식을 개선한 입체 구조(스택 레이어, stacked layer)의 불휘발성 메모리 장치 및 그 구동방법에 관한 것이다.
모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 불휘발성 메모리인 플래시(flash) 메모리의 요구가 증가되고 있다. 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치인 플래시 메모리는, 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 또한 마그네틱 디스크 메모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 특히 낸드(NAND)형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어(NOR)형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드(NAND)형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
근래 들어, 모바일(Mobile) 시스템의 발달에 따라 더 큰 용량의 메모리 장치가 요구되고 있으며, 낸드(NAND)형 플래시 메모리는 고집적화에 유리하므로 상기와 같은 요구에 적합하게 사용되고 있다. 그러나, 메모리 용량을 증가시키기 위한 방안으로서 반도체 장치의 미세 공정을 이용하는데는 그 한계가 존재하며, 다른 관점에서의 용량 증대방안이 제안되고 있다.
상기 방안들 중 하나로서 종래 널리 이용되고 있는 멀티레벨 셀(Multi-level cell) 기술이 있다. 상기 MLC 기술은, 하나의 메모리 셀을 복수 개의 문턱전압으로 프로그램 하여, 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 것을 말한다. 그러나 상기 MLC 기술에 있어서, 문턱전압 사이의 마진(margin)이 충분히 확보되어야 하므로, 하나의 메모리 셀에 저장할 수 있는 데이터의 비트수는 한계가 발생한다.
다른 방안으로서, DRAM 등의 메모리 장치에서 이용되고 있는 반도체 레이어의 입체구조를 플래시 메모리 장치에 적용시킬 수 있다. 또한 메모리 셀을 구동하 기 위한 디코더(일예로서 X-디코더, Y-디코더)가 입체 구조의 반도체 레이어에 공유되도록 함으로써 칩 사이즈를 감소시킬 수 있다. 그러나, 복수의 반도체 레이어를 적층시켜 NAND 플래시 메모리 장치를 구현하는 경우, 상기 장치를 구동함에 있어서 일반적인 프로그램, 독출 및 소거 동작을 적용시키는 경우에는, 프로그램 및/또는 리드 동작시 간섭(disturbance)이 발생하거나, 소정의 블록에 대한 소거 동작시 타 블록에 존재하는 메모리 셀에 대한 소프트 프로그램(soft program)이 발생하는 등의 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 복수의 반도체 레이어를 적층시켜 집적도를 향상시키고, 간섭 및 소프트 프로그램 등의 문제를 방지하여 동작성능을 향상시킬 수 있는 플래시 메모리 장치 및 그 구동방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 플래시 메모리 장치는, 각각의 레이어에 복수의 메모리 셀이 배치되며 수직으로 적층(stack)된 복수 개의 레이어 및 워드라인 전압을 제공하기 위한 로우 디코더를 구비하며, 상기 복수 개의 레이어들 중 적어도 두 개 이상의 레이어들에 구비되는 메모리 셀들이 하나의 블록으로 설정되고, 상기 하나의 블록은, 서로 다른 레이어에 배치되고 그 워드라인이 서로 연결되는 메모리 셀들을 구비하는 것을 특징으로 한다.
바람직하게는, 상기 하나의 블록에서, 서로 다른 레이어에 배치되는 메모리 셀들은 동일한 로우 디코더에 의해 그 워드라인이 구동되는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수 개의 레이어는 제1 레이어 및 제2 레이어를 포함하며, 상기 제1 레이어에 구비되는 메모리 셀들 중 제1 셀 영역과, 상기 제2 레이어에 구비되는 메모리 셀들 중 제2 셀 영역이 상기 하나의 블록으로 설정되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 셀 영역의 워드라인 각각과 상기 제2 셀 영역의 워드라인 각각은 서로 전기적으로 연결되며, 상기 로우 디코더는 상기 서로 연결된 워드라인으로 동일한 워드라인 전압을 제공하는 것을 특징으로 한다.
한편, 상기 복수 개의 레이어는 제1 레이어 및 제2 레이어만을 구비할 수 있다.
한편, 상기 하나의 블록은, 제1 레이어에 배치되는 복수 개의 제1 셀 스트링과, 제2 레이어에 배치되는 복수 개의 제2 셀 스트링을 구비하며, 상기 제1 셀 스트링 각각은, 직렬 연결되는 복수의 제1 메모리 셀과, 상기 제1 메모리 셀에 연결되는 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 구비하고, 상기 제2 셀 스트링 각각은, 직렬 연결되는 복수의 제2 메모리 셀과, 상기 제2 메모리 셀에 연결되는 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 구비할 수 있다.
바람직하게는, 상기 제1 셀 스트링과 상기 제2 셀 스트링은 동일한 비트라인에 연결되며, 상기 제1 스트링 선택 트랜지스터 및 제2 스트링 선택 트랜지스터는 그 일단이 상기 비트라인에 연결되고, 상기 제1 접지 선택 트랜지스터 및 제2 접지 선택 트랜지스터는 그 일단이 공통 소스 라인에 연결되는 것을 특징으로 한다.
한편, 상기 장치의 프로그램 동작시, 선택된 메모리 셀의 워드라인으로는 메인 프로그램 동작을 위한 제1 전압(Vpgm)이 제공되며, 비선택된 메모리 셀들의 워드라인으로는 부스팅(Boosting) 동작을 위한 제2 전압(Vpass)이 제공되는 것을 특징으로 한다.
바람직하게는, 제1 메모리 셀이 프로그램되는 경우, 상기 제1 스트링 선택 트랜지스터는 온 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 오프 상태가 되며, 제2 메모리 셀이 프로그램되는 경우, 상기 제1 스트링 선택 트랜지스터는 오프 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 온 상태가 되는 것을 특징으로 한다.
또한 바람직하게는, 상기 프로그램 동작은, 메인 프로그램 수행 전에 프리차지 구간을 포함하며, 상기 프리차지 구간에서, 상기 제1 셀 스트링 및/또는 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 한다.
한편, 상기 장치의 리드 동작시, 제1 메모리 셀이 리드되는 경우, 상기 제1 스트링 선택 트랜지스터는 온 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 오프 상태가 되며, 제2 메모리 셀이 리드되는 경우, 상기 제1 스트링 선택 트랜지스터는 오프 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 온 상태가 되는 것을 특징으로 한다.
바람직하게는, 제1 메모리 셀이 리드되는 경우, 상기 제1 접지 선택 트랜지스터는 온 상태가 되고, 상기 제2 접지 선택 트랜지스터는 오프 상태가 되며, 제2 메모리 셀이 리드되는 경우, 상기 제1 접지 선택 트랜지스터는 오프 상태가 되고, 상기 제2 접지 선택 트랜지스터는 온 상태가 되는 것을 특징으로 한다.
또한, 상기 리드 동작은, 메인 리드동작 수행 전에 프리차지 구간을 포함하며, 상기 프리차지 구간에서, 상기 제1 셀 스트링 및/또는 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 한다.
한편, 상기 장치의 소거 동작시, 상기 제1 및 제2 스트링 선택 트랜지스터, 상기 제1 및 제2 접지 선택 트랜지스터는 플로팅(floating) 상태가 되며, 상기 제1 레이어 및 제2 레이어의 벌크(bulk)로는 고전압의 소거전압(Verase)이 인가되는 것을 특징으로 한다.
한편 상기 플래시 메모리 장치는, NAND 플래시 메모리가 적용될 수 있다.
한편, 본 발명의 다른 실시예에 따른 복수의 메모리 블록을 구비하는 플래시 메모리 장치는, 제1 반도체 레이어와, 상기 제1 반도체 레이어에 수직 적층(stack)되는 제2 반도체 레이어 및 상기 제1 반도체 레이어 및 제2 반도체 레이어로 워드라인 전압을 인가하기 위한 로우 디코더를 구비하며, 상기 복수의 메모리 블록 각각은, 상기 제1 반도체 레이어에 구비되는 제1 셀 어레이와 상기 제2 반도체 레이어에 구비되는 제2 셀 어레이를 포함하고, 상기 제1 셀 어레이는 복수 개의 제1 셀 스트링을 구비하며, 상기 제2 셀 어레이는 복수 개의 제2 셀 스트링을 구비하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치는, 제1 반도체 레이어 및 상기 제1 반도체 레이어에 수직 적층(stack)되는 제2 반도체 레이어를 구비하고, 상기 플래시 메모리 장치의 블록 단위는, 상기 제1 반도체 레이어에 구비되는 복수 개의 제1 셀 스트링과 상기 제2 반도체 레이어에 구비되는 복수 개의 제2 셀 스트링을 포함하고, 각각의 제1 셀 스트링과 각각의 제2 셀 스트링은 동일한 비트라인에 연결되며, 상기 장치에 대한 리드 동작은 프리차지 구간을 구비하며, 상기 프리차지 구간에서 상기 제1 셀 스트링 및/또는 상기 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동방법에 따르면, 상기 플래시 메모리 장치는 적어도 하나의 메모리 블록을 포함하고, 수직으로 적층(stack)된 복수 개의 레이어를 구비하며, 상기 복수 개의 레이어 각각에는 복수의 메모리 셀이 배치되고, 상기 복수 개의 레이어들 중 적어도 두 개 이상의 레이어들에 구비되는 메모리 셀들이 하나의 블록으로 설정되며, 상기 하나의 블록은, 서로 다른 레이어에 배치되고 그 워드라인이 서로 연결되는 메모리 셀들을 구비하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 적어도 하나의 메모리 블록을 포함하는 플래시 메모리 장치의 구동방법에 따르면, 제1 반도체 레이어에 구비되는 적어도 하나의 제1 셀 스트링과, 상기 제1 반도체 레이어에 적층(stack)된 제2 반도체 레이어에 구비되는 적어도 하나의 제2 셀 스트링이 하나의 메모리 블록으로 설정되고, 상기 제1 셀 스트링에 연결되는 워드라인 각각과 상기 제2 셀 스트링에 연결되는 워드라인 각각은 서로 전기적으로 연결되며, 상기 메모리 장치의 소거동작시, 상기 하나의 메모리 블록에 구비되는 제1 셀 스트링 및 제2 셀 스트링의 메모리 셀 들이 동시에 소거되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 적용되는 적층 구조의 플래시 메모리 장치의 일예를 나타내는 구조도이다. 도시된 바와 같이 복수의 반도체 레이어, 일예로서 제1 반도체 레이어 및 제2 반도체 레이어가 적층되며, 제1 반도체 레이어에 구비되는 제1 메모리 블록(1st Block)의 워드라인과 제2 반도체 레이어에 구비되는 제2 메모리 블록(2nd Block)의 워드라인은 동일한 로우 디코더(미도시)에 의해 구동된다.
플래시 메모리 장치의 소거동작은 일반적으로 블록 단위로 수행된다. 일예로서 제1 메모리 블록(1st Block)에 대한 소거동작은 다음과 같이 이루어질 수 있다.
먼저, 제1 메모리 블록(1st Block)과 제2 메모리 블록(2nd Block)의 워드라인은 동일한 로우 디코더(미도시)에 의해 구동되고, 각각의 P-WELL(PPWELL)로 인가되는 바이어스(bias) 전압이 공통적으로 제어된다고 가정한다. 이러한 경우, 제1 메모리 블록(1st Block)에 구비되는 메모리 셀들을 소거하기 위하여, 제1 메모리 블록(1st Block)으로 0V의 워드라인 전압이 제공된다. 또한 P-WELL(PPWELL)으로는 고 전압(약 20V의 크기를 갖는)의 소거전압(Verase)을 제공한다.
이에 따라 제2 반도체 레이어의 P-WELL(PPWELL)으로도 고 전압의 소거전압(Verase)이 제공되며, 제2 메모리 블록(2nd Block)의 워드라인으로는 0V 의 전압이 제공된다. 이에 따라 선택되지 않은 제2 메모리 블록(2nd Block)에 대해서도 소거동작이 발생할 수 있으며, 결국에는 상기 제1 메모리 블록(1st Block) 및 제2 메모리 블록(2nd Block)을 별도의 블록으로 제어할 수 없게 된다.
도 2는 본 발명에 적용되는 적층 구조의 플래시 메모리 장치의 다른 예를 나타내는 구조도이다. 도 2의 경우에는, 하나의 반도체 레이어에 구비되는 메모리 블록들 중 두 개의 블록을 도시하였으며, 제1 반도체 레이어에 구비되는 메모리 블록들을 제1 메모리 블록(1st Block) 및 제2 메모리 블록(2nd Block)으로 지칭하고, 제2 반도체 레이어에 구비되는 메모리 블록들을 제3 메모리 블록(3rd Block) 및 제4 메모리 블록(4th Block)으로 지칭하기로 한다.
특히 도 1과 같이 각각의 레이어의 P-WELL(PPWELL)으로 제공되는 전압이 공통적으로 제어되는 경우에 문제점이 발생하므로, 이를 방지하기 위하여, 제1 반도체 레이어의 P-WELL(PPWELL)과 제2 반도체 레이어의 P-WELL(PPWELL)로 인가되는 바이어스 전압이 별도로 제어될 수 있다.
도 2에 도시된 플래시 메모리 장치에서 제1 메모리 블록(1st Block)에 대해 소거동작을 하는 경우, 제1 반도체 레이어의 P-WELL(PPWELL)은 Verase 전압(약 20V)이 인가되며, 제2 반도체 레이어의 P-WELL(PPWELL)에는 0V의 전압이 인가된다. 또한, 제1 메모리 블록(1st Block)의 워드라인으로는 0V의 전압이 제공되며, 상기 제1 메모리 블록(1st Block)의 워드라인과 서로 연결된 제3 메모리 블록(3rd Block)의 워드라인 또한 0V의 전압이 제공된다.
한편, 제1 반도체 레이어의 제2 메모리 블록(2nd Block)이 소거동작이 행해지는 것을 방지하기 위하여, 제2 메모리 블록(2nd Block)의 워드라인은 플로팅(floating) 상태가 되도록 한다. 또한, 상기 제2 메모리 블록(2nd Block)의 워드라인과 서로 연결된 제4 메모리 블록(4th Block)의 워드라인 또한 플로팅 상태가 된다.
상기와 같은 경우에서, 제2 반도체 레이어의 제4 메모리 블록(4th Block)의 P-WELL(PPWELL)은 0V의 전압이 인가되며 워드라인은 플로팅 상태가 되는데, 제4 메모리 블록(4th Block)의 워드라인 전압이 상승함에 따라 제4 메모리 블록(4th Block)의 메모리 셀들에 대해 소프트 프로그램(soft program)이 수행되는 문제가 발생한다. 따라서 도 2와 같이 구성되는 플래시 메모리 장치 또한 제1 반도체 레이어 및 제2 반도체 레이어를 서로 다른 블록으로 제어하는 것이 불가능해진다.
즉, 복수의 반도체 레이어가 적층되어 구성되는 플래시 메모리 장치에서, 하나의 디코더(특히, 로우 디코더)가 상기 복수의 반도체 레이어에 의해 공유된다면, 도 1,2에서 설명하였던 바와 같은 문제가 발생하게 된다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다. 도 3에 도시된 바와 같이 상기 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 상기 메모리 셀 어레이(110)를 구동하기 위한 주변회로(120) 및 상기 주변회로(120)의 동작을 전체적으로 제어하기 위한 제어로직(130)을 구비할 수 있다. 상기 주변회로(120)의 일예로서, 메모리 셀 어레이(110)의 워드라인(WL)으로 전압 을 제공하기 위한 로우 디코더(121), 비트라인(BL)을 통해 전달되는 데이터를 일시 저장하기 위한 페이지 버퍼(122), 메모리 셀 어레이(110)의 칼럼을 선택하기 위한 칼럼 디코더(123), 상기 페이지 버퍼(122)와 연결되며 외부와의 데이터(DATA) 입출력을 위한 입출력 버퍼(124) 및 상기 로우 디코더(121)로 워드라인 전압을 제공하기 위한 워드라인 전압 발생부(125)를 구비할 수 있다.
특히, 도시된 바와 같이 메모리 셀 어레이(110)는, 수직 적층되는 복수 개의 레이어에 구비되는 메모리 셀들로 이루어질 수 있으며, 일예로서 첫 번째 반도체 레이어에 구비되는 메모리 셀과 두 번째 반도체 레이어에 구비되는 메모리 셀들을 포함할 수 있다. 첫 번째 반도체 레이어에 구비되는 메모리 셀들과 두 번째 반도체 레이어에 구비되는 메모리 셀들은 워드라인이 서로 전기적으로 연결되며, 로우 디코더(121)는 상기 첫 번째 반도체 레이어 및 두 번째 반도체 레이어로 공통의 워드라인 전압을 제공한다. 도 3에서는 두 개의 반도체 레이어에 구비되는 메모리 셀만을 도시하였으나, 그 이상의 반도체 레이어에 구비되는 메모리 셀들이 적용될 수 있음은 자명하다.
또한, 플래시 메모리 장치의 소거 단위로서 정의되는 블록을 설정함에 있어서, 첫 번째 반도체 레이어의 일부 메모리 셀들(이하, 제1 셀 영역)과 두 번째 반도체 레이어의 일부 메모리 셀들(이하, 제2 셀 영역)을 하나의 블록으로 설정한다. 일예로서, 제1 셀 영역은 첫 번재 반도체 레이어에서 n 개(n은 1 이상의 정수) 워드라인에 연결되는 메모리 셀들을 포함하고, 제2 셀 영역은 두 번째 반도체 레이어에서 n 개의 워드라인에 연결되는 메모리 셀들을 포함할 수 있다. 또한 도시된 바 와 같이 제1 셀 영역의 첫 번째 워드라인과 제2 셀 영역의 첫 번째 워드라인은 서로 연결될 수 있으며, 이후 두 번째 내지 n 번째 워드라인 또한 제1 셀 영역 및 제2 셀 영역이 서로 연결될 수 있다.
도 3에 도시되는 메모리 셀 어레이(110)를 도 4를 참조하여 더 자세히 설명한다.
도 4는 도 3의 플래시 메모리 장치에서의 셀 구조를 나타내는 회로도이다. 도시된 바와 같이, 메모리 셀 어레이(110)의 하나의 블록에는 복수의 스트링부(111_1, 111_2)를 구비할 수 있으며, 각각의 스트링부(111_1, 111_2)는 비트라인(B/L0, B/L1) 각각에 연결된다.
도시된 바와 같이 각각의 스트링부, 일예로서 제1 스트링부(111_1)는 비트라인(B/L0)에 연결되며, 제1 반도체 레이어에 배치되는 제1 셀 스트링과 제2 반도체 레이어에 배치되는 제2 셀 스트링을 구비한다. 제1 셀 스트링은 직렬 연결된 복수의 메모리 셀들(C0 내지 C15)을 구비하고, 제2 셀 스트링은 직렬 연결된 복수의 메모리 셀들(C16 내지 C31)을 구비한다.
또한 제1 셀 스트링은, 상기 복수의 메모리 셀들(C0 내지 C15)과 연결되는 제1 스트링 선택 트랜지스터(T11) 및 제1 접지선택 트랜지스터(T21)를 구비한다. 또한 제2 셀 스트링은, 상기 복수의 메모리 셀들(C16 내지 C31)과 연결되는 제2 스트링 선택 트랜지스터(T12) 및 제2 접지선택 트랜지스터(T22)를 구비한다.
한편, 스트링 선택 트랜지스터 T11 및 T12의 일 전극은 비트라인 B/L0에 연결되며, 접지선택 트랜지스터 T21 및 T22의 일 전극은 공통 소스 라인(CSL)에 연결 된다. 또한 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)는 각각 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 통해 제공되는 전압에 의해 제어되며, 제1 접지선택 트랜지스터(T21) 및 제2 접지선택 트랜지스터(T22)는 각각 제1 접지 선택 라인(GSL1) 및 제2 접지 선택 라인(GSL2)에 의해 제어된다.
또한 메모리 셀 C0과 메모리 셀 C16은 워드라인 WL0에 의해 제어되며, 메모리 셀 C1과 메모리 셀 C17은 워드라인 WL1에 의해 제어되고, 같은 방식에 따라 메모리 셀 C15과 메모리 셀 C31은 워드라인 WL15에 의해 제어된다. 한편, 비트라인 B/L1에 연결되는 제2 스트링부(111_2)의 구성은 상기 제1 스트링부(111_1)와 유사하므로 자세한 설명은 생략한다.
상기한 도 4와 같이 이루어지는 메모리 셀 어레이를 구동하는 방식에 대하여 도 5 내지 도 8을 참조하여 자세히 설명한다.
도 5는 도 4의 셀 구조에서 하나의 비트라인에 연결되는 스트링부를 나타내는 회로도이다. 특히 제1 스트링부(111_1)의 회로를 나타내며, 프로그램 및 리드 동작은 제1 셀 영역에 구비되는 메모리 셀 C1에 대해 수행되는 것으로 가정한다. 도 5에 도시된 바와 같은 스트링부를 구동하기 위한 조건(프로그램, 리드 및 소거동작)은 아래의 표에 도시된 바와 같이 설정될 수 있다.
Signal Program Erase Read
Select W/L Vpgm 0 0
Unselect W/L Vpass 0 Vread
Select B/L 0 Floating 1.0V
Unselect B/L Vcc Floating 0
SSL(1st Floor) Vcc Floating Vread
SSL(2nd Floor) 0 Floating 0
GSL(1st Floor) 0 Floating Vread
GSL(2nd Floor) 0 Floating 0
CSL 1.5V Floating 0
PP-WELL(1st Floor) 0 Verase 0
PP-WELL(2nd Floor) 0 Verase 0
상기 표 1에 기재된 바와 같은 조건을 기반으로 하여, 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동은 도 6 내지 도 8의 파형도에 도시된 바와 같이 수행될 수 있다.
먼저, 메모리 셀 C1에 대한 프로그램 동작은 다음과 같이 수행된다.
도 6은 도 3의 플래시 메모리 장치의 프로그램 동작을 나타내기 위한 파형도이다. 도시된 바와 같이 메인 프로그램 동작을 수행하기에 앞서 프리차지 동작이 수행된다. 상기 프리차지 구간에서, 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)을 통해 소정의 전압 V1이 제공되며, 이에 따라 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)는 각각 턴온된다. 한편 제1 접지선택 트랜지스터(T21) 및 제2 접지선택 트랜지스터(T22)는 각각 턴오프된다. 또한, 제1 스트링부(111_1)와 연결되는 비트라인 B/L0으로는 소정의 전원전압 Vcc가 제공된다.
상기 프리차지 동작에 의하여, 비트라인 B/L0에 전기적으로 연결되는 제1 반도체 레이어의 채널 포텐셜(1st layer C/P)과 제2 반도체 레이어의 채널 포텐셜(2nd layer C/P)이 상기 전원전압 Vcc으로 상승한다. 이후 프리차지 동작이 완료됨에 따라, 제1 스트링 선택 라인(SSL1)으로는 상기 제1 스트링 선택 트랜지스터(T11)를 온 상태로 제어하기 위한 소정의 전압 V2가 제공되며, 제2 스트링 선택 라인(SSL2)으로는 상기 제2 스트링 선택 트랜지스터(T12)를 턴오프하기 위한 접지전압(Vss)이 제공될 수 있다. 한편 상기 비트라인 B/L0으로는 접지전압(Vss)이 제공된다.
이후 선택된 워드라인(Sel.WL, 일예로서 WL1)으로는 메인 프로그램 동작을 위한 소정의 제1 전압(Vpgm)이 제공되며, 비선택된 워드라인(Uns.WL)으로는 부스팅(Boosting) 동작을 위한 제2 전압(Vpass)이 제공된다.
상기와 같은 방식에 따라, 제1 셀 스트링의 메모리 셀 C1은 상기 프로그램 전압 Vpgm에 대응하여 프로그램이 수행된다. 한편, 제2 반도체 레이어의 채널 포텐셜(C/P)은 셀프 부스팅에 의하여 그 전압레벨이 상승한다. 이에 따라 제2 셀 스트링에 구비되는 메모리 셀들에 대하여 프로그램 동작이 금지(inhibit)된다. 즉, 프리차지 구간에서 상기 제2 반도체 레이어의 채널 포텐셜(2nd layer C/P)을 상승시킴으로써, 제2 셀 스트링에 구비되는 메모리 셀에 프로그램 간섭(disturbance)이 발생하는 문제를 방지한다.
도 7은 도 3의 플래시 메모리 장치의 리드 동작을 나타내기 위한 파형도이다. 도시된 바와 같이 메인 리드동작을 수행하기 전에 프리차지 동작이 수행되며, 상기 프리차지 구간에서 상기 제1 스트링 선택 트랜지스터(T11) 및/또는 상기 제2 스트링 선택 트랜지스터(T12)는 온 상태가 된다.
일예로서 도 7에는 제1 스트링 선택 트랜지스터(T11) 및 상기 제2 스트링 선택 트랜지스터(T12)는 모두 온 상태가 되도록 제어한다. 상기 제2 스트링 선택 트랜지스터(T12)를 턴온시킴으로써, 제2 셀 스트링의 비트라인(노드 b)을 프리차지 전압으로 상승시키고, 이에 의하여 제1 셀 스트링에 대한 리드 동작시 제2 셀 스트링의 메모리 셀에 간섭(disturbance)이 발생하는 문제(특히, 소프트 프로그램(soft program)이 발생하는 문제)를 방지한다.
상기 리드동작을 도 7에 도시된 파형도를 이용하여 설명하면 다음과 같다. 먼저 상기 프리차지 구간에서, 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)으로 소정의 전압 Vread가 인가됨에 따라 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)가 턴온되며, 제1 접지 선택 라인(GSL1) 및 제2 접지 선택 라인(GSL2)으로 접지전압(Vss)이 인가됨에 따라 제1 접지 선택 트랜지스터(T21) 및 제2 접지 선택 트랜지스터(T22)가 턴오프된다. 상기 프리차지 동작에 의하여, 비트라인 B/L0에 전기적으로 연결되는 제1 셀 스트링의 비트라인(1st layer B/L, 노드 a)와 제2 셀 스트링의 비트라인(2nd layer B/L, 노드 b)의 전압은 Vprch 값으로 상승한다.
상기 프리차지 구간 이후, 제1 스트링 선택 트랜지스터(T11) 및 제1 접지 선택 트랜지스터(T21)는 온 상태로 제어되며, 제2 스트링 선택 트랜지스터(T12) 및 제2 접지 선택 트랜지스터(T22)는 오프 상태로 제어된다. 또한 메인 리드동작을 위하여 선택 워드라인(Selected WL) 및 비선택 워드라인(Unselected WL)으로 워드라인 전압 Vr 및 Vread가 인가된다. 리드하고자 하는 메모리 셀의 특성(일예로서 MLC 또는 SLC)이나, 독출하고자 하는 데이터의 값에 따라 상기 워드라인 전압 Vr의 크기는 가변할 수 있다.
제2 스트링 선택 트랜지스터(T12) 및 제2 접지 선택 트랜지스터(T22)가 오프됨에 따라 제2 셀 스트링은 플로팅 상태가 되며, 소정의 크기를 갖는 Vread 전압이 인가됨에 따라 제2 셀 스트링의 비트라인(2nd layer B/L)의 전압은 셀프 부스팅에 의하여 상승하게 된다. 한편 제1 셀 스트링의 비트라인(1st layer B/L)은 상기 비트라인 B/L0과 연결되며, 상기 선택된 셀(C1)의 프로그램된 상태에 따라 상기 비트라인 B/L0의 전압이 변동하고, 상기 전압 변동을 감지함으로써 상기 선택된 메모리 셀(C1)의 데이터를 판단할 수 있다.
상기와 같이 수행되는 리드 동작의 경우, 비선택된 제2 셀 스트링의 비트라인(2nd layer B/L)이 셀프 부스팅에 의하여 그 전압이 상승하게 된다. 이에 따라 비선택된 워드라인으로 소정의 전압 Vread(일예로서 약 4.5V)이 인가되더라도, 제2 셀 스트링의 메모리 셀들에 소프트 프로그램(soft program) 현상이 발생하는 것을 방지할 수 있다.
한편, 도 6 및 도 7에 도시된 파형도는 상기 메모리 장치의 실시방법(프로그램 동작, 리드 동작)의 하나의 예를 나타낸다. 본 발명의 일실시예에 따른 플래시 메모리 장치의 구동이 어느 특정한 파형도의 특성에 한정되는 것은 아니다. 일예로서 본 발명의 일실시예에 따른 플래시 메모리 장치는 리드 동작을 함에 있어서, 선택된 워드라인으로 제공되는 전압 Vr의 활성화 시점을 도 7에 도시된 t1 내지 t4 사이에서 플렉서블(flexible)하게 설정하여도 상기 리드 동작이 가능하다.
도 8은 도 3의 플래시 메모리 장치의 소거 동작을 나타내기 위한 파형도이다. 상술하였던 바와 같이 플래시 메모리 장치의 소거 동작은 블록 단위로 수행되며, 도시된 바와 같이 제1 반도체 레이어의 제1 셀 스트링과 제2 반도체 레이어의 제2 셀 스트링에 구비되는 메모리 셀에 대하여 전체적으로 수행된다.
소거 동작을 위하여 제1 반도체 레이어 및 제2 반도체 레이어의 P-WELL(PPWELL)으로 소정의 전압레벨(일예로서 20V의 전압)을 갖는 소거전압(Verase)이 인가된다. 한편 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)과, 제1 접지 선택 라인(GSL1) 및 제2 접지 선택 라인(GSL2) 및 공통 소스 라인(CSL)은 플로팅 상태가 된다. 또한 소거동작을 수행하고자 하는 블록의 워드라인들로는 0V 또는 낮은 레벨을 갖는 소정의 전압 Ve가 인가되며, 비 선택된 블록의 워드라인들은 플로팅 상태가 된다.
상술한 바와 같이 본 발명의 일실시예에 따른 플래시 메모리 장치에서는, 복수의 반도체 레이어에 구비되는 메모리 셀들을 하나의 블록으로 설정하고, 블록단위의 소거동작을 함에 있어서 상기 복수의 반도체 레이어의 메모리 셀들을 동시에 소거한다. 이에 따라 어느 하나의 반도체 레이어에 구비되는 메모리 셀들만을 하나의 블록으로 설정하는 경우에, 어느 하나의 블록에 대하여 소거 동작을 하는 경우 다른 층의 반도체 레이어의 메모리 셀들이 잘못 소거되거나 프로그램되는 문제를 방지할 수 있다.
한편, 복수 개의 메모리 셀이 직렬 연결된 NAND 플래시 메모리 장치에서, 장치로 입력되는 어드레스 정보에 따라서 프로그램 및 리드를 수행할 메모리 셀들이 선택된다. 프로그램 및/또는 리드동작이 수행될 메모리 셀이 제1 레이어에 또는 제2 레이어에 구비되는지에 따라, 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)와 제1 접지 선택 트랜지스터(T21) 및 제2 접지 선택 트랜지스터(T22)가 각각 제어되어야 하는데, 이를 자세히 설명하면 다음과 같다.
도 9a,b,c는 어드레스 정보에 따른 프로그램 및/또는 독출동작의 특징을 나타내는 회로도이다.
먼저, 도 9a에 도시된 바와 같이, 하나의 비트라인 B/L0에 제1 반도체 레이어에 구비되는 제1 셀 스트링(T11, C0, C2, C4...C30 및 T21)과, 제2 반도체 레이어에 구비되는 제2 셀 스트링(T12, C1, C3, C5...C31 및 T22)이 연결된다. 또한 도시된 바와 같이, 어드레스 정보(일예로서 로우 어드레스)는 32 개의 메모리 셀들을 선택하기 위한 5 비트의 정보를 포함할 수 있다. 각각의 스트링에 구비되는 메모리 셀의 수는 가변될 수 있으며, 이에 따라 상기 메모리 셀을 선택하기 위한 어드레스 정보의 비트수 또한 가변될 수 있음은 당업자에게 자명하다.
메모리 셀을 선택하기 위한 어드레스가 "00000"인 경우에는 제1 스트링에 구비되는 메모리 셀 C0이 선택된다. 또한 상기 어드레스가 "00001"인 경우에는 제2 스트링에 구비되는 메모리 셀 C1이 선택된다. 또한 마찬가지로, 상기 어드레스가 "00010"인 경우에는 제1 스트링에 구비되는 메모리 셀 C2이 선택되며, 상기 어드레스가 "00011"인 경우에는 제2 스트링에 구비되는 메모리 셀 C3이 선택된다.
즉, 상기 5 비트의 어드레스 중 가장 하위 비트(LSB, Least Significant Bit)의 값은, 프로그램 또는 리드 동작이 수행될 반도체 레이어가 어떤 것인지에 대한 정보를 갖게 된다. 일예로서, 어드레스가 "00010"인 경우에는 상기 LSB가 "0"이므로, 상기 정보를 이용하여 제1 반도체 레이어에 구비되는 메모리 셀이 프로그램 또는 리드 동작이 수행될 것임을 판단할 수 있다. 즉, 도 3에 도시된 바와 같은 제어로직(130)은 상기 어드레스의 LSB 정보를 이용하여, 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)와 제1 접지 선택 트랜지스터(T21) 및 제2 접지 선택 트랜지스터(T22)를 제어할 수 있다.
도 9b는 상기 어드레스를 인코딩하는 다른 예를 나타낸다. 즉, 어드레스가 "00000" 내지 "011111"인 경우에는 제1 셀 스트링의 메모리 셀들(C0 내지 C15)이 차례대로 선택되며, 상기 어드레스가 "10000" 내지 "111111"인 경우에는 제2 셀 스트링의 메모리 셀들(C16 내지 C31)이 차례대로 선택된다.
상기와 같은 경우에는 어드레스의 가장 상위 비트(MSB, Most Significant Bit)값이 반도체 레이어를 선택하기 위한 정보를 갖게 된다. 즉, 입력되는 어드레스의 MSB 값이 "0"인 경우에는 제1 반도체 레이어가 선택되며, 이에 따라 상기 제1 스트링 선택 트랜지스터(T11) 및 제2 스트링 선택 트랜지스터(T12)와 제1 접지 선택 트랜지스터(T21) 및 제2 접지 선택 트랜지스터(T22) 들이 제어된다. 또한 입력되는 어드레스의 MSB 값이 "1"인 경우에는 제2 반도체 레이어가 선택되며, 상기 선택된 정보에 따라 트랜지스터들의 제어동작을 수행한다.
도 9c는 상기 어드레스를 인코딩하는 또 다른 예를 나타낸다. 반도체 레이어를 선택하기 위한 정보는 복수의 어드레스 정보 중 어떠한 곳에도 위치 가능하다. 일예로서, 반도체 레이어를 선택하기 위한 정보가 어드레스의 두 번째 비트에 위치하는 경우, 도 9c에 도시된 바와 같은 순서로서 메모리 셀들이 선택된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따른 플래시 메모리 장치 및 그 구동방법에 따르면, 복수의 반도체 레이어를 적층시키고, 로우 디코더가 상기 복수의 반도체 레이어에 공유되도록 함으로써, 그 집적도를 향상시킬 수 있으며, 또한 상기와 같이 구현되는 플래시 메모리 장치의 구동방법을 개선함으로써, 프로그램/리드 및 소거 동작의 성능을 향상시킬 수 있는 효과가 있다.

Claims (33)

  1. 각각의 레이어에 복수의 메모리 셀이 배치되며 수직으로 적층(stack)된 복수 개의 레이어; 및
    워드라인 전압을 제공하기 위한 로우 디코더를 구비하며,
    상기 복수 개의 레이어들 중 적어도 두 개 이상의 레이어들에 구비되는 메모리 셀들이 하나의 블록으로 설정되고,
    상기 하나의 블록은, 서로 다른 레이어에 배치되고 그 워드라인이 서로 연결되는 메모리 셀들을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 하나의 블록에서, 서로 다른 레이어에 배치되는 메모리 셀들은 동일한 로우 디코더에 의해 그 워드라인이 구동되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서,
    상기 복수 개의 레이어는 제1 레이어 및 제2 레이어를 포함하며,
    상기 제1 레이어에 구비되는 메모리 셀들 중 제1 셀 영역과, 상기 제2 레이어에 구비되는 메모리 셀들 중 제2 셀 영역이 상기 하나의 블록으로 설정되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 셀 영역의 워드라인 각각과 상기 제2 셀 영역의 워드라인 각각은 서로 전기적으로 연결되며, 상기 로우 디코더는 상기 서로 연결된 워드라인으로 동일한 워드라인 전압을 제공하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제3항에 있어서,
    상기 복수 개의 레이어는 제1 레이어 및 제2 레이어만을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제1항에 있어서,
    상기 하나의 블록은, 제1 레이어에 배치되는 복수 개의 제1 셀 스트링과, 제2 레이어에 배치되는 복수 개의 제2 셀 스트링을 구비하며,
    상기 제1 셀 스트링 각각은, 직렬 연결되는 복수의 제1 메모리 셀과, 상기 제1 메모리 셀에 연결되는 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 구비하고,
    상기 제2 셀 스트링 각각은, 직렬 연결되는 복수의 제2 메모리 셀과, 상기 제2 메모리 셀에 연결되는 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 셀 스트링과 상기 제2 셀 스트링은 동일한 비트라인에 연결되며,
    상기 제1 스트링 선택 트랜지스터 및 제2 스트링 선택 트랜지스터는 그 일단이 상기 비트라인에 연결되고, 상기 제1 접지 선택 트랜지스터 및 제2 접지 선택 트랜지스터는 그 일단이 공통 소스 라인에 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제7항에 있어서, 상기 장치의 프로그램 동작시,
    선택된 메모리 셀의 워드라인으로는 메인 프로그램 동작을 위한 제1 전압(Vpgm)이 제공되며,
    비선택된 메모리 셀들의 워드라인으로는 부스팅(Boosting) 동작을 위한 제2 전압(Vpass)이 제공되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제8항에 있어서,
    제1 메모리 셀이 프로그램되는 경우, 상기 제1 스트링 선택 트랜지스터는 온 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 오프 상태가 되며,
    제2 메모리 셀이 프로그램되는 경우, 상기 제1 스트링 선택 트랜지스터는 오프 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 온 상태가 되는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제8항에 있어서,
    상기 프로그램 동작은, 메인 프로그램 수행 전에 프리차지 구간을 포함하며,
    상기 프리차지 구간에서, 상기 제1 셀 스트링 및/또는 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제7항에 있어서, 상기 장치의 리드 동작시,
    제1 메모리 셀이 리드되는 경우, 상기 제1 스트링 선택 트랜지스터는 온 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 오프 상태가 되며,
    제2 메모리 셀이 리드되는 경우, 상기 제1 스트링 선택 트랜지스터는 오프 상태가 되고, 상기 제2 스트링 선택 트랜지스터는 온 상태가 되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제11항에 있어서,
    제1 메모리 셀이 리드되는 경우, 상기 제1 접지 선택 트랜지스터는 온 상태가 되고, 상기 제2 접지 선택 트랜지스터는 오프 상태가 되며,
    제2 메모리 셀이 리드되는 경우, 상기 제1 접지 선택 트랜지스터는 오프 상태가 되고, 상기 제2 접지 선택 트랜지스터는 온 상태가 되는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제11항에 있어서,
    상기 리드 동작은, 메인 리드동작 수행 전에 프리차지 구간을 포함하며,
    상기 프리차지 구간에서, 상기 제1 셀 스트링 및/또는 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  14. 제7항에 있어서, 상기 장치의 소거 동작시,
    상기 제1 및 제2 스트링 선택 트랜지스터, 상기 제1 및 제2 접지 선택 트랜지스터는 플로팅(floating) 상태가 되며,
    상기 제1 레이어 및 제2 레이어의 벌크(bulk)로는 고전압의 소거전압(Verase)이 인가되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제1항에 있어서,
    상기 장치는, NAND 플래시 메모리인 것을 특징으로 하는 플래시 메모리 장치.
  16. 복수의 메모리 블록을 구비하는 플래시 메모리 장치에 있어서,
    제1 반도체 레이어;
    상기 제1 반도체 레이어에 수직 적층(stack)되는 제2 반도체 레이어; 및
    상기 제1 반도체 레이어 및 제2 반도체 레이어로 워드라인 전압을 인가하기 위한 로우 디코더를 구비하며,
    상기 복수의 메모리 블록 각각은, 상기 제1 반도체 레이어에 구비되는 제1 셀 어레이와 상기 제2 반도체 레이어에 구비되는 제2 셀 어레이를 포함하고, 상기 제1 셀 어레이는 복수 개의 제1 셀 스트링을 구비하며, 상기 제2 셀 어레이는 복수 개의 제2 셀 스트링을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제15항에 있어서, 상기 메모리 블록은,
    상기 제1 셀 스트링 및 상기 제2 셀 스트링이 동일한 비트라인에 연결되며,
    상기 제1 셀 스트링의 메모리 셀에 연결되는 복수의 워드라인 각각은, 상기 제2 셀 스트링의 메모리 셀에 연결되는 복수의 워드라인 각각과 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제16항에 있어서,
    상기 메모리 셀을 선택하기 위하여 복수의 비트로 이루어지는 어드레스가 상기 플래시 메모리 장치로 제공되며,
    상기 복수 비트의 어드레스 중 적어도 하나의 비트는 상기 제1 반도체 레이어 및 제2 반도체 레이어 중 어느 하나의 레이어를 선택하기 위한 정보를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 셀 스트링에 구비되는 제1 스트링 선택 트랜지스터 및 상기 제2 셀 스트링에 구비되는 제2 스트링 선택 트랜지스터는, 상기 레이어를 선택하기 위한 적어도 하나의 비트에 기반하여 스위칭이 제어되는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제18항에 있어서,
    상기 제1 셀 스트링에 구비되는 제1 접지 선택 트랜지스터 및 상기 제2 셀 스트링에 구비되는 제2 접지 선택 트랜지스터는, 상기 레이어를 선택하기 위한 적어도 하나의 비트에 기반하여 스위칭이 제어되는 것을 특징으로 하는 플래시 메모리 장치.
  21. 플래시 메모리 장치에 있어서,
    제1 반도체 레이어; 및
    상기 제1 반도체 레이어에 수직 적층(stack)되는 제2 반도체 레이어를 구비하고,
    상기 플래시 메모리 장치의 블록 단위는, 상기 제1 반도체 레이어에 구비되는 복수 개의 제1 셀 스트링과 상기 제2 반도체 레이어에 구비되는 복수 개의 제2 셀 스트링을 포함하고, 각각의 제1 셀 스트링과 각각의 제2 셀 스트링은 동일한 비트라인에 연결되며,
    상기 장치에 대한 리드 동작은 프리차지 구간을 구비하며, 상기 프리차지 구간에서 상기 제1 셀 스트링 및/또는 상기 제2 셀 스트링은 상기 비트라인에 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  22. 제21항에 있어서, 상기 프리차지 구간은,
    실제 리드동작이 수행되는 메모리 셀을 포함하지 않는 셀 스트링을 상기 비트라인에 연결시키는 동작을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  23. 제21항에 있어서,
    상기 제1 셀 스트링에 포함되는 제1 스트링 선택 트랜지스터 및/또는 상기 제2 셀 스트링에 포함되는 제2 스트링 선택 트랜지스터는 상기 프리차지 구간에서 온 상태로 제어되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제23항에 있어서, 실제 리드되는 메모리 셀이 상기 제1 셀 스트링에 포함되는 경우,
    메인 리드동작시, 상기 제1 스트링 선택 트랜지스터는 온 상태가 되며, 상기 제2 스트링 선택 트랜지스터는 오프 상태가 되는 것을 특징으로 하는 플래시 메모리 장치.
  25. 제21항에 있어서,
    상기 메모리 장치에 대한 소거동작시, 제1 셀 스트링 및 제2 셀 스트링에 구비되는 메모리 셀들은 동시에 소거되는 것을 특징으로 하는 플래시 메모리 장치.
  26. 적어도 하나의 메모리 블록을 포함하는 플래시 메모리 장치의 구동방법에 있어서,
    상기 플래시 메모리 장치는 수직으로 적층(stack)된 복수 개의 레이어를 구비하며, 상기 복수 개의 레이어 각각에는 복수의 메모리 셀이 배치되고,
    상기 복수 개의 레이어들 중 적어도 두 개 이상의 레이어들에 구비되는 메모리 셀들이 하나의 블록으로 설정되며, 상기 하나의 블록은, 서로 다른 레이어에 배치되고 그 워드라인이 서로 연결되는 메모리 셀들을 구비하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  27. 적어도 하나의 메모리 블록을 포함하는 플래시 메모리 장치의 구동방법에 있어서,
    제1 반도체 레이어에 구비되는 적어도 하나의 제1 셀 스트링과, 상기 제1 반도체 레이어에 적층(stack)된 제2 반도체 레이어에 구비되는 적어도 하나의 제2 셀 스트링이 하나의 메모리 블록으로 설정되고,
    상기 제1 셀 스트링에 연결되는 워드라인 각각과 상기 제2 셀 스트링에 연결되는 워드라인 각각은 서로 전기적으로 연결되며,
    상기 메모리 장치의 소거동작시, 상기 하나의 메모리 블록에 구비되는 제1 셀 스트링 및 제2 셀 스트링의 메모리 셀들이 동시에 소거되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  28. 제27항에 있어서, 상기 제1 셀 스트링에 포함되는 메모리 셀을 프로그램하는 경우,
    상기 비트라인에 프리차지 전압을 인가하고, 상기 제1 셀 스트링 및/또는 제2 셀 스트링을 상기 비트라인에 연결하는 단계;
    제1 스트링 선택 트랜지스터를 온 상태로, 제2 스트링 선택 트랜지스터는 오프 상태로 제어하는 단계; 및
    선택된 메모리 셀의 워드라인으로는 메인 프로그램 동작을 위한 제1 전압(Vpgm)을 제공하고, 비선택된 메모리 셀들의 워드라인으로는 부스팅(Boosting) 동작을 위한 제2 전압(Vpass)을 제공하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  29. 제27항에 있어서, 상기 제1 셀 스트링에 포함되는 메모리 셀을 리드하는 경우,
    상기 비트라인에 프리차지 전압을 인가하고, 상기 제1 셀 스트링 및/또는 제2 셀 스트링을 상기 비트라인에 연결하는 단계;
    상기 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 온 상태로, 상기 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 오프 상태로 제어하는 단계; 및
    선택된 워드라인 및 비선택된 워드라인들 각각에 대한 워드라인 전압을 제공하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  30. 제29항에 있어서, 상기 프리차지 단계는,
    상기 제1 스트링 선택 트랜지스터 및 상기 제2 스트링 선택 트랜지스터를 턴온시켜, 상기 제1 셀 스트링 및 제2 셀 스트링을 상기 비트라인에 연결하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  31. 제29항에 있어서, 상기 프리차지 단계는,
    선택된 비트라인 및 선택되지 않은 비트라인들에 대해 프리차지 전압을 제공하는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  32. 제27항에 있어서,
    상기 메모리 셀을 선택하기 위하여 복수의 비트로 이루어지는 어드레스가 상기 플래시 메모리 장치로 제공되며,
    상기 어드레스는, 적어도 하나의 비트가 상기 제1 반도체 레이어 또는 제2 반도체 레이어를 선택하기 위한 정보를 갖도록 인코딩되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
  33. 제32항에 있어서,
    상기 제1 셀 스트링에 구비되는 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터와, 상기 제2 셀 스트링에 구비되는 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터 중 적어도 하나의 트랜지스터는, 상기 레이어를 선택하기 위한 적어도 하나의 비트에 기반하여 스위칭이 제어되는 것을 특징으로 하는 플래시 메모리 장치의 구동방법.
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