CN116569258B - 具有改进式驱动器操作的存储器装置及操作所述存储器装置的方法 - Google Patents

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Abstract

本公开描述一种存储器装置，其包括：存储器单元，其在存储器阵列的存取线的交叉点处；及双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线至少驱动到第一或第二读取/编程电压。

Description

具有改进式驱动器操作的存储器装置及操作所述存储器装置 的方法
技术领域
本公开大体上涉及存储器装置且更明确来说，涉及包括包含P型及N型晶体管的双晶体管驱动器的存储器装置及其方法。
背景技术
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、智能电话、无线通信装置、相机、数字显示器及类似者。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两个状态，其通常通过逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两个状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的存储状态。为存储信息，电子装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其存储逻辑状态达延长时段。易失性存储器单元可随时间丢失其存储状态，除非其通过外部电源周期性刷新。
在最先进存储器装置中，成本降低、功率消耗降低以及装置性能越来越重要。然而，按比例缩放技术(例如，采用具有较小特征大小的制造技术)增加相当大的处理成本。一些技术(例如三维(3D)技术)利用芯片的垂直尺寸以形成存储器单元以便改进存储器容量与空间之间的比率。发现尤其具有降低功率消耗的更具成本效率及更高性能解决方案是非常需要的，尤其对于阵列相关电路(例如存取线驱动器)。
附图说明
图1说明根据本公开的实施例的包含支持双晶体管驱动器的存储器单元阵列的存储器装置的示范图；
图2说明根据本公开的实施例的支持双晶体管驱动器的示范性3D存储器阵列的透视图；
图3说明根据本公开的实施例的支持双晶体管驱动器的3D存储器阵列的解码电路系统的实例块布局；
图4说明根据本公开的实施例的用于存储器装置的包含P型晶体管及N型晶体管的双晶体管驱动器的实例；
图5A到5D展示根据本公开的双晶体管驱动器的不同操作条件；
图6说明根据本公开的实施例的对存储器装置中的双晶体管驱动器进行分组的实例；
图7说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的闲置阶段期间的实例配置；
图8示意性地说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的作用阶段期间的实例配置；
图9A及9B说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的正负读取/编程阶段期间的实例配置；
图10说明根据本公开的实施例的支持双晶体管驱动器的存储器装置的阶段图；
图11说明根据本公开的方法的流程图；
图12说明根据本公开的方法的步骤的框图；及
图13说明根据本公开的实施例的支持双晶体管驱动器的存储器装置的框图。
具体实施方式
数字信息存储的要求越来越高。不同技术可用于在存储器单元的逻辑状态中存储信息位。独立于允许信息存储的物理机制，需要越来越密集的包装。此外，必须(举例来说)在越来越短存取时间方面不断提高性能，且需要最小功率消耗，尤其对于移动或电池供应应用。
本公开涉及存储器阵列架构，尤其适于非易失性数据存储，其允许存储器单元的非常密集包装及操作期间的极低消耗。存储器架构包括双晶体管驱动器，更特定来说用于取决于执行的命令将存取线驱动到正及负读取/编程电压的P型及N型晶体管驱动器。存储器单元可在字线及数字线的相交点处，例如，在交叉点存储器阵列组织中，例如在多层叠3D存储器阵列中。可采用读取/编程电压分离来限制驱动器及存储器单元中的电压应力且减少阵列中的泄漏。
基于P型及N型晶体管的最新解码器在每次极性转换时消耗大量功率且必须考虑图块下的P及N阱额外空间距离。另一方面，从面积角度来看，使用包括三个晶体管的驱动器的要求更高。使用包括两个N型晶体管(其必须为对称的)的解码器需要栅极过压以驱动具有正极性的编程电流且难以实现同时多位每片块编程。此外，氧化物及结电压(包含预解码器)是满足可靠性及应力准则的具挑战性指示符。因此，本公开提供包括P型晶体管及N型晶体管的解码器的改进式操作。
根据所公开的解决方案，解码器的操作可细分成不同阶段，例如闲置阶段、作用阶段及脉冲阶段。本公开教示在这些阶段中的每一者期间如何解码且加偏压于每一存取线。特定来说，在闲置阶段期间，全部存取线经偏压到放电电压(例如，接地电压)，在作用阶段期间，全部存取线经偏压到浮动电压，且在脉冲阶段期间，经寻址存取线经偏压到所要(正或负)读取/编程电压而物理上邻近经寻址线或与经寻址线分组在一起的存取线经偏压到屏蔽电压(例如，接地电压)且不相关存取线(例如，不邻近经寻址线且不与经寻址线分组在一起)保持在浮动电压。在执行存取操作之后(例如，在从脉冲阶段退出时)，存储器装置返回作用阶段且保持在所述处等待直到接收到新命令。可使用存取操作的阈值数目及/或逾时来限制作用阶段的耐久性且周期性地触发闲置阶段以便减少泄漏现象。
根据本公开的双晶体管驱动器的工作条件使得晶体管节点在闲置、作用及脉冲阶段中的任一者期间偏压到从不超过最大可靠性晶体管额定值的电压。
最初在如参考图1到3描述的存储器装置及存储器裸片的背景内容中描述本公开的特征。接着在如参考图4到6描述的驱动器或驱动器群组的背景内容中描述本公开的特征。接着在如参考图7到9描述的驱动器及阵列配置的背景内容中描述本公开的特征。通过与参考图10到12描述的存储器装置的操作有关以及与参考图13描述的设备图式有关的阶段图及对应方法进一步说明本公开的其它特征。
图1说明如本文中公开的实例存储器装置100。存储器装置100还可被称为电子存储器设备。图1是存储器装置100的各种组件及特征的阐释性表示。因而，应了解，展示存储器装置100的组件及特征以说明功能相互关系，而非其在存储器装置100内的实际物理位置。在图1的阐释性实例中，存储器装置100包含一个三维(3D)存储器阵列102。3D存储器阵列102包含可编程以存储不同状态的存储器单元105。在一些实例中，每一存储器单元105可编程以存储表示为逻辑0及逻辑1的两个状态。在一些实例中，存储器单元105可经配置以存储多于两个逻辑状态。尽管用数值指示符标记包含于图1中的一些元件，但未标记其它对应元件，但其相同或将被理解为类似，以试图增加所描绘特征的可见性及清晰度。
3D存储器阵列102可包含形成于彼此顶部上的两个或更多个二维(2D)存储器阵列103。相较于2D阵列，此可增加可放置或产生在单一裸片或衬底上的存储器单元的数目，此又可减少生产成本或增加存储器装置的性能或两者。存储器阵列102可包含存储器单元105的两个层级且因此可视为3D存储器阵列；然而，层级数目不限于两个且可根据需求及/或情况改变。每一层级可经对准或定位使得存储器单元105可跨每一层级彼此对准(完全地、重叠或近似地)，从而形成存储器单元堆叠145。在一些情况中，存储器单元堆叠145可包含铺设于另一者的顶部上同时两者共享存取线的多个存储器单元，如下文说明。在一些情况中，存储器单元可为经配置以使用多位阶存储技术来存储多于一个数据位的多位阶存储器单元。
在一些实例中，存储器单元105的每一行连接到字线110，且存储器单元105的每一列连接到位线115。术语存取线可指代字线110、位线115或其组合。字线110及位线115可彼此垂直(或几乎垂直)且可产生存储器单元阵列。如图1中展示，存储器单元堆叠145中的两个存储器单元105可共享共同导电线，例如位线115。即，位线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极耦合。其它配置可为可能的，举例来说，第三层叠可与下层叠共享字线110。一般来说，一个存储器单元105可定位于两条导电线(例如字线110及位线115)的相交点处。此相交点可被称为存储器单元的地址。目标存储器单元105可为定位于通电字线110与位线115的相交点处的存储器单元105；即，字线110及位线115可经通电以读取或写入在其相交点处的存储器单元105。与相同字线110或位线115耦合(例如，连接到相同字线110或位线115)的其它存储器单元105可被称为未标定存储器单元105。
电极可与存储器单元105及字线110或位线115耦合。术语电极可指代电导体，且在一些情况中，可用作到存储器单元105的电接触件。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电材料或类似者。在一些实例中，存储器单元105可包含定位于第一电极与第二电极之间的硫属化物材料。第一电极的一个侧可耦合到字线110且第一电极的另一侧耦合到硫属化物材料。另外，第二电极的一个侧可耦合到位线115且第二电极的另一侧耦合到硫属化物材料。第一电极及第二电极可为相同材料(例如，碳)或为不同的。
可通过激活或选择字线110及位线115而对存储器单元105执行例如读取及写入的操作。在一些实例中，位线115还可被称为数字线115。在不失理解或操作的情况下，对存取线、字线及位线或其类似物的引用是可互换的。激活或选择字线110或位线115可包含将电压施加到相应线。字线110及位线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体，或其它导电材料、合金、化合物或类似者。
可通过行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址且基于经接收行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当位线115。举例来说，存储器阵列102可包含被标记为WL_1到WL_M的多条字线110，及被标记为BL_1到BL_N的多条数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及位线115(例如，WL_2及BL_3)，可存取在其相交点处的存储器单元105。如下文更详细论述，可通过可包含在远离耦合到存储器阵列102的衬底的表面的方向上延伸的一或多个掺杂材料的行解码器120及列解码器130控制存取存储器单元105。
在存取时，可通过感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。举例来说，可将电压施加到存储器单元105(使用对应字线110及位线115)，且所得电流的存在可取决于存储器单元105的经施加电压及阈值电压。在一些情况中，可施加多于一个电压。此外，如果经施加电压并未导致电流流动，那么可施加其它电压直到通过感测组件125检测到电流。通过评估导致电流流动的电压，可确定存储器单元105的经存储逻辑状态。在一些情况中，电压的大小可斜升直到检测到电流流动。在其它情况中，可循序地施加预定电压直到检测到电流。同样地，可将电流施加到存储器单元105且产生所述电流的电压的大小可取决于存储器单元105的电阻或阈值电压。在一些实例中，可通过将电脉冲提供到可包含存储器存储元件的存储器单元105而编程所述单元。可经由字线110、位线115或其组合来提供脉冲。
感测组件125可包含各种晶体管或放大器以检测及放大信号的差异(此可被称为锁存)。接着，可通过列解码器130输出存储器单元105的经检测逻辑状态作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120耦合。感测组件可与列解码器抑或行解码器相关联。
可通过激活相关字线110及位线115而设置或写入存储器单元105，且可将至少一个逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据(举例来说，输入/输出135)。在包含硫属化物材料的存储器单元的情况中，可通过基于将解码器(例如，行解码器120或列解码器130)的第一导电线与存取线(例如，字线110或位线115)耦合，将第一电压施加到存储器单元105作为存取操作的部分而写入存储器单元105以将逻辑状态存储于存储器单元105中。
存储器装置100可处于闲置阶段(或第一阶段)；举例来说，闲置阶段可为具有低功率消耗的配置。在一些实例中，存储器装置100可处于作用阶段(或第二阶段)；举例来说，作用阶段可为存储器装置立即准备执行经接收命令的配置。在一些实例中，存储器装置可处于脉冲阶段(或第三阶段)；举例来说，脉冲阶段可为在其期间执行命令的配置，例如，存取且加偏压于目标存储器单元以将逻辑状态编程到存储器单元中或从存储器单元读取逻辑状态。
基于存储器装置阶段(例如，闲置阶段、作用阶段或脉冲阶段等等)，存储器控制器140可通过各种组件(举例来说，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作及电压(例如，读取、写入、重写、刷新、放电、屏蔽、浮动)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。
存储器控制器140可产生行及列地址信号以激活所要字线110及位线115。存储器控制器140还可产生及控制在存储器装置100的操作期间使用的各种其它电压或电流。举例来说，存储器控制器140可使邻近目标存取线的存取线及/或与经寻址存取线在相同群组中的存取线偏压到屏蔽电压(例如，接地电压)。存储器控制器140还可使与经寻址存取线不相关的其它存取线浮动。
存储器控制器140可经配置以通过将第一电压施加到解码器(例如，行解码器120或列解码器130)的第一导电线而选择存储器单元105。在一些情况中，存储器控制器140可经配置以基于选择存储器单元105而将解码器的第一导电线与相关联于存储器单元105的存取线(例如，字线110或位线115)耦合。存储器控制器140可经配置以至少部分基于将解码器的第一导电线与存取线耦合而将第一电压施加到存储器单元105。
在一些实例中，存储器控制器140可经配置以将第二电压施加到解码器的第二导电线作为存取操作的部分。将第一电压施加到存储器单元105可基于将第二电压施加到第二导电线。举例来说，存储器控制器140可基于第一电压及第二电压的相交点而选择存储器单元105。在一些情况中，作为存取操作的部分施加到存储器单元105的信号可具有正极性或负极性。
在一些实例中，存储器控制器140可接收包括用于对存储器单元105执行存取操作的指令的命令，且基于接收所述命令而识别存储器单元105的地址。在一些情况中，将第二电压施加到第二导电线可基于识别地址。如果存取操作是读取操作，那么存储器控制器140可经配置以基于将第一电压施加到存储器单元105而输出存储于存储器单元105中的逻辑状态。如果存取操作是写入操作，那么存储器控制器140可基于将第一电压施加到存储器单元105而将逻辑状态存储于存储器单元105中。
在一些实例中，存储器控制器140可基于接收命令而修改存储器装置100的状态。举例来说，存储器控制器140可基于接收存取命令而实施从闲置阶段到作用阶段的转变。举例来说，存储器控制器140可基于接收存取命令而实施从作用阶段到脉冲阶段的转变。举例来说，存储器控制器140可基于完成脉冲阶段命令而实施从脉冲阶段回到作用阶段的转变。举例来说，存储器控制器140可基于存取计数器或时间计数器满足相应阈值而实施从作用阶段回到闲置阶段的转变，如下文将详细描述。举例来说，如果存取计数器及时间计数器低于相应阈值，那么存储器控制器140可使存储器装置100保持处于作用阶段。
图2说明根据本公开的实施例的支持双晶体管驱动器的示范性3D存储器阵列的透视图。存储器阵列200可为参考图1描述的存储器阵列102的部分的实例。存储器阵列200可包含定位于衬底204上方的存储器单元的第一阵列或层叠205及位于第一阵列或层叠205的顶部上的存储器单元的第二阵列或层叠210。存储器阵列200还可包含字线110-a及字线110-b以及位线115-a，其可为如参考图1描述的字线110及位线115的实例。第一层叠205及第二层叠210的存储器单元各自可具有一或多个存储器单元(例如，分别为存储器单元220-a及存储器单元220-b)。尽管图2中所包含的一些元件是用数字指示符标记，其它对应元件并未标记，但其是相同的或将理解为相似的，以试图增大所描绘特征的可见性及清晰度。
第一层叠205的存储器单元可包含第一电极215-a、存储器单元220-a(例如，包含硫属化物材料)及第二电极225-a。另外，第二层叠210的存储器单元可包含第一电极215-b、存储器单元220-b(例如，包含硫属化物材料)及第二电极225-b。在一些实例中，第一层叠205及第二层叠210的存储器单元可具有共同导电线使得每一层叠205及210的对应存储器单元可共享如参考图1描述的位线115或字线110。举例来说，第二层叠210的第一电极215-b及第一层叠205的第二电极225-a可耦合到位线115-a，使得位线115-a由垂直相邻存储器单元共享。根据本文中的教示，如果存储器阵列200包含多于一个层叠，那么解码器可定位于每一层叠上方或下方。举例来说，解码器可定位于第一层叠205上方及第二层叠210上方。在一些情况中，存储器单元220可为相变存储器单元或自选择存储器单元的实例。
存储器阵列200的架构在一些情况中可被称为交叉点架构，其中存储器单元形成于字线与位线之间的拓扑交叉点处，如图2中说明。相较于其它存储器架构，此交叉点架构可以较低生产成本提供相对高密度的数据存储。举例来说，交叉点架构可具有相较于其它架构具有缩减的面积及因此增加的存储器单元密度的存储器单元。举例来说，相较于具有6F2存储器单元面积的其它架构(例如具有三端子选择组件的架构)，架构可具有4F2存储器单元面积，其中F是最小特征大小。举例来说，DRAM可使用晶体管(其是三端子装置)作为用于每一存储器单元的选择组件且相较于交叉点架构可具有更大存储器单元面积。
虽然图2的实例展示两个存储器层叠，但其它配置是可能的。在一些实例中，存储器单元的单一存储器层叠可构造于衬底204上方，其可被称为二维存储器。在一些实例中，可以类似于三维交叉点架构中的方式配置存储器单元的三个或四个存储器层叠。
在一些实例中，存储器层叠中的一或多者可包含具有硫属化物材料的存储器单元220。存储器单元220可举例来说包含硫属化物玻璃，例如(举例来说)硒(Se)、碲(Te)、砷(As)、锑(Sb)、碳(C)、锗(Ge)及硅(Si)的合金。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可被称为SAG合金。在一些实例中，SAG合金可包含硅(Si)或铟(In)或其组合，且此类硫属化物材料可分别被称为SiSAG合金或InSAG合金或其组合。在一些实例中，硫属化物玻璃可包含每一呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些实例中，可通过施加第一电压而将包含硫化物材料的存储器单元220编程到逻辑状态。通过实例且不受特定理论约束，当特定存储器单元220经编程时，所述单元内的元素分离而引起离子迁移。取决于施加到存储器单元的电压的极性，离子可迁移朝向特定电极。举例来说，在存储器单元220中，离子可迁移朝向负电极。接着，可通过跨存储器单元施加用以感测的电压而读取所述单元。在读取操作期间经历的阈值电压可基于存储器单元中的离子分布及读取脉冲的极性。
在一些情况中，可将第一电压施加到解码器的第一导电线作为存储器单元220的存取操作的部分。在施加第一电压时，第一导电线可与相关联于存储器单元220的存取线(例如，字线110-a、字线110-b或位线115-a)耦合。在一些实例中，可将屏蔽电压施加到解码器的第二导电线，且所述第二导电线可耦合到邻近经寻址存取线的存取线或耦合到与经寻址存取线分组在一起的存取线。在一些实例中，可将浮动电压施加到既不邻近经寻址存取线还不与经寻址存取线分组在一起的存取线(例如，与经寻址存取线在相同层叠中的其它存取线，图2中未展示)。
图3说明根据本公开的实施例的支持双晶体管驱动器的3D存储器阵列的解码电路系统的实例块布局。在图3中描绘的实例中，本发明的存储器架构300包括划分成多个子阵列的作用存储器阵列302。在此实例中，存在四个子阵列304、306、308及310。因此，通过延伸朝向y轴的两个相对侧中的一者的数字线320跨越的Y1的长度等于y方向上的两个子阵列的长度。类似地，通过延伸朝向x轴的两个相对侧中的一者的字线330跨越的X1的长度等于x方向上的两个子阵列的长度。
字线驱动器312可大体上定位于作用阵列的占用面积内且靠近子阵列的外围。数字线驱动器314还可大体上定位于作用阵列的占用面积内且靠近子阵列的外围。将了解，每一阴影区域包括可包含多个驱动器电路的区。在所说明实施例中，平面图中的个别子阵列布局包括邻近子阵列的布局的“镜像”复本。即，在子阵列304中，字线驱动器312位于子阵列的左上及右下隅角，且通常沿y方向的边缘延伸以与在x方向上延伸的字线314连接。应注意，字线驱动器312耦合到跨越邻近子阵列之间的边界的字线的中心位置。数字线驱动器314位于子阵列304的右上及左下隅角，且通常沿在x方向上延伸的边缘延伸以与在y方向上延伸的数字线320连接。
数字线驱动器314位于子阵列的右下及左上隅角，且通常沿在x方向上延伸的边缘延伸以与在y方向上延伸的数字线330连接。应注意，数字线驱动器314耦合到跨越邻近子阵列之间的边界的数字线330的中心位置。在邻近子阵列306中，字线驱动器312位于子阵列的左下及右上隅角，且通常沿垂直边缘延伸以与水平延伸字线连接。因此，在平面图中，驱动器的布局是邻近子阵列304与306之间的镜像。可在子阵列304与310之间，在子阵列306与308之间且在子阵列310与308之间看到类似镜像，如图3中描绘。
在图3的阵列架构中，用于存储器阵列302的数字线320的槽孔互连区322及用于字线330的槽孔互连区332分别存在于数字驱动器314及字线驱动器312上方。应注意，槽孔区位于子阵列的边界处。通过将字线驱动器及数字线驱动器以及槽孔区分成小段且使交替行中的线或线群组交错，如图3中说明，字线及数字线可延伸穿过作用阵列302且穿过槽孔区。
目标或经寻址存储器单元305(例如图1及2的存储器单元)可位于经寻址数字线321及经寻址字线331的相交点处；通过用于数字线的相应驱动器314及用于字线的驱动器312解码并加偏压于经寻址数字线321及字线331。在存储器阵列302中，经寻址存取线(举例来说，经寻址字线331)具有邻近存取线(举例来说，字线330adj)。在以经寻址字线为目标的存取操作期间(例如，在脉冲阶段期间)，邻近存取线未经寻址且可通过相应驱动器(其在一些实施例中可为双晶体管驱动器)偏压到屏蔽电压。类似考虑可适用于数字线320，因此邻近经寻址数字线的未经寻址数字线(未展示)可在脉冲阶段期间偏压到屏蔽电压，举例来说，接地电压。
应注意，在图3中描绘的实例中，通过图的左下部分中的相应驱动器312解码并加偏压于邻近经寻址字线331的未经寻址字线330adj，而通过图的右下部分中的驱动器312解码并加偏压于经寻址字线。在其它实施例中，经寻址及邻近未经寻址字线(及/或数字线)的驱动器312可(例如)在相同字线驱动器部分中(分别在相同数字线驱动器部分中)物理上定位成彼此靠近。相同驱动器部分还可包括与经寻址字线分组在一起或与其完全不相关的其它未经寻址字线(分别为数字线)的驱动器。
可在存取操作期间通过相应驱动器使其它未经寻址存取线(数字线或字线或两者)浮动，如下文将描述。一些存取线可被分组，举例来说可共享解码信号，且经寻址存取线的相同群组中的未经寻址存取线可在脉冲阶段期间偏压到屏蔽电压，例如，接地电压。
存取线驱动器(例如，字线驱动器312及/或数字线驱动器314)可包括双晶体管驱动器。每一双晶体管驱动器可经配置以在闲置阶段期间将相应存取线驱动到放电电压，在作用阶段期间将存取线驱动到浮动电压，且在脉冲阶段期间将存取线驱动到读取/编程电压或屏蔽电压或浮动电压，如下文将详细描述。
图4说明根据本公开的实施例的存储器装置的双晶体管驱动器400的实例。双晶体管驱动器400包括P型晶体管401及N型晶体管402。P型晶体管401包括耦合到信号线LP的栅极节点410、耦合到信号线SP的源极节点411、耦合到存取线XL的漏极节点412及在电压BodyP下加偏压的本体节点413。N型晶体管402包括耦合到信号线LN的栅极节点420、耦合到信号线SN的源极节点421、耦合到存取线XL的漏极节点422及在电压BodyN下加偏压的本体节点423。可基于解码及加偏压于驱动器400的其它节点而确定存取线XL的电压。在一些实施例中，晶体管可为CMOS晶体管；在一些实施例中，晶体管可为FinFET晶体管；在一些实施例中，晶体管可为垂直薄膜晶体管(TFT)。其它类型的晶体管还是可能的且在本公开的范围内。
驱动器400适于在存储器装置(例如图1的存储器装置100)的操作阶段中的任一者期间将存取线(例如，举例来说，图1及2中的字线110及/或数字线115或图3中的字线330及/或数字线320)驱动到所要电压。举例来说，驱动器400可并入图1的行解码器120及/或列解码器130或图3的字线驱动器312及/或数字线驱动器314中。存储器装置(举例来说，图1中的存储器装置100)可在不同状态或阶段操作；其中可能操作阶段是：闲置阶段、作用阶段及脉冲阶段。在本公开的背景内容中，术语“驱动器”及“解码器”还可用作同义词。
根据本公开，驱动器400可经配置以在闲置阶段期间将存取线XL驱动到放电电压，在作用阶段期间将存取线XL驱动到浮动电压，且在脉冲阶段期间将经寻址存取线XL驱动到存取电压(例如，读取/编程电压)。驱动器400进一步经配置以在脉冲阶段期间将物理上邻近(通过不同驱动器驱动的)地址存取线的未经寻址存取线驱动到屏蔽电压。驱动器400进一步经配置以在脉冲阶段期间将与(通过与存取线XL共享举例来说共同栅极信号线的不同驱动器驱动的)经寻址存取线分组在一起的未经寻址存取线驱动到屏蔽电压。此外，驱动器400经配置以在脉冲阶段期间将邻近经寻址存取线的未经寻址存取线驱动到屏蔽电压(举例来说，奇数驱动器可将物理上邻近偶数寻址线的奇数地址线驱动到接地电压而经寻址存取线通过其自己的驱动器驱动到读取/编程电压)。此外，驱动器400经配置以在脉冲阶段期间将与经寻址存取线无关的未经寻址存取线(例如，其非邻近经寻址存取线)驱动到浮动电压(举例来说，奇数驱动器或偶数驱动器可将非物理上邻近偶数寻址线的相应奇数/偶数地址线驱动到接地电压而经寻址存取线通过其自己的驱动器驱动到读取/编程电压)。
在一些实例中，放电电压可为接地电压(例如，0V)。浮动电压可为未经偏压的电压；浮动电压可相对于最后偏压电压保持大体上不变。在一些情况中，可通过可电容耦合到浮动节点的周围线及节点的电压稍微修改浮动电压。存取电压可为正编程电压(例如，+3.6V)或负编程电压(例如，-3.6V)。在一些实例中，屏蔽电压可为接地电压(例如，0V)。
举例来说，在使用分压方法时，上述电压值可为存储器单元105、205、305的存取电压的实例。在分压方法中，可通过数字线及字在线的相应电压的任何方便组合获得施加到存储器单元的总电压(例如，耦合到存储器单元的数字线与字线之间的电压降)。在一些情况中，总电压可被分成幅度或量值大体上相同但极性相反的两个部分；因此举例来说在一个节点处施加+3.6V且同时在另一节点处施加-3.6V可获得7.2V的编程/读取电压。存储器架构可以本文中公开的双晶体管驱动器为特征以驱动数字线且驱动字线。在以下描述中，仅参考一个存取线驱动器(例如，字线驱动器或数字线驱动器)，应理解，相同或类似解决方案可实施到另一存取线驱动器(例如，数字线驱动器或字线驱动器)。上述电压值仅为指示性的且即使针对不同值，驱动器400的操作也基本不变。
双晶体管驱动器400经配置以通过N型晶体管402向存取线提供放电电压。双晶体管驱动器400经配置以通过N型晶体管402向未经寻址存取线提供屏蔽电压。双晶体管驱动器400经配置以通过N型晶体管402向经寻址存取线提供负读取/编程电压。双晶体管驱动器400经配置以通过P型晶体管401向经寻址存取线提供正读取/编程电压。一般来说，驱动器400经配置以至少部分基于通过信号线LP及LN在晶体管的栅极节点410及420处提供的电压而将通过信号线SP或SN提供的电压传送到存取线XL。在一些实例中，本体节点413及423电压可通过信号线BodyP及BodyN保持在适当恒定电压(例如，合适避免晶体管的任何结的正向偏压的电压)；举例来说，保持在值-3.6V或接地电压或+3.6V。
换句话说，根据如图5A到5D中展示的本公开的实施例，在闲置阶段中，驱动器500的P型晶体管及N型晶体管的栅极处于正电压，例如第一读取/编程电压+VH(其一般来说还可为用于P型晶体管501的任何合适抑制栅极电压及用于N型晶体管502的任何合适通过栅极电压)，在作用阶段中，P型晶体管的栅极处于第一读取/编程电压(其一般来说还可为任何合适抑制栅极电压)且N型晶体管的栅极处于第二读取/编程电压，即，负电压-VL(其一般来说还可为任何合适抑制栅极电压)，且在脉冲阶段中，P型晶体管及N型晶体管的栅极处于放电电压，例如，接地电压0(其分别是正脉冲期间的通过/抑制电压及负脉冲期间的抑制/通过电压，如下文将详细说明)。在图5A到5B中，驱动器500可对应于图4的驱动器400，晶体管501可对应于图4的晶体管401，且晶体管502可对应于图4的晶体管402。可在N型晶体管的闲置阶段中使用任何合适通过栅极电压，例如1.5V或3.6V(其还可为正读取/编程电压，但本公开不限于此值)。
此外，基于耦合到所述存取线的单元的存取操作，在闲置阶段中，N型晶体管的源极节点处于放电电压(使得此晶体管处于通过配置)，在作用阶段中，N型晶体管的源极节点处于浮动电压，且在脉冲阶段中，N型晶体管的源极节点处于第二读取/编程电压(通过配置)或处于浮动电压：举例来说，在负电压-VL必须施加到如图5D中的存取线XL的情况下，N型晶体管的源极处于所述负电压-VL。此外，基于耦合到所述存取线的单元的存取操作，在闲置阶段中，可不考虑P型晶体管的源极节点，这是因为已在正电压下加偏压于N型晶体管的栅极节点，在作用阶段中，P型晶体管的源极节点处于浮动电压，且在脉冲阶段中，P型晶体管的源极节点处于第一读取/编程电压(通过配置)或处于浮动电压：在正电压+VH必须施加到如图5C中的存取线XL的情况下，P型晶体管的源极处于所述正电压+VH。
以此方式，根据本公开，P型晶体管501经配置以将第一读取/编程电压(即，正电压+VH)递送到存取线XL，且N型晶体管502经配置以将第二读取/编程电压(即，负电压-VL)递送到存取线XL，因此优化驱动器500的功率消耗。举例来说，可使用低电压晶体管，从而还导致相对于HV晶体管的较小面积。N型晶体管502还经配置以递送放电及屏蔽电压，其在一些实例中可为接地电压。
因此，本公开的驱动器500经配置以按使得晶体管的节点在闲置、作用及脉冲阶段中的任一者期间分别偏压到具有不超过可靠性晶体管额定值的差的电压的方式操作。换句话说，举例来说栅极节点与漏极节点之间的电压差在操作阶段中的任一者期间绝不会超过晶体管的最大可靠性额定值。类似地，栅极到本体、栅极到源极、漏极到本体、漏极到源极及源极到本体电压差在每一及全部操作阶段(例如，闲置、作用及/或脉冲阶段)期间处于相应最大可靠性额定值内。
如上文描述，本公开的驱动器可在存储器装置的任何操作阶段期间将耦合到其存取线XL驱动到任何所要电压。
根据实施例，本公开的双晶体管驱动器可分组成群组以共享一或多条控制信号线，如图6中描绘，图6说明根据本公开的实施例的对存储器装置中的驱动器进行分组的实例。
更特定来说，多个N型晶体管602<0>、…、602<n>可分组成共享一或多条控制信号线的群组600。在图中，包括一个N型晶体管及一个P型晶体管的单一驱动器指示为600<i>且围封于虚线框中。晶体管602<0>、…、602<n>可作为图4的晶体管402及图5A到5D的晶体管502。在所描绘实例中，第一晶体管602<0>经配置以将通过信号线SN<0>提供的电压传送到存取线690<0>，本文中被称为XL<0>。第二晶体管602<n>经配置以将通过信号线SN<n>提供的电压传送到存取线690<n>，本文中被称为XL<n>。第一晶体管602<0>的栅极节点620<0>及第二晶体管602<n>的栅极节点620<n>可彼此耦合且通过共同控制信号621<i>(本文中还指示为图中的LN<i>)驱动。在一些实例中，相应晶体管的本体节点可为共同节点BodyN。其它驱动器(未展示)可耦合到共同控制信号线LN<i>，其可为偶数信号线(例如，耦合到驱动器600<0>、…、600<n>的偶数群组600，其可为任何合适数目)。
如先前提及，P型晶体管可如针对N型晶体管所见那样分组，使得耦合晶体管的栅极节点可彼此耦合且通过共同控制信号线驱动，使得N型及P型晶体管的栅极耦合到相应群组栅极驱动线，以及其源极耦合到相应源极驱动线。更特定来说，如图6中展示，多个P型晶体管601<0>、…、601<n>可分组成共享一或多条控制信号线的群组600。晶体管601<0>、…、601<n>可作为图4的晶体管401及图5A到5D的晶体管501。在所描绘实例中，第一晶体管601<0>经配置以将通过信号线SP<0>提供的电压传送到存取线690<0>(即，存取线XL<0>)。第二晶体管601<n>经配置以将通过信号线SP<n>提供的电压传送到存取线690<n>(即，存取线XL<n>)。第一晶体管601<0>的栅极节点610<0>及第二晶体管601<n>的栅极节点610<n>可彼此耦合且通过指示为图6中的LP<i>的共同控制信号线611<i>驱动。在一些实例中，相应晶体管的本体节点可为共同节点BodyP。其它驱动器(未展示)可耦合到共同控制信号线LP<i>，其可为偶数信号线(例如，耦合到晶体管600<0>…600<n>的偶数群组600，其可为任何合适数目)。换句话说，各种驱动器600<0>、…、600<n>(包括一个N型晶体管及一个P型晶体管的驱动器中的每一者)可分组成如上文指示的群组600。
存储器装置100可包括：多个偶数驱动器，其组织成偶数群组600，每一驱动器600<0>、…、600<k>、…、600<n-1>、600<n>(其在图6中用虚线指示)耦合到相应偶数存取线(例如，XL<0>、…、XL<n>)；及多个奇数驱动器(未展示)，其组织成奇数群组，每一驱动器耦合到相应奇数存取线(例如，XL'<0>、…、XL'<n>)。在一些实例中，偶数及奇数存取线可在存储器装置100的阵列(例如图1的阵列102)中交替。参考图6及1，偶数存取线(例如，XL<0>、…、XL<n>)可为字线WL_2(或替代地，数字线BL_2)的实例且奇数存取线(例如，XL'<0>、…、XL'<n>)可为物理上邻近偶数存取线的字线WL_1(或替代地，数字线BL_1)的实例。偶数及奇数存取线可为存储器装置100或200的相同层叠(例如，图2中的下层叠205或上层叠210)中的存取线。本公开的双晶体管驱动器可为存储器阵列302的字线驱动器312及/或数字线驱动器312的实例，如参考图3描述。
图7到9A及9B说明在存储器装置的不同操作阶段期间的双晶体管驱动器的实例配置。在一些实例中，双晶体管驱动器可对应于如参考图4及5A到5D公开的双晶体管驱动器，且其可如参考图6说明那样进行分组。如图6中所见，为了简单起见，用框指示包括一个N型晶体管及一个P型晶体管的单一驱动器。
图7说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的闲置阶段期间的实例配置。存储器阵列700的一部分(其可为存储器阵列102、200及/或302的实例)包括多个偶数驱动器701E及多个奇数驱动器701O，每一驱动器(全域用参考702指示)包括一个N型晶体管及一个P型晶体管。在一些实例中，驱动器701E及701O可定位于存储器阵列下方。尽管偶数701E及奇数701O驱动器被描绘为彼此相距甚远，以与图3中描绘的不同部分312及或314中的驱动器类似的方式，在一些实施例中，偶数701E及奇数701O驱动器可经布置于相同驱动器区中。
每一多个偶数/奇数驱动器可组织成驱动器702的群组704，其可为如上文参考图6公开的驱动器600<1>、…、600<n>的群组600的实例。
根据实施例，驱动器的栅极节点耦合到相应(偶数/奇数)控制信号线，例如，偶数晶体管的LNE及LPE及奇数晶体管的LPO及LNO。若干驱动器可被分组，且相应栅极节点可耦合到相同栅极控制信号线；举例来说，此针对包含一对驱动器的群组704进行描绘，其栅极节点通过信号线LNE<1>及LPE<1>驱动，其可对应于图6中的群组600的共同信号LN<i>及LP<i>。显然，不同数目个驱动器可如上文描述那样进行分组。
根据实施例，驱动器的源极节点耦合到相应(偶数/奇数)控制信号线，例如，偶数晶体管的SNE及SPE及奇数晶体管的SPO及SNO。
接着，每一驱动器耦合到相应(偶数/奇数)存取线790E及790O，其可为图1、3及6中的存取线690<i>(即，XL<i>)及/或110、115及/或320、330的实例。偶数790E及奇数790O存取线可交替，使得偶数存取线始终物理上邻近存储器阵列层叠中的奇数存取线，或反之亦然。其它布置是可能的。
在闲置阶段期间，可加偏压于栅极及源极控制信号线，如图7中描绘且如上文参考图5A公开。放电电压(举例来说，接地电压)可施加到每一及全部存取线790。因此，存储器阵列中的存储器单元经受零干扰且阵列中不存在消耗。可通过将正栅极电压(例如，正读取/编程电压+VH，例如，+3.6V，即使可施加其它电压值)施加到全部栅极控制信号线LPE、LNE、LPO及LNO且通过将放电电压(例如，0V)施加到N型晶体管的源极控制信号线SNE及SNO而实现此所要结果。本体节点电压可保持在举例来说-3.6V的恒定电压。如先前所见，在闲置阶段中，可使用任何合适抑制/通过电压且所展示值仅为本公开的非限制实例；例如，1.5V以及3.6V的通过栅极电压或另一合适电压可施加到N型晶体管的栅极，使得其可将放电电压传送到存取线。
图8说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的作用阶段期间的实例配置。图8中的元件对应于图7中的等效元件且将不重复描述；应注意，对应元件具有相同标签，其中编号中的第一数字对准到对应图号(例如，图7中的存取线790E及790O分别标记为图8中的890E及890O)。
在作用阶段期间，可加偏压于栅极及源极控制信号线，如图5B及图8中描绘。浮动电压(例如，未偏压电压)可施加到每一及全部存取线890E及890O。因此，存储器阵列中的存储器单元经受零干扰且阵列中不存在消耗。可通过将负电压(例如负读取/编程电压-VL(例如，-3.6V，即使可使用其它合适值))施加到N型晶体管的栅极控制信号线及LNE及LNO且通过保持使控制信号线SNE、SNO、SPE及SPO浮动而实现此所要结果。本体节点电压可保持在举例来说-3.6V的恒定电压。在作用阶段中，P型晶体管LPE及LPO的栅极设置在正电压(例如读取/编程电压+VH，例如，+3.6V，即使可使用其它值来获得合适抑制电压)。因此，可在作用阶段中使用任何合适抑制电压；一般来说，施加到N型晶体管的栅极的电压适于关断所述N型晶体管(其可为第二读取/编程电压但本公开不限于此值)。
图9A说明根据本公开的实施例的在支持双晶体管驱动器的存储器装置的脉冲阶段期间且更明确来说在正读取/编程操作期间的实例配置。图9A中的元件对应于图7及8中的等效元件且将不重复描述；采用相同标签惯例(例如，相对于对应元件)。
在脉冲阶段期间，可加偏压于栅极及源极控制信号线，如图9A中描绘。经寻址存取线及未经寻址存取线需要不同偏压条件，所述存取线又不会全部偏压到相同电压。可通过将放电电压(例如，0V)施加到耦合到待寻址线的驱动器的栅极控制信号线(所述控制线被称为图9A中的LNE<1>及LPE<1>)且通过将所要正读取/编程电压(例如，+3.6V)施加到此驱动器的P型晶体管的适当源极控制信号线(即，图9A中的SPE<0>)而将正读取/编程电压(例如，+3.6V)施加到经寻址存取线。在此情况中，N型晶体管的源极控制信号线(即，SNE<0>)可处于浮动电压。耦合到经寻址存取线的驱动器可在群组(例如，可作为图7的群组704的群组904)中且其可与其它驱动器共享一些控制信号；举例来说，栅极控制信号线LPE<1>及LNE<1>与群组904中的至少另一驱动器共享。源极控制信号线SNE<i>及SPE<i>可耦合到多个偶数驱动器901E的不同群组中的其它驱动器的源极节点(奇数驱动器901O还可采用相同配置)。此仅是示范性架构且可根据需求及/或情况采用许多其它架构。
屏蔽电压(例如，接地电压)可施加到物理上邻近经寻址存取线(即，耦合到奇数驱动器901O的地址线)的一或多条存取线990adj。通过将正电压(例如正读取/编程电压，例如，+3.6V)施加到此类驱动器(其可分组在一起)的栅极控制信号线LPO<1>及LNO<1>且通过将所要屏蔽电压(例如，0V)施加到N型晶体管的源极控制信号线(即，图9A中的SNO<0>及SNO<1>)而施加此屏蔽电压。当经寻址存取线在两侧上具有耦合到分组在一起的驱动器的邻近存取线990adj(例如，两者通过相同栅极控制信号线LNO<1>及LPO<1>驱动)时，如在所描绘实例中，驱动共同共享栅极控制信号线以将邻近存取线990adj屏蔽或接地是足够的。
可通过维持到N型晶体管的栅极控制信号线LNE<1>的放电电压(例如，0V)且使对应源极线保持浮动而将浮动电压(例如，未偏压电压)施加到与经寻址存取线分组在相同群组904中的一或多条存取线。
可将浮动电压(例如，未偏压电压)施加到与经寻址存取线不相关的一或多条存取线990unrel；不相关存取线990unrel包括耦合到与经寻址驱动器不同的群组中的多个901E中的驱动器的存取线及/或耦合到与用于将邻近存取线偏压到屏蔽电压的驱动器不同的群组中的多个901O中的驱动器的存取线。可通过将适当信号施加到此类驱动器的栅极控制信号线及源极控制信号线而将不相关存取线990unrel偏压到浮动电压。更特定来说，在负电压(例如-VL，例如，-3.6V)下加偏压于不相关N型晶体管的栅极控制线(例如，图9A中的LNE<0>、LNE<2>、LNO<0>、LNO<2>)且在正电压(例如-VH，例如，+3.6V)下加偏压于不相关P型晶体管的栅极控制线(例如，图9A中的LPE<0>、LPE<2>、LPO<0>、LPO<2>)。对应源极节点经偏压以维持到经寻址存取线的适当电压或可能不会被考虑。
如图9B中展示，可通过将放电电压(例如，0V)施加到耦合到待寻址线的驱动器的栅极控制信号线(所述栅极控制信号线被称为LNE<1>及LPE<1>)且通过将所要负读取/编程电压(例如，-3.6V)施加到适当源极控制信号线(即，图9B中的SNE<0>)而将负读取/编程电压(例如，-3.6V)施加到经寻址存取线(其可为图9A的相同存取线)。在此情况中，P型晶体管的源极控制信号线(即，图9B中的SPE<0>)处于浮动电压。耦合到经寻址存取线的驱动器可在群组904中且其可与其它驱动器共享一些控制信号，如图9A中展示。
可将屏蔽电压(例如，接地电压)施加到如图9A中已展示的一或多条存取线(例如，施加到奇数邻近存取线990adjO)。此外，可将浮动电压(例如，未偏压电压)施加到与如图9A中展示的经寻址存取线不相关的一或多条存取线990unrel。
在全部阶段，本体节点电压可保持在恒定电压。可在不脱离本公开的范围的情况下使用用于控制信号、本体及存取线的不同电压值。如先前提及，所展示的电压值仅为非限制实例。
因此，根据本公开，第一偶数双晶体管驱动器经配置以在闲置阶段期间将第一偶数存取线驱动到放电电压，在作用阶段期间将所述第一偶数存取线驱动到浮动电压，且在脉冲阶段期间将所述第一偶数存取线驱动到读取/编程电压，且第一奇数双晶体管驱动器经配置以在所述闲置阶段期间将第一奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第一奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述奇数存取线驱动到屏蔽电压，其中所述第一奇数存取线物理上邻近所述第一偶数存取线。
根据本公开的实施例，第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，且第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线。第二偶数双晶体管驱动器包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在闲置阶段期间将第二偶数存取线驱动到放电电压，在作用阶段期间将所述第二偶数存取线驱动到浮动电压，且在脉冲阶段期间将所述第二偶数存取线驱动到屏蔽电压。第二奇数双晶体管驱动器包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到所述相应奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第二奇数双晶体管驱动器经配置以在闲置阶段期间将第二奇数存取线驱动到放电电压，在作用阶段期间将所述第二奇数存取线驱动到浮动电压，且在脉冲阶段期间将所述第二奇数存取线驱动到屏蔽电压，其中所述第二奇数存取线物理上邻近第一偶数存取线。
根据本公开的实施例，第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，且第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线。第二偶数双晶体管驱动器包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在闲置阶段期间将第二偶数存取线驱动到放电电压，在作用阶段期间将所述第二偶数存取线驱动到浮动电压，且在脉冲阶段期间将所述第二偶数存取线驱动到屏蔽电压。第二奇数双晶体管驱动器包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到不同于所述相应奇数群组栅极驱动线的相应第二奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第二奇数双晶体管驱动器经配置以在闲置阶段期间将第二奇数存取线驱动到放电电压，在作用阶段期间将所述第二奇数存取线驱动到浮动电压，且在脉冲阶段期间将所述第二奇数存取线驱动到屏蔽电压，其中所述第二奇数存取线物理上邻近第一偶数存取线。
根据实施例，多个偶数双晶体管驱动器被组织成偶数群组，每一驱动器经耦合到相应偶数存取线，第一偶数双晶体管驱动器在所述多个偶数双晶体管驱动器的第一群组中，以及多个奇数双晶体管驱动器被组织成奇数群组，每一驱动器经耦合到相应奇数存取线，第一奇数双晶体管驱动器在所述多个奇数双晶体管驱动器的第一群组中，其中相应偶数存取线及相应奇数存取线在存储器装置的层叠中交替。根据特定实施例，第一偶数存取线物理上邻近耦合到多个奇数双晶体管驱动器的第一群组中的第二奇数双晶体管驱动器的相应奇数存取线，或第一偶数存取线物理上邻近耦合到多个奇数双晶体管驱动器的第二群组中的第二奇数双晶体管驱动器的相应奇数存取线。
根据实施例，存储器装置可包括多个偶数双晶体管驱动器的第二群组及多个奇数双晶体管驱动器的第二群组，偶数及奇数双晶体管驱动器的第二群组经配置以在第一偶数存取线的作用阶段及脉冲阶段期间将相应偶数及奇数存取线驱动到浮动电压。
有利地，可通过选择多个群组中的特定群组而从作用阶段切换到脉冲阶段，其中选择特定群组包括将所述特定群组的栅极驱动到放电电压，剩余群组处于作用状态。此导致降低消耗，因为仅可容易地控制所要群组。
根据实施例，存储器装置可包括进一步双晶体管驱动器，其经配置以在闲置阶段期间将大体上垂直于第一偶数存取线的正交存取线驱动到放电电压，在作用阶段期间将所述正交存取线驱动到浮动电压，且在脉冲阶段期间将所述正交存取线驱动到正交读取/编程电压。
现根据阶段图及操作存储器装置的方法来描述存储器装置的操作。
图10说明根据本公开的实施例的支持双晶体管驱动器的存储器装置的阶段图。阶段图1000包括闲置阶段1001、作用阶段1002及脉冲阶段1003；可能存在其它阶段(未展示)。
闲置阶段1001可为在其期间存储器装置处于低消耗状态(举例来说，待用状态)的阶段。可在闲置阶段1001期间接收命令(举例来说，存取命令，例如读取或编程命令)以通过存储器装置执行；可在闲置阶段期间接收其它命令。在闲置阶段1001期间，期望存储器阵列中的全部存取线(举例来说，存取线110及115、320及330、790到990，参考图1到9)保持在放电电压，例如(举例来说)接地电压。可通过控制如上文举例来说参考图7描述的双晶体管驱动器而获得此所要结果。
作用阶段1002可为在其期间存储器装置准备接收及/或执行命令的阶段；举例来说，可在作用阶段1002期间接收存取命令(例如读取或编程命令)以通过存储器装置执行。可在作用阶段期间接收其它命令。在作用阶段1002期间，期望存储器阵列中的全部存取线保持在浮动电压；举例来说，全部存取线可绝缘及未偏压。举例来说，可通过控制如上文参考图8描述的双晶体管驱动器而获得此所要结果。
脉冲阶段1003可为在其期间存储器装置执行命令的阶段；举例来说，存取命令，例如读取或编程命令。在脉冲阶段1003期间，可将所要读取/编程电压(例如，+3.6V或-3.6V)施加到目标或经寻址存取线且物理上邻近经寻址存取线的存取线可偏压到屏蔽电压(例如，接地电压)；此外，还期望不相关存取线保持到浮动状态。可通过控制如上文描述的双晶体管驱动器而获得此所要结果。应注意，可使用任何特定读取/编程脉冲形状；举例来说，可在脉冲阶段期间施加斜升脉冲或阶梯脉冲或具有不同极性及/或不同电压值的脉冲。
如图10中描述，可能发生来自不同阶段的转变。举例来说，当存储器装置处于闲置阶段时，可基于接收可为存取(例如，读取/编程)命令的命令(例如第一R/W命令)而发生从闲置阶段1001到作用阶段1002的转变。从闲置到作用阶段的此转变指示为图10中的1。由于闲置到作用转变1，最初接地的全部存取线浮动。此外，基于闲置到作用阶段转变1，复位存取计数器且起动计时器。存取计数器是经配置以将若干存取操作存储于存储器装置中或存储器装置的一部分(例如(举例来说)存储体、分区、片块、页面等)中的计数器。在一些实施例中，可能存在多个计数器，每一计数器相关联于存储器装置的相应部分(存储体、分区、片块、页面等)。可在闲置到作用转变1时复位全部计数器。在一些实施例中，计时器可跟踪从最后闲置到作用转变时间到当前时间流逝的时间。
在闲置到作用转变1之后，存储器装置处于作用阶段。为完成执行所接收命令，在闲置到作用转变1之后，可能发生还指示为图10中的1的作用到脉冲转变。由于作用到脉冲转变1，目标或经寻址线耦合到读取/编程脉冲产生电路系统，物理上邻近经寻址存取线或与其分组在一起的存取线耦合到屏蔽电压产生电路系统且不相关存取线保持浮动。如下文说明，作用到脉冲转变1被允许达到计数阈值(举例来说，达到K次读取/编程操作)或直到时间段流逝，如通过计时器确定。
在作用到脉冲转变1之后，可应用处于脉冲阶段及读取/编程脉冲的存储器装置以执行命令。基于完成施加读取/编程脉冲，经寻址存取线可接地且可能发生脉冲到作用转变2。由于脉冲到作用转变2，阵列中的全部存取线浮动。基于作用到脉冲转变1，相关存取计数器(例如，唯一计数器及/或相关联于经寻址存储体、分区、片块、页面等的计数器)增加。
在处于作用阶段1002，举例来说等待新的读取/编程命令时，更新计时器(例如，时间驱动计数器增加)。从作用到作用转变指示为图11中的3。在处于作用阶段1002时，可检查存取计数器是否已或尚未超过存取阈值(例如，对相关存储器部分的K次存取操作)。如果检查导致存取计数器满足或超过阈值，那么实行用图10中的4指示的作用到闲置转变。在处于作用阶段1002时，可检查计时器是否已或尚未超过时间阈值(例如，自最后闲置到作用转变1以来已过去预定义周期)。如果检查导致存取计数器满足或超过阈值，那么实行作用到闲置转变4。可能发生对存取计数器的检查及对计时器的检查的一或两者；其个别地或组合地意欲避免存储器装置在过多数目个存取操作之后或在过长时间段内停留在作用阶段，其可能相应或组合地在原本浮动存取在线诱发可能电压漂移。由于作用到闲置转变4，存储器阵列中的全部存取线经偏压到放电电压(举例来说，接地电压)，因此周期性地刷新阵列的安全偏压条件。
在处于作用阶段1002时，可接收新命令，举例来说，存取命令，例如读取/编程命令。基于接收命令，可能直接发生作用到脉冲转变1且可如上文描述那样施加读取/编程脉冲。
在全部情况下，从特征为全部存取线浮动的作用阶段1002进入脉冲阶段1003(及对应读取/编程脉冲)。因此，获得相当大的能量节省，这是因为不需要对未经寻址存取线充电或放电，仅唯邻近经寻址存取线的存取线除外，所述存取线经偏压到屏蔽电压(例如，接地或0V)以避免在浮动在线诱发的干扰。当在预定义时间段内无命令被接收或未接收命令时，存储器装置通常可处于闲置阶段1001，且其可处于作用阶段1002，直到在发生最后闲置到作用转变1之后的时间段流逝及/或满足或超过存取计数的阈值。
图11说明根据本公开的实施例的用于支持双晶体管驱动器的存储器装置的方法的流程图。方法1100包括在图12的表示中分组成闲置阶段1201、作用阶段1102及脉冲阶段1103的若干步骤，以及可在从上述阶段中的一者到另一者的转变期间实行的其它步骤。方法1100可包括其它阶段及/或步骤(未展示)。方法1100可通过存储器装置100使用如举例来说参考图4描述的双晶体管驱动器400来实施，且在一些实例中可能经配置以根据图10中描述的阶段图的描述来操作。
方法1100可在步骤1110开始，此时存储器装置处于闲置阶段1101，其中全部存取线接地且等待存取命令(例如，读取/编程R/W命令)。存储器装置停留在步骤1110(分支N)直到在步骤1115，命令被接收且锁存。
在步骤1125，存储器装置处于作用阶段1102，其中全部存取线浮动，且基于所接收R/W命令，方法1200继续到步骤1130，此时在脉冲阶段1103期间选择存取线(例如，字线及数字线)。在步骤1135，执行读取或编程(例如，将读取或编程脉冲施加到经寻址存取线)，且在步骤1140取消选择字线WL及数字线DL(例如，使经寻址存取线接地且接着使包含邻近经寻址存取线或与经寻址存取线分组在一起的存取线的全部存取线浮动)。
方法1100可在步骤1145继续，此时存取计数器增加。存储器装置可在步骤1150返回到作用阶段1102，此时针对阈值检查存取计数器。如果计数器满足或超过阈值(分支Y)，那么方法1100可在步骤1165继续；正相反，如果未满足或超过阈值(分支N)，那么在步骤1155实行逾时检查(例如，通过使用测量自最后闲置到作用转变以来流逝的时间的计时器)。在逾时(分支Y)的情况下，方法1100在步骤1165继续；在未逾时(分支N)的情况下，存储器装置在步骤1160等待接收新命令，反覆进行在1155的逾时检查及在1160的命令接收(分支)，直到满足退出条件。当接收可为存取命令(例如读取/编程命令)的命令(1360的分支Y)时，方法1100在上文已描述的步骤1125及1130继续(导致在脉冲阶段1103期间施加读取/编程脉冲且返回到作用阶段1102)。
当方法1100到达步骤1165(举例来说，因为存取计数器在步骤1150满足或超过阈值(分支Y)，或在步骤1155逾时的情况下(分支Y))时，字线WL及数字线DL解码器经配置以将全部存取线偏压到放电电压(例如，接地电压)，就像在闲置阶段1101期间的情况一样。步骤1170仅将图11中的图式重新连接到开始步骤1110。
图12说明根据本公开的实施例的用于支持双晶体管驱动器的存储器装置的方法的框图。方法1200包括可与闲置阶段1201相关联的一些步骤(例如，步骤1210及1215)、可与作用阶段1202相关联的一些步骤(例如，步骤1220及1225)、可与脉冲阶段1203相关联的一些步骤(例如，步骤1230及1235)。闲置1201、作用1202及脉冲1203阶段可为参考图10及11描述的闲置1001、1101、作用1002、1102及脉冲1003、1103阶段的实例及或分别在图7到9中描述的闲置、作用及脉冲阶段。在一些实施例中，可在存储器装置(例如图1的存储器装置100)中实施方法1200。在一些实例中，方法1200可依赖于双晶体管驱动器，例如图4的驱动器400；在一些实施例中，双晶体管驱动器可分组成群组600，如举例来说上文参考图6描述。
方法1200可包括在步骤1210，通过偶数双晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压。在一些实施例中，放电电压可为接地电压，举例来说，其可为0V。
方法1200可包括在步骤1215，通过奇数双晶体管驱动器将邻近偶数存取线的奇数存取线驱动到放电电压。在一些实施例中，可通过相应驱动器将额外存取线(例如，除偶数存取线及邻近偶数存取线的奇数存取线以外的更多存取线)驱动到放电电压。在一些情况中，存储器阵列的全部存取线可举例来说在闲置阶段1201期间放电或接地。
方法1200可包括在步骤1220，通过偶数双晶体管驱动器将偶数存取线驱动到浮动电压。在一些实施例中，浮动电压可为无偏压电压，举例来说，浮动电压可大体上保持不变直到施加偏压电压。
方法1200可包括在步骤1225，通过奇数双晶体管驱动器将邻近偶数存取线的奇数存取线驱动到浮动电压。在一些实施例中，可通过相应驱动器将额外存取线(例如，除偶数存取线及邻近偶数存取线的奇数存取线以外的更多存取线)驱动到浮动电压。在一些情况中，存储器阵列的全部存取线可举例来说在作用阶段1202期间浮动。
方法1200可包括在步骤1230，通过偶数双晶体管驱动器将偶数存取线驱动到读取/编程电压。在一些实施例中，读取/编程电压可为正读取/编程电压(举例来说，+3.6V)。在一些实施例中，读取/编程电压可为负读取/编程电压(举例来说，-3.6V)。
方法1200可包括在步骤1235，通过奇数双晶体管驱动器将邻近偶数存取线的奇数存取线驱动到屏蔽电压。在一些实施例中，屏蔽电压可为接地电压，举例来说，其可为0V。在一些实施例中，举例来说在脉冲阶段1203期间，可通过相应驱动器将与偶数存取线分组在一起的其它存取线驱动到屏蔽电压及/或可通过相应驱动器将与(经寻址)偶数存取线不相关的其它存取线驱动到浮动电压。
在一些实施例中，方法1200可进一步包括(在图12的流程图中未说明)通过耦合到驱动器中的相应晶体管(P型及N型)的相应源极节点的源极驱动线向偶数及奇数双晶体管驱动器选择性地提供放电电压、读取/写入电压及/或屏蔽电压。此外，方法1200可进一步包括通过耦合到驱动器中的相应晶体管的相应栅极节点的栅极驱动线向偶数及奇数驱动器选择性地提供栅极控制信号。在一些情况中，选择性地提供栅极控制信号包括向偶数或奇数驱动器的群组并行提供栅极控制信号且选择性地提供放电电压、读取/写入电压及/或屏蔽电压包括向不同群组中的多个偶数或奇数驱动器并行提供放电电压、读取/写入电压及/或屏蔽电压中的每一者。
在一些实施例中，方法1200包括通过N型晶体管向存取线提供放电电压。方法1200还可包括通过N型晶体管向未经寻址存取线提供屏蔽电压。方法1200还可包括通过N型晶体管向经寻址存取线提供负读取/编程电压。方法1200还可包括通过P型晶体管向经寻址存取线提供正读取/编程电压。提供放电电压、读取/写入电压及/或屏蔽电压及提供栅极控制信号可包括在闲置、作用及脉冲阶段中的任一者期间将晶体管节点偏压到不超过可靠性晶体管额定值的电压差。
在一些实施例中，方法1200可包括：接收存取命令，其可为对阵列的存储器部分(例如，存储体、分区、片块、页面等或存储器阵列作为整体)的读取或写入命令中的一者；及如果处于闲置阶段，那么基于接收读取或写入命令而将存储器部分从闲置阶段转变到作用阶段，且接着将存储器部分从作用阶段转变到脉冲阶段；如果处于作用阶段，那么基于接收读取或写入命令而将存储器部分从作用阶段转变到脉冲阶段；在存储器部分中执行脉冲阶段；基于执行而增加读取/编程计数器且将存储器部分返回到作用阶段；及基于读取/编程计数器及/或时间计数器未满足相应阈值而将存储器部分维持在作用阶段；或基于读取/编程计数器或时间计数器满足相应阈值而将存储器部分返回到闲置阶段。
在方法1200中，基于执行而将存储器部分返回到作用阶段可包括在将偶数存取线驱动到读取/编程电压之后将偶数存取线驱动到放电电压。额外地或替代地，将存储器部分从闲置阶段转变到作用阶段可进一步包括复位读取/编程计数器及/或时间计数器。
图13说明根据本公开的实施例的支持双晶体管驱动器的存储器装置1300的框图。在一些实施例中，存储器装置1300可为如参考图1描述的存储器装置100的实例。存储器装置1300可经配置以实施上文描述的方法1100及1200。在一些实施例中，装置1300可经配置以在一些阶段(例如闲置阶段、作用阶段及脉冲阶段等等)中操作，如参考图11描述。
存储器装置1300可包括输入/输出(I/O)组件1309、存储器组件1319、解码组件1329、偏压组件1339、感测组件1349、阶段转变组件1359、计数及计时组件1369及控制器组件1379以及其它组件(未展示)。各种组件1309到1379可通过总线1389彼此耦合。
I/O组件1309可从外部媒体管理器(未展示)接收命令、地址及/或数据及/或将命令、地址及/或数据发送到外部媒体管理器。举例来说，I/O组件可接收存取命令(例如读取或编程命令)以存取存储器阵列中的一或多个存储器单元(例如，存储器组件1319中的存储器单元)。I/O组件还可接收待存取的存储器单元的存储器单元地址且举例来说在编程命令的情况中接收待写入到存储器单元的数据。在另一实例中，由于先前接收的读取命令，I/O组件可将从存储器阵列中的存储器单元检索的数据传输到外部媒体管理器。
存储器组件1319可包括存储器阵列，举例来说，上文参考图1到3描述的存储器阵列的一个实施例。存储器组件1319还可包括具有存取线驱动器(举例来说，如上文参考图4描述的双晶体管驱动器400)的解码器(例如，行及列解码器)。可如上文参考图5到12描述那样组织并操作驱动器。
存储器装置1300可包括解码组件1329，其在一些情况中可包含于存储器组件1319中。基于存储器单元地址，解码组件1329可选择存取线(例如，耦合到经寻址存储器单元的字线及数字线)以通过偏压组件1339偏压。偏压组件1339响应于通过存储器装置1300接收的命令及/或存储器装置1300的阶段或状态而可产生电压以对存储器组件1319中的存储器单元放电、屏蔽及/或读取/编程所述存储器单元。感测组件1349可感测存储器组件1319中的存储器单元且作出关于存储于其中的一或多个逻辑状态的确定。
存储器装置1300可包括阶段转变组件1359，其可与存储器装置1300中的其它组件协作以修改装置状态，例如，从闲置阶段转变到作用阶段，从作用阶段转变到脉冲阶段，从脉冲阶段转变到作用阶段及/或从作用阶段转变到闲置状态，举例来说，如上文描述。计数及计时组件1369可跟踪对存储器组件1319中的任何存储器部分的存取次数；举例来说，来自/进入存储体、分区、片块、页面等或存储器阵列作为整体的读取及/或编程操作的数目。存取次数可存储于计数器中且用于确定存取计数是否满足或超过阈值。计数及计时组件1369可跟踪在最后闲置到作用转变之后流逝的时间以确定可能逾时。基于存取计数器及逾时确定中的任一者或两者，可通过阶段转变组件1359触发作用到闲置阶段转变。在阈值数目个存取操作之后或在允许时间流逝之后返回到闲置阶段在周期性或使用基础上使如上文描述的存取线有效地放电或接地且限制或避免存取线的任何可能实际电压漂移。
存储器装置1300还可包括控制器组件1379，其监督存储器装置1300的全域操作且特定来说向存储器阵列的存取线的驱动器提供控制信号及偏压电压。
存储器装置1300可为系统的实例或可为包括存储器阵列及控制器的系统的子系统，所述控制器经配置以在闲置阶段期间，通过偶数驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且通过奇数驱动器将邻近偶数存取线的奇数存取线驱动到放电电压，所述控制器还经配置以在作用阶段期间，通过偶数驱动器将偶数存取线驱动到浮动电压，且通过奇数驱动器将邻近偶数存取线的奇数存取线驱动到浮动电压，且所述控制器还经配置以在脉冲阶段期间，通过偶数驱动器将偶数存取线驱动到读取/编程电压，且通过奇数驱动器将邻近偶数存取线的奇数存取线驱动到屏蔽电压。上文已参考图1到12详细描述这些及其它操作条件。
装置1300的组件可包含经设计以实行其功能的电路系统。此可包含经配置以实行本文中描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。装置1300可为计算机、服务器、台式计算机、笔记型计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置或类似者。装置1300还可为此装置的一部分或元件。
综上所述，本公开提供用于存储器装置的解码器驱动器，其包括P型晶体管及N型晶体管且在四种模式(即，闲置阶段、作用阶段及脉冲阶段，又包括正选择及负选择)中操作。解码器是低功率的，具有改进式可靠性且可具有薄氧化物。根据本公开，解码器刷新基于时间或存取操作，因此避免泄漏。
因此，驱动器功能性分成闲置及作用，其中在闲置模式中线保持放电电压且在作用模式中线浮动，唯少量给定偶数/奇数驱动器封包除外。可通过将这些封包保持在闲置模式而屏蔽线。可通过给定选择地址选择封包(选择条线且未选择两条邻近线)。接着，不时地或基于每分区存取计数器刷新阵列线(即，在闲置阶段返回)。
有利地，根据本公开，所提出的驱动器无需过驱动，使得氧化物及结电压是低的，此可导致更紧密设计(例如，70A氧化物)。解码器非常可靠且可允许每片块编程的8位(例如，在时间上交错的四对位)。
更特定来说，根据本公开，且示范性存储器装置包括：存储器单元，其在存储器阵列的存取线的交叉点处；及双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线至少驱动到第一或第二读取/编程电压。
此外，根据本公开，示范性系统包括存储器阵列及控制器，所述控制器经配置以在闲置阶段期间通过包括P型晶体管及N型晶体管的偶数双晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且通过包括P型晶体管及N型晶体管的奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到所述放电电压。控制器进一步经配置以在作用阶段期间通过偶数双晶体管驱动器将偶数存取线驱动到浮动电压，且通过奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到所述浮动电压。控制器进一步经配置以在脉冲阶段期间通过偶数双晶体管驱动器将偶数存取线驱动到读取/编程电压，且通过奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到屏蔽电压。存储器单元阵列可包括自选择存储器(SSM)或3D交叉点(3D X Point)存储器。
此外，根据本公开，操作具有包括P型晶体管及连接到P型晶体管的N型晶体管的双晶体管驱动器的存储器装置的示范性方法包括以下步骤：在闲置阶段期间，通过所述双晶体管驱动器将耦合到存储器单元的存取线驱动到放电电压；在作用阶段期间，通过所述双晶体管驱动器将所述存取线驱动到浮动电压；及在脉冲阶段期间，通过所述双晶体管驱动器将所述存取线至少驱动到第一或第二读取/编程电压。
此外，根据本公开，操作具有包括P型晶体管及N型晶体管的至少一个偶数双晶体管驱动器及包括P型晶体管及N型晶体管的至少一个奇数双晶体管驱动器的存储器装置的示范性方法包括以下步骤：在闲置阶段期间，通过所述偶数双晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且通过所述奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到所述放电电压；在作用阶段期间，通过所述偶数双晶体管驱动器将所述偶数存取线驱动到浮动电压，且通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到所述浮动电压；及在脉冲阶段期间，通过所述偶数双晶体管驱动器将所述偶数存取线驱动到读取/编程电压，且通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到屏蔽电压。
本文中的描述提供实例且不限制权利要求书中陈述的范围、适用性或实例。在不脱离本公开的范围的情况下可对论述的元件的功能及布置进行改变。一些实例可任选地省略、替换或添加各种操作、程序或组件。此外，可在其它实例中组合关于一些实例描述的特征。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
如本文中使用，术语“虚拟接地”指代保持在约零伏特(0V)的电压的电路的节点，或更一般地表示电路或包含电路的装置的参考电压，其可或可不与接地直接耦合。因此，虚拟接地的电压可暂时波动且在稳定状态返回到约0V或虚拟0V。可使用各种电子电路元件来实施虚拟接地，例如由运算放大器及电阻器构成的分压器。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意味着连接到约0V，或装置的某一其它参考电压。
术语“电子连通”及“耦合”指代组件之间的关系，其支持组件之间的电子流。此可包含组件之间的直接连接或耦合或可包含中间组件。换句话说，“与…连接”或“与…耦合”的组件彼此电子连通。电子连通中的组件可为主动交换的电子或信号(例如，在通电电路中)或可不是主动交换的电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电之后交换电子或信号。通过实例，经由开关(例如，晶体管)物理连接或耦合的两个组件电子连通，而不管开关的状态(即，断开或闭合)为何。
短语“耦合于…之间”可指代组件彼此相关的顺序，且可指代电耦合。在一个实例中，电耦合于组件“A”与组件“C”之间的组件“B”可在电气意义上指代“A-B-C”或“C-B-A”的组件顺序。换句话说，电信号(例如，电压、电荷、电流)可通过组件B从组件A传递到组件C。
组件B“耦合于”组件A与组件C“之间”的描述不一定应被解释为排除以所描述顺序的其它中介组件。举例来说，组件“D”可耦合于所描述组件A与组件B之间(例如，参考“A-D-B-C”或“C-B-D-A”的组件顺序作为实例)，同时仍支持组件B电耦合于组件A与组件C之间。换句话说，短语“耦合于…之间”的使用不应被解释为必然引用排他循序顺序。
此外，组件B“耦合于”组件A与组件C“之间”的描述不排除组件A与组件C之间的第二不同耦合。举例来说，组件A及组件C可以与经由组件B的耦合电并联的单独耦合彼此耦合。在另一实例中，组件A及组件C可经由另一组件“E”耦合(例如，组件B耦合于组件A与组件C之间且组件E耦合于组件A与组件C之间)。换句话说，短语“耦合于…之间”的使用不应被解释为组件之间的排他耦合。
术语“隔离”指代组件之间的关系，其中电子当前无法在其之间流动；如果组件之间存在开路，那么其彼此隔离。举例来说，通过开关物理耦合的两个组件可在开关断开时彼此隔离。
如本文中使用，术语“短接”指代组件之间的关系，其中经由所述两个组件之间的单一中间组件的激活而在组件之间产生导电路径。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为动态操作，其实现电子连通的组件(或线)之间的电压的施加及/或电荷的流动。
如本文中使用，术语“端子”无需暗示电路元件的物理边界或连接点。实情是，“端子”可指代与电路元件相关的电路的参考点，其还可被称为“节点”或“参考点”。
本文中论述的装置(包含存储器装置100、阵列200及电路系统300)及参考图1到9描述的驱动器可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。
本文中论述的一或若干晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的一个三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂或简并半导体区。可通过轻度掺杂半导体区或沟道分离源极及漏极。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过将电压施加到栅极而控制沟道导电率。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变成导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，可“开启”或“激活”所述晶体管。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，可“关闭”或“撤销激活”所述晶体管。
本文中陈述的描述以及所附图式描述实例配置且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“示范性”意味着“充当实例、例子或图解”且非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以避免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。如果在说明书中仅使用第一参考标签，那么描述可适用于具有相同第一参考标签的类似组件中的任一者，而无关于第二参考标签。
可运用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的公开内容描述的各种阐释性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为运算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、通过处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在通过处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用通过处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中使用，包含在权利要求书中，如物项列表(举例来说，以例如“至少一者”或“一或多者”的短语开始的物项列表)中使用的“或”指示包含列表，使得(举例来说)A、B或C的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(例如，A及B及C)。
如本文中使用，术语“大体上”意味着经修饰特性(例如，通过术语“大体上”修饰的动词或形容词)无需为绝对的，但足够接近以便实现特性的优势，或足够接近使得所提及的特性在本公开的相关态样的背景内容中是真实的。
如本文中使用，短语“基于”不应被解释为对条件闭集的参考。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式进行解释。
提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将容易明白本公开的各种修改，且本文中定义的通用原理可应用于其它变化而不脱离本公开的范围。因此，本公开不限于本文中描述的实例及设计而应符合与本文中公开的原理及新颖特征一致的最宽范围。

Claims (29)

1.一种存储器装置，其包括：
-存储器单元，其在存储器阵列的存取线的交叉点处；及
-双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线驱动到第一或第二读取/编程电压，其中所述双晶体管驱动器包括：
第一偶数双晶体管驱动器，其经配置以在所述闲置阶段期间将第一偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第一偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第一偶数存取线驱动到所述读取/编程电压；及
第一奇数双晶体管驱动器，其经配置以在所述闲置阶段期间将第一奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第一奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第一奇数存取线驱动到屏蔽电压。
2.根据权利要求1所述的存储器装置，其中所述双晶体管驱动器经配置使得：
-在所述闲置阶段中，所述P型晶体管及所述N型晶体管的栅极处于所述P型晶体管的相应抑制栅极电压及所述N型晶体管的通过栅极电压，在所述作用阶段中，所述P型晶体管的所述栅极处于抑制栅极电压且所述N型晶体管的所述栅极处于抑制栅极电压，且在所述脉冲阶段中，所述P型晶体管及所述N型晶体管的所述栅极处于所述放电电压；
-在所述闲置阶段中，所述N型晶体管的源极节点处于所述放电电压，在所述作用阶段中，所述N型晶体管的所述源极节点处于所述浮动电压，且在所述脉冲阶段中，所述N型晶体管的所述源极节点基于对耦合到所述存取线的单元的存取操作而处于所述第二读取/编程电压或处于所述浮动电压；且
-在所述作用阶段中，所述P型晶体管的源极节点处于所述浮动电压，且在所述脉冲阶段中，所述P型晶体管的所述源极节点基于对耦合到所述存取线的所述单元的所述存取操作而处于所述第一读取/编程电压或处于所述浮动电压。
3.根据权利要求1所述的存储器装置，其中所述第一奇数存取线物理上邻近所述第一偶数存取线。
4.根据权利要求3所述的存储器装置，其中：
所述第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，且
所述第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线，所述存储器装置进一步包括：
-第二偶数双晶体管驱动器，其包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在所述闲置阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压；及
-第二奇数双晶体管驱动器，其包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到所述相应奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第二奇数双晶体管驱动器经配置以在所述闲置阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，
其中所述第二奇数存取线物理上邻近所述第一偶数存取线。
5.根据权利要求3所述的存储器装置，其中：
所述第一偶数双晶体管驱动器包括第一偶数P型晶体管及第一偶数N型晶体管，其中栅极耦合到相应偶数群组栅极驱动线，且源极耦合到相应第一偶数源极驱动线，
所述第一奇数双晶体管驱动器包括第一奇数P型晶体管及第一奇数N型晶体管，其中栅极耦合到相应奇数群组栅极驱动线，且源极耦合到相应第一奇数源极驱动线，
所述存储器装置进一步包括：
-第二偶数双晶体管驱动器，其包括第二偶数P型晶体管及第二偶数N型晶体管，其中栅极耦合到所述相应偶数群组栅极驱动线，且源极耦合到相应第二偶数源极驱动线，所述第二偶数双晶体管驱动器经配置以在所述闲置阶段期间将第二偶数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二偶数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二偶数存取线驱动到所述屏蔽电压；及
-第二奇数双晶体管驱动器，其包括第二奇数P型晶体管及第二奇数N型晶体管，其中栅极耦合到不同于所述相应奇数群组栅极驱动线的相应第二奇数群组栅极驱动线，且源极耦合到相应第二奇数源极驱动线，所述第二奇数双晶体管驱动器经配置以在所述闲置阶段期间将第二奇数存取线驱动到所述放电电压，在所述作用阶段期间将所述第二奇数存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述第二奇数存取线驱动到所述屏蔽电压，
其中所述第二奇数存取线物理上邻近所述第一偶数存取线。
6.根据权利要求3所述的存储器装置，其包括：
-多个偶数双晶体管驱动器，其被组织成偶数群组，每一驱动器经耦合到相应偶数存取线，所述第一偶数双晶体管驱动器在所述多个偶数双晶体管驱动器的第一群组中；及
-多个奇数双晶体管驱动器，其被组织成奇数群组，每一驱动器经耦合到相应奇数存取线，所述第一奇数双晶体管驱动器在所述多个奇数双晶体管驱动器的第一群组中，
其中相应偶数存取线及相应奇数存取线在所述存储器装置的层叠中交替。
7.根据权利要求6所述的存储器装置，其中：
所述第一偶数存取线物理上邻近耦合到所述多个奇数双晶体管驱动器的所述第一群组中的第二奇数双晶体管驱动器的相应奇数存取线，或
所述第一偶数存取线物理上邻近耦合到所述多个奇数双晶体管驱动器的第二群组中的第二奇数双晶体管驱动器的相应奇数存取线。
8.根据权利要求6所述的存储器装置，其包括控制器，所述控制器经配置以通过选择多个群组中的特定群组而从所述作用阶段切换到所述脉冲阶段，其中选择所述特定群组包括将所述特定群组的栅极驱动到所述放电电压，剩余群组处于所述作用阶段。
9.根据权利要求6所述的存储器装置，其进一步包括所述多个偶数双晶体管驱动器的第二群组及所述多个奇数双晶体管驱动器的第二群组，偶数及奇数双晶体管驱动器的所述第二群组经配置以在所述第一偶数存取线的作用阶段及所述脉冲阶段期间将所述相应偶数及奇数存取线驱动到所述浮动电压。
10.根据权利要求1所述的存储器装置，其中所述放电电压及所述屏蔽电压是接地电压，且其中所述第一读取/编程电压是正电压且所述第二读取/编程电压是具有与所述第一读取/编程电压相同的量值的负电压。
11.根据权利要求1所述的存储器装置，其包括进一步双晶体管驱动器，所述进一步双晶体管驱动器经配置以在所述闲置阶段期间将大体上垂直于所述存取线的正交存取线驱动到所述放电电压，在所述作用阶段期间将所述正交存取线驱动到所述浮动电压，且在所述脉冲阶段期间将所述正交存取线驱动到正交读取/编程电压。
12.根据权利要求11所述的存储器装置，其中所述正交读取/编程电压具有与所述第一或第二读取/编程电压的极性相反的极性。
13.根据权利要求1所述的存储器装置，其中所述晶体管选自CMOS晶体管、FinFET晶体管或垂直TFT晶体管。
14.根据权利要求1所述的存储器装置，其中所述存储器阵列包括自选择存储器(SSM)或3D交叉点(3D X Point)存储器。
15.根据权利要求1所述的存储器装置，其进一步包括读取/编程计数器、时间计数器及控制器，所述控制器经配置以：
-基于接收读取或写入命令而实施从所述闲置阶段到所述作用阶段的转变，且接着实施从所述作用阶段到所述脉冲阶段的转变，或
-在接收读取或写入命令之后实施从所述作用阶段到所述脉冲阶段的转变；
-在完成所述读取或写入命令之后返回到所述作用阶段；且
-在所述读取/编程计数器及所述时间计数器低于相应阈值的情况下保持在所述作用阶段，或
-在所述读取/编程计数器或所述时间计数器满足相应阈值的情况下返回到闲置阶段。
16.一种操作具有包括P型晶体管及连接到所述P型晶体管的N型晶体管的双晶体管驱动器的存储器装置的方法，所述方法包括：
-在闲置阶段期间：
-通过所述双晶体管驱动器将耦合到存储器单元的存取线驱动到放电电压，其中所述双晶体管驱动器包括：
偶数双晶体管驱动器，其经配置以将耦合到所述存储器单元的偶数存取线驱动到所述放电电压，及
奇数双晶体管驱动器，其经配置以将邻近所述偶数存取线的奇数存取线驱动到所述放电电压；
-在作用阶段期间：
通过所述双晶体管驱动器将所述存取线驱动到浮动电压，其中所述偶数双晶体管驱动器经配置以将所述偶数存取线驱动到所述浮动电压，且所述奇数双晶体管驱动器经配置以将邻近所述偶数存取线的所述奇数存取线驱动到所述浮动电压；及
-在脉冲阶段期间：
通过所述双晶体管驱动器将所述存取线驱动到读取/编程电压，其中所述偶数双晶体管驱动器经配置以将所述偶数存取线驱动到所述读取/编程电压，且所述奇数双晶体管驱动器经配置以将邻近所述偶数存取线的所述奇数存取线驱动到屏蔽电压。
17.根据权利要求16所述的方法，其进一步包括在所述偶数存取线的所述脉冲阶段期间，通过耦合到邻近所述偶数存取线的另一存取线的相应双晶体管驱动器将所述另一存取线驱动到所述屏蔽电压。
18.根据权利要求16所述的方法，其进一步包括在所述偶数存取线的所述脉冲阶段期间，通过耦合到不邻近所述偶数存取线的另一存取线的相应双晶体管驱动器将所述另一存取线驱动到所述浮动电压。
19.根据权利要求16所述的方法，其进一步包括：
通过耦合到所述驱动器中的相应晶体管的相应源极节点的源极驱动线向所述偶数及奇数双晶体管驱动器选择性地提供所述放电电压、所述读取/编程电压及/或所述屏蔽电压。
20.根据权利要求19所述的方法，其进一步包括通过耦合到所述驱动器中的相应晶体管的相应栅极节点的相应栅极驱动线向所述偶数及奇数双晶体管驱动器选择性地提供栅极控制信号。
21.根据权利要求20所述的方法，其中：
选择性地提供所述栅极控制信号包括向偶数或奇数双晶体管驱动器的群组并行提供所述栅极控制信号，且
选择性地提供所述放电电压、所述读取/编程电压及/或所述屏蔽电压包括向不同群组中的多个偶数或奇数双晶体管驱动器并行提供所述放电电压、所述读取/编程电压及/或所述屏蔽电压中的每一者，
所述方法进一步包括通过选择双晶体管驱动器的特定群组而从所述作用阶段切换到所述脉冲阶段，其中选择所述特定群组包括将所述特定群组的栅极驱动到所述放电电压，剩余组处于所述作用阶段。
22.根据权利要求16所述的方法，其中所述放电电压及所述屏蔽电压是接地电压，且所述读取/编程电压是正电压及负电压中的一者。
23.根据权利要求16所述的方法，其进一步包括：
-接收对存储器部分中的存储器单元的读取或写入命令；
-如果处于所述闲置阶段，那么基于接收所述读取或所述写入命令而将所述存储器部分从所述闲置阶段转变到所述作用阶段，且接着从所述作用阶段转变到所述脉冲阶段；
-如果处于所述作用阶段，那么基于接收所述读取或所述写入命令而将所述存储器部分从所述作用阶段转变到所述脉冲阶段；
-在所述存储器部分中执行所述脉冲阶段，基于所述执行而增加读取/编程计数器且将所述存储器部分返回到所述作用阶段；及
-基于所述读取/编程计数器及/或时间计数器未满足相应阈值而将所述存储器部分维持于所述作用阶段，或
基于所述读取/编程计数器或所述时间计数器满足相应阈值而将所述存储器部分返回到所述闲置阶段。
24.根据权利要求23所述的方法，其中基于所述执行而将所述存储器部分返回到所述作用阶段包括在将所述偶数存取线驱动到所述读取/编程电压之后将所述偶数存取线驱动到所述放电电压。
25.根据权利要求23所述的方法，其中将所述存储器部分从所述闲置阶段转变到所述作用阶段进一步包括复位所述读取/编程计数器及/或所述时间计数器。
26.根据权利要求23所述的方法，其中所述计数器是每存储体计数器，且其中可基于所述存储器部分的温度修整所述阈值。
27.一种存储器系统，其包括存储器阵列及控制器，所述控制器经配置以：
-在闲置阶段期间，通过包括P型晶体管及N型晶体管的偶数双晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且通过包括P型晶体管及N型晶体管的奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到所述放电电压；
-在作用阶段期间，通过所述偶数双晶体管驱动器将所述偶数存取线驱动到浮动电压，且通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到所述浮动电压；且
-在脉冲阶段期间，通过所述偶数双晶体管驱动器将所述偶数存取线驱动到读取/编程电压，且通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到屏蔽电压。
28.根据权利要求27所述的存储器系统，其中所述存储器阵列包括自选择存储器(SSM)或3D交叉点(3D X Point)存储器。
29.一种操作具有包括P型晶体管及N型晶体管的至少一个偶数双晶体管驱动器及包括P型晶体管及N型晶体管的至少一个奇数双晶体管驱动器的存储器装置的方法，所述方法包括：
-在闲置阶段期间：
通过所述偶数双晶体管驱动器将耦合到存储器单元的偶数存取线驱动到放电电压，且
通过所述奇数双晶体管驱动器将邻近所述偶数存取线的奇数存取线驱动到所述放电电压；
-在作用阶段期间：
通过所述偶数双晶体管驱动器将所述偶数存取线驱动到浮动电压，且
通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到所述浮动电压；且
-在脉冲阶段期间：
通过所述偶数双晶体管驱动器将所述偶数存取线驱动到读取/编程电压，且
通过所述奇数双晶体管驱动器将邻近所述偶数存取线的所述奇数存取线驱动到屏蔽电压。
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