CN104823242A - 三维闪存存储器系统 - Google Patents

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Abstract

本发明公开了一种三维闪存存储器系统。

Description

三维闪存存储器系统
技术领域
本发明公开了一种三维闪存存储器系统。
背景技术
使用浮栅来在其上存储电荷的闪存存储器单元和形成于半导体衬底中的此类非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或层栅类型的。
一种现有技术的非易失性存储器单元10在图1中示出。分裂栅超快闪(SF)存储器单元10包括第一导电类型(诸如P型)的半导体衬底4。衬底1具有在其上形成第二导电类型(诸如N型)的第一区2(也称为源极线SL)的表面。也具有第二导电类型(诸如N型)的第二区3(也称为漏极线)形成在衬底1的该表面上。在第一区2与第二区3之间为沟道区4。位线(BL)9连接到第二区3。字线(WL)8(也称为选择栅)被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG)5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG)7(也称为控制栅)位于浮栅5上方并与其绝缘。擦除栅(EG)6在第一区2上方并与浮栅5和耦合栅7相邻，且与该浮栅和该耦合栅绝缘。擦除栅6也与第一区2绝缘。
用于现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunnelingmechanism)，借助在其他端子等于零伏特的同时在擦除栅EG 6上施加高电压来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制，借助在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG5之间的间隙的一部分电子获得足够的能量而注入浮栅FG 5之中，导致浮栅FG 5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
在编程中，可通过在位线BL 9上施加抑制电压来抑制单元10(例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程)。单元10在USP 7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
在其他技术领域中还已知三维集成电路结构。一种方法是堆栈两个或更多个单独封装的集成电路芯片，并以允许对芯片进行协调管理的方式来结合所述芯片的导线。另一种方法是在单个封装内堆栈两个或更多个晶粒。
然而，迄今为止，现有技术尚未包括涉及闪存存储器的三维结构。
发明内容
上述需求通过涉及闪存存储器阵列和相关联电路的三维布置的多个实施例来满足。这些实施例可保证物理空间利用、制造复杂性、电力使用、热特性和成本方面的效率。
附图说明
图1是本发明可应用到的现有技术的非易失性存储器单元的横截面视图。
图2示出了现有技术的二维闪存存储器系统布局。
图3示出了三维闪存存储器系统实施例内的第一晶粒。
图4示出了三维闪存存储器系统实施例内的第二晶粒。
图5示出了另一个三维闪存存储器系统实施例内的第一晶粒。
图6示出了三维闪存存储器系统实施例内的第二晶粒。
图7示出了可在三维闪存存储器系统实施例中使用的任选的外围快闪控制晶粒。
图8示出了与包含闪存存储器阵列的晶粒一起使用的辅助电路的实施例。
图9示出了控制电路的实施例。
图10示出了可在三维闪存存储器系统实施例中使用的感测系统。
图11示出了可在三维闪存存储器系统实施例中使用的TSV设计。
图12示出了可在三维闪存存储器系统实施例中使用的感测电路设计。
图13示出了可在三维闪存存储器系统实施例中使用的源极跟随器TSV缓冲电路设计。
图14示出了可在三维闪存存储器系统实施例中使用的高电压电路设计。
图15示出了可在三维闪存存储器系统实施例中使用的闪存扇区架构。
图16示出了可在三维闪存存储器系统实施例中使用的EEPROM仿真器存储器扇区架构。
图17示出了三维闪存存储器系统的另一个实施例。
图18示出了三维闪存存储器系统的另一个实施例。
图19示出了三维闪存存储器系统的另一个实施例。
图20示出了在三维闪存存储器系统内的高电压电源的实施例。
具体实施方式
图2示出了二维现有技术闪存存储器系统的典型现有技术架构。晶粒12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使晶粒12的其他组件通常与焊线(未示出)之间能够电连通的垫片35和垫片80，所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块；用于为系统提供正负电压供应的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟逻辑65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，其分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的行；列译码器55和列译码器56，其分别用于访问存储器阵列15和存储器阵列20的将要读取或写入的列；电荷泵电路50和电荷泵电路51，其分别用于提供用于存储器阵列15和存储器阵列20的读取和写入操作的升高电压；用于读取和写入操作的、由存储器阵列15和存储器阵列20共享的高电压驱动电路30；在读取和写入操作期间由存储器阵列15使用的高电压驱动电路25，以及在读取和写入操作期间由存储器阵列20使用的高电压驱动电路26；以及位线抑制电压电路40和位线抑制电压电路41，其分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。值得注意的是，该现有技术设计是二维的。
图3示出了三维闪存存储器系统实施例中的第一晶粒。晶粒100包括许多之前在图2中所示的相同组件。在本文所讨论的两个或更多个附图中所共有的结构在组件编号中被赋予相同的最后两位数。例如，图3中的阵列115对应于图2中的阵列15。为了效率起见，图3的描述将着重于尚未描述的组件。
晶粒100包括TSV(硅穿孔)185和TSV 195以及测试垫块TPAD135。TSV为现有技术中的已知结构。TSV是通过硅晶片或晶粒并连接处于集成电路封装内不同晶粒或层中的电路的电连接。TSV 185包括多个导体186a1…186ai。TSV 195包括多个导体196a1…196ak。导体186a1…186ai和导体196a1…196ak由不导电材料诸如模制塑料围绕。
TSV 185和TSV 195在策略上设置在远离快闪阵列115和120预定距离(例如，30μm)的位置，以避免可能会影响快闪阵列115和120的干扰或源自TSV加工的其他问题(诸如机械应力)。这种TSV设置策略适用于本文所讨论的利用TSV的其他实施例。导体186a1…186ai和导体196a1…196ak通常各自具有几十毫欧姆的电阻和50-120毫微微法拉的电容。
测试垫块TPAD 135包括探针垫(例如，供测试器电触及晶片的垫开口)和3D晶粒界面测试电路，并且被测试器用于测试晶粒100以判定其是否为良好的晶粒。这样的测试可包括TSV连接性测试，其涉及在3D堆栈之前测试TSV。该测试可作为预接合测试的一部分执行。JTAG测试标准设计(联合测试工作组，也称为IEEE 1149.1标准测试访问端口和裕量扫描架构)测试方法可通过TPAD 135运用于测试。TSV 185和195(以及类似地，在其他实施例中所述的其他TSV)也可用来测试，以在制造期间区分良好晶粒和不良晶粒。在此情况下，可在同一时间由测试器通过一个大小为约40-50μm的工具来测试多个TSV导体。
仍参见图3，任选地，晶粒115可为主要存储器阵列，而晶粒120为冗余存储器阵列。
图4示出了三维闪存存储器系统实施例中用于与图3所示的晶粒100结合使用的第二晶粒。晶粒200包括许多之前在图2中所示的相同组件。同样，为了效率起见，图4的描述将着重于尚未描述的组件。
晶粒200包括TSV 185和之前在图3中所示的TSV，以及TPAD235。TSV 185和TSV 195使晶粒100和晶粒200中的某些元件能够经由导体186a1…186ai和导体196a1…196ak彼此电连接。如之前参考图3对测试垫TPAD 135所述，测试垫TPAD 235被测试器用于在3D堆栈之前进行测试，以确定晶粒200是否为良好的晶粒。
任选地，晶粒215可为主要存储器阵列，而晶粒220为冗余存储器阵列。
因为晶粒200和晶粒100在位置上彼此紧邻，并可经由TSV 185和TSV 195连通，所以晶粒200能够与晶粒100共享某些电路块。具体地讲，晶粒200被配置成通过TSV 185和TSV 195使用晶粒100内的电荷泵电路150和151、模拟电路165、控制逻辑170和高电压电路175。晶粒200因此不需要包含其自身版本的那些电路块。这导致在物理空间、制造复杂性和热性能方面具有效率。任选地，晶粒100可被视为“主”快闪晶粒，而晶粒200可被视为“从属”快闪晶粒。
图5示出了三维闪存存储器系统的另一个实施例中的第一晶粒，而图6示出了该实施例中的第二晶粒。除了晶粒300不具有电荷泵电路或高电压电路之外，图5中所示的晶粒300类似于图3中所示的晶粒100。除了晶粒400不具有感测电路之外，图6中所示的晶粒400类似于图4中所示的晶粒200。晶粒300和晶粒400经由TSV 385和TSV 386耦合。TSV 385包括导体386a1…386ai，而TSV 386包括导体396a1…396ai。任选地，晶粒315可为主要存储器阵列，而晶粒320为冗余存储器阵列，并且/或者晶粒415可为主要存储器阵列，而晶粒420为冗余存储器阵列。测试垫TPAD 335和435被测试器用于在3D堆栈之前确定晶粒300和晶粒400是否为良好的晶粒。
图7示出了与在本文所讨论的任何实施例一起使用的任选外围快闪控制晶粒。晶粒500包含用于辅助其他晶粒执行闪存存储器系统的功能的电路。晶粒500包括TSV 585、TSV 595和测试垫TPAD 535。TSV 585包括导体586a1…586ai，而TSV 386包括导体596a1…596ak。晶粒500包括模拟逻辑565、控制逻辑570和高电压电路545。晶粒500可与晶粒200、晶粒300和/或晶粒400结合使用，以提供电路块，用于与物理上不存在于这些晶粒内的那些晶粒一起使用。这通过TSV 585和TSV 586来实现。本领域的普通技术人员应当理解，尽管编号不同，但TSV 585和TSV 586可以为之前参考其他晶粒所述的相同TSV。测试垫TPAD 535被测试器用于在3D堆栈之前测试晶粒500，以判定其是否为良好的晶粒。
图8示出了与本文所讨论的任何实施例一起使用的电荷泵晶粒。晶粒601包含电荷泵电路602，以生成其他晶粒执行闪存存储器擦除/编程/读取操作所需的电压。晶粒601包括TSV 695。TSV 695包括导体696a1…696ak。晶粒601可通过TSV 695与其他晶粒结合使用。本领域的普通技术人员应当理解，尽管编号不同，但TSV 695可为之前参考其他晶粒所述的相同TSV。测试垫TPAD635被测试器用于在3D堆栈之前确定晶粒601是否为良好的晶粒。
在图3、图5和图7中所示的模拟电路165、365和565可在存储器系统内提供许多功能，包括：制造过程中的晶体管修调修调、修调过程的温度感测、定时器、振荡器和电压供应。
在图3、图4和图5中所示的感测电路160、260和360可包括用于感测操作的许多组件，包括感测放大器、晶体管修调电路(利用模拟电路165、365和/或565所执行的晶体管修调过程所生成的修调信息)温度传感器、基准电路和基准存储器阵列。任选地，晶粒可包括所有这些类别的电路中的一些电路。例如，晶粒可仅包括感测放大器。
图9示出了用于控制逻辑170、370和570的任选的实施例，示为逻辑块600。逻辑块600任选地包括上电唤回控制器610、第一晶粒冗余电路620、第二晶粒冗余电路630、冗余控制器640、冗余比较器650、EEPROM仿真器660、扇区大小M仿真器670，以及扇区大小N仿真器680。
上电唤回控制器610管理闪存存储器系统的启动，包括执行内建自测试功能。其还获取在制造过程中所生成的用于晶体管修调的配置数据。
第一晶粒控制电路620存储第一晶粒阵列中在上电或操作期间被确定为故障或存在错误的存储器单元的列表。第一晶粒控制电路620将此信息存储在非易失性存储器中。第一晶粒控制电路620还存储在制造和测试阶段中所生成的晶体管修调数据。在上电后，上电唤回控制器610将从第一晶粒控制电路620检索不良存储器单元的列表，而冗余控制器640之后会将不良存储单元映射到用于冗余(以及良好的)单元的地址，使得所有对于不良单元的访问将反而被导向至良好的单元。
第一晶粒控制电路620还存储在制造或测试过程中所生成的第一晶粒的修调信息。用于补偿集成电路中的制造变化性的晶体管修调技术在本领域中是已知的。
第一晶粒控制电路620也执行内建自测试。在转让给共同受让人的美国专利申请10/213,243、美国专利6,788,595、“Embedded Recall Apparatusand Method in Nonvolatile Memory”(非易失性存储器中的嵌入式唤回设备和方法)(“’595专利”)中公开了一种类型的测试，该专利以引用方式并入本文。’595专利公开了存储器阵列中和寄存器中预定位的模式的存储。在启动过程中，将来自存储器阵列的位与寄存器中的位进行比较。此过程重复到出现设定数量的“通过”或“失败”为止。该测试的目的是验证存储器阵列的不同部分。如果识别出任何故障，可将相关的单元添加到“不良”单元的列表中。
第二晶粒控制电路630执行与第一晶粒冗余电路620相同的功能，但是针对的是第二晶粒。本领域的普通技术人员应当理解，诸如第一晶粒控制电路620和第二晶粒控制电路630的控制电路可用于存储器系统中的每个额外的晶粒。
在上文已讨论的冗余控制器640将不良存储单元映射到用于良好存储单元的地址，使得这些不良存储单元在正常操作期间将不再被使用。冗余比较器640实时地将传入地址与数个已存储的不良地址进行比较，以判定是否需要替换编址的存储器单元。任选地，冗余控制器640和冗余比较器650可被一个以上的晶粒共享。
EE仿真器控制器660使存储器系统能够仿真EEPROM。例如，EEPROM通常利用少量字节的某一扇区大小的存储器，诸如每个扇区8个字节(或16,32,64个字节)。物理闪存存储器阵列将包含数千个行和列。EE仿真器控制器660可将阵列划分成大小为8或64个字节的多个组(或无论任何所需的扇区大小均可)，并可为大小为8或64个字节的每个集合指定扇区号。之后，EE仿真器控制器660可接收旨在用于EEPROM的指令，并且可通过将EEPROM扇区标识符转换为可与晶粒内的阵列一起使用的行号和列号，来对快闪阵列执行读取或写入操作。这样，系统便可仿真EEPROM的操作。
扇区大小N控制器670使存储器系统能够在大小为N个字节的扇区上操作。扇区大小N控制器660可将阵列划分成大小为N个字节的多个集合，并且可为大小为N个字节的每个集合指定扇区号。之后，扇区大小N控制器670可接收旨在用于一个或多个大小为N个字节的扇区的指令，并且系统可通过将扇区标识符转换为可与晶粒内的阵列一起使用的行号和列号，来执行读取或写入操作。
扇区大小M控制器680使存储器系统能够在大小为M个字节的扇区上操作。扇区大小M控制器680可将阵列划分成大小为M个字节的多个集合，并且可为大小为M个字节的每个集合指定扇区号。之后，扇区大小M控制器680可接收旨在用于一个或多个大小为M个字节的扇区的指令，并且系统可通过将扇区标识符转换为可与晶粒内的阵列一起使用的行号和列号，来执行读取或写入操作。
本领域的普通技术人员应当认识到，可利用多个扇区大小控制器来仿真各种大小的扇区。
所公开的实施例的一个优点是具有处理对不同大小的扇区的读取和写入请求的能力。例如，一个阵列可专门用于处理对每个扇区大小为2K个字节的扇区的读取和写入请求，而另一个阵列可专门用于处理对每个扇区大小为4K个字节的扇区的读取和写入请求。这将允许单个闪存存储器系统仿真多种类型的传统存储器系统，诸如RAM、ROM、EEROM、EEPROM、EPROM、硬盘驱动器，以及其他装置。
所公开的实施例的另一个优点在于可使用不同的工艺来制造不同的晶粒。例如，晶粒100可用第一半导体工艺(诸如40nm)制造，而晶粒200可用第二半导体工艺(诸如65nm)制造。因为晶粒500不包含任何存储器阵列，所以其可任选地使用针针对模拟逻辑优化的半导体工艺(诸如130nm)来制造。
图10示出了可在本文所述的三维闪存存储器系统实施例中使用的感测系统1100。感测系统1100包括SF(超快闪分裂栅技术，诸如图1中所描述的存储器单元)嵌入式基准阵列1110、基准读出电路1120、读取裕量裕量修调电路1130、温度传感器1140、感测放大器1150和感测放大器1160。在一个实施例中，感测放大器1160实施在晶粒200和300上，而图10中所示的其余电路块实施在晶粒100上。
SF嵌入式基准阵列1110提供生成用来比较数据电平(由数据存储器单元生成)的基准电平所需的基准单元。基准电平由基准读出电路1120生成。所述比较由感测放大器1150完成，其输出信号为DOUT 1152。读取裕量修调电路1130用于将基准电平调整到确保数据存储器单元针对PVT(工艺、电压和温度)变化和应力条件的完整性所需的不同电平。需要使用温度传感器1140来对三维闪存存储器系统的垂直晶粒堆栈中不同晶粒的温度梯度进行补偿。因为电路块1110、1120、1130、1140制造在一个主晶粒(例如，晶粒100)上，所以三维闪存操作所需的负担和电力较少。该感测架构在不牺牲性能的情况下节省了电力和面积。
图11示出了针对临界信号的TSV屏蔽设计1200，旨在最大程度降低噪声冲击。1200 TSV屏蔽设计包括针对临界信号(如用于路由读取信号路径)的TSV 1296a，诸如针对图10中的信号1122 IREF和信号1152DOUTx，或针对诸如图4中的感测160的输出的信号或图6中的块455的信号。其他临界信号包括地址线、时钟和控制信号。TSV 1296b充当TSV1296a的屏蔽信号线，以最大程度减少其他信号对TSV 1296a的串扰，以及避免从TSV 1296a投射至其他TSV的噪声。
图12示出了可在三维闪存存储器系统实施例中使用的感测电路1250。感测电路1250包括负载(提升)PMOS晶体管1252、级联本征NMOS晶体管1254(具有约0V的阈值电压)、位线偏压NMOS晶体管1256，以及位线偏压电流源1260。或者，负载PMOS晶体管1252可用电流源、本征NMOS晶体管或电阻器来替代。或者，不采用电流源1260和NMOS晶体管1256，可使用NMOS晶体管1254的栅极上的偏压来确定位线BLIO 1258上的偏压。位线BLIO 1258(NMOS 1254的源极)通过y译码器和存储器阵列(例如，类似于图4中的ymux(y多路复用器)255和阵列215)耦合到存储器单元。被感测的节点SOUT 1262耦合到差动放大器1266。基准SREF 1264耦合到差动放大器1266的另一个端子。感测放大器输出SAOUT 1268为差动放大器1266的输出。如所划分，感测电路1250用于通过级联晶体管1254驱动TSV寄生电容1259(其来自用于在3D堆栈中将一个晶粒连接到下一个晶粒的TSV)。由于被感测的节点SOUT 1262并不直接见到TSV寄生电容1259，因此这样的布置使感测速度损失最大程度地降低。
图13示出了可在三维闪存存储器系统实施例中使用的源极跟随器TSV缓冲电路1350。源极跟随器TSV缓冲电路1350用于驱动TSV连接。TSV缓冲器包括本征(阈值电压约0V)NMOS晶体管1352和电流源1354。电路1350在一个实施例中用于感测电路260(图3)、感测电路360(图4)、ymux电路455(图6)的输出，以跨晶粒堆栈驱动TSV。电路1350也可用于其他模拟信号，诸如带隙基准电压。
图14示出了可在三维闪存存储器系统实施例中使用的模拟高电压(HV)系统1300。模拟HV系统1300包括带隙基准块1310、定时器块1320、高电压生成HVGEN 1330、HV修调HV TRIM 1340，以及温度感测块TEMPSEN 1350。TEMPSEN 1350用于通过根据每个晶粒温度而调整高电压来补偿3D晶粒堆栈的温度梯度。HV TRIM 1340用于修调高电压电平，以补偿堆栈中的每个晶粒的工艺变化。
模拟HV系统1300还包括分别用于VWLRD/VWLP/VWLE/VWLSTS(字线读取/编程/擦除/应力)的模拟HV电平字线驱动器1360a-d。模拟HV系统1300还包括分别用于VCGRD/VCGP/VCGE/VCGSTS(控制栅读取/编程/擦除/应力)的模拟HV电平控制栅驱动器1365a-d。模拟HV系统1300还包括分别用于VEGRD/VEGP/VEGE/VEGSTS(擦除栅读取/编程/擦除/应力)的模拟HV电平擦除栅驱动器1370a-d。模拟HV系统1300还包括分别用于VSLRD/VSLP/VSLE/VSLSTS(源极线读取/编程/擦除/应力)的模拟HV电平源极线驱动器1375a-d。模拟HV系统1300还包括分别用于多路复用输入电平VINRD/VINP/VINE/VINSTS(输入线读取/编程/擦除/应力)的模拟HV电平驱动器1390。模拟HV系统1300还包括分别用于将输入电平VSLRD/VSLP/VSLE/VSLSTS(输入线读取/编程/擦除/应力)多路复用至源极线供应电路1385VSLSUP的输入的模拟HV电平驱动器1380。
在一个实施例中，电路块1310-1350实施在主SF晶粒100(图3)上或在外围快闪控制晶粒500(图7)上。在另一个实施例中，电路块1360a-d/1365a-d/1370a-d/1375a-d实施在诸如晶粒100(图3)的主快闪晶粒上，或在外围快闪控制晶粒500(图7)上。在另一个实施例中，电路块1380/1385/1390实施在诸如晶粒300(图5)的从属快闪晶粒上。
图15示出了可在三维闪存存储器系统实施例中使用的闪存存储器扇区架构1400。扇区架构1400包括被布置成位线(列)和行的多个存储器单元1410。存储器单元1410如同图1中的存储器单元10。扇区架构包括快闪扇区1420，其包括8个字线WL0-7 1430-1437、2K个位线0-2047 1470-1至1470-N、一个CG线1440a(连接扇区1420中的所有存储器单元1410的所有CG端子)、一个SL线1460a(连接扇区1420中的所有存储器单元1410的所有SL端子)、一个EG线1450a(连接扇区1420中的所有存储器单元1410的所有EG端子)。因此，扇区1420中存在2K个字节的存储器单元1410。通过使用更多或更少数量的字线和更多或更少数量的位线可实施每个扇区不同的字节数，诸如8个字线和4K个位线(每个扇区4K个字节)。可通过在水平方向横跨共享所有字线在水平方向上布置多个扇区1420。可通过垂直共享所有位线来垂直平铺多个扇区1420，以增加阵列密度。
图16示出了可在三维闪存存储器系统实施例中使用的EE仿真器扇区架构1500。扇区架构1400包括被布置成位线(列)和行的多个存储器单元1510。存储器单元1510如同图1中的存储器单元10。EE仿真器扇区架构包括快闪EE仿真器扇区1515，该快闪EE仿真器扇区包括2个字线WL0-11530-1531、256个位线0-255 1570-1至1570-N、一个CG线1540a(连接扇区1515中的所有存储器单元1410的所有CG端子)、一个SL线1560(连接扇区1515中的所有存储器单元1410的所有SL端子)、一个EG线1550a(连接扇区1420中的所有存储器单元1510的所有EG端子)。因此，EE仿真器扇区1515中存在64个字节的存储器单元1510。通过使用较少数量的字线和较少数量的位线可实施每个EE仿真器扇区较少的字节数，诸如1个字线和64个位线(每个EE仿真器扇区8个字节)。可通过垂直共享所有位线来垂直平铺快闪EE仿真器扇区1515，以构成平面阵列1520。平面阵列1520水平平铺，以制成将在水平上共享所有字线的多个平面阵列。
另一个实施例在图17中示出。集成电路700包括多个晶粒。在该例子中，集成电路700包括晶粒710、晶粒720、晶粒730、晶粒740和晶粒750。晶粒710使用倒装芯片连接780安装在衬底760上。衬底760连接到封装凸块790，该封装凸块可被集成电路700外部的装置用来访问集成电路700。TSV 785将不同的晶粒连接在一起。TSV 785的第一子集将晶粒710、晶粒720、晶粒740和晶粒750连接在一起，而TSV 785的第二子集将晶粒710、晶粒720和晶粒730连接在一起。TSV 785之内是用于连接到晶粒的微凸块770。晶粒730和晶粒740位于集成电路700内的相同“层级”或维度中。
在基于此实施例的一个例子中，晶粒710为MCU(微控制器)晶粒、CPU(中央处理单元)晶粒或GPU(图形处理单元)晶粒，晶粒720为主快闪晶粒，晶粒740为从属快闪晶粒，晶粒750为RAM晶粒，而晶粒730为外围快闪控制晶粒或电荷泵晶粒。
所公开的实施例的另一个优点在于可使用不同的工艺来制造不同的晶粒。例如，晶粒710可用第一半导体工艺(诸如14nm)制造，而晶粒720/740可用第二半导体工艺(诸如40nm)制造。因为晶粒730不包含任何存储器阵列，所以其可任选地使用针对模拟逻辑优化的半导体工艺(诸如65nm)来制造。
另一个实施例在图18中示出。集成电路800包括多个晶粒。在该例子中，集成电路800包括晶粒810、晶粒820、晶粒830、晶粒840和晶粒850。晶粒850使用倒装芯片连接880安装在衬底860上。衬底860连接到封装凸块890，该封装凸块可被集成电路800外部的装置用来访问集成电路800。TSV 885的子集将晶粒810、晶粒830、晶粒840和晶粒850连接在一起，而TSV 885的第二子集将晶粒810和晶粒820连接在一起。TSV 885之内是用于连接到晶粒的微凸块870。
在基于此实施例的一个例子中，晶粒810为主快闪晶粒，晶粒830/840/850为从属快闪晶粒，而晶粒820为外围快闪控制晶粒或电荷泵晶粒。
另一个实施例在图19中示出。集成电路900包括多个晶粒。在该例子中，集成电路900包括晶粒910、晶粒920、晶粒930、晶粒940、晶粒950和晶粒960。晶粒910和950使用倒装芯片连接990安装在衬底970上。晶粒910和950通过硅中介层980连接在一起。衬底970连接到封装凸块995，该封装凸块可被集成电路900外部的装置用来访问集成电路900。TSV 985的第一子集将晶粒910、晶粒920、晶粒930和晶粒940连接在一起，而TSV 985的第二子集将晶粒950和晶粒960连接在一起。TSV 985之内是用于连接到晶粒的微凸块970。
在基于此实施例的一个例子中，晶粒910为主快闪晶粒，晶粒920/930/940为从属快闪晶粒，而晶粒950/960为外围快闪控制晶粒。
力感测高电压电源的实施例在图20中示出。集成电路1000包括多个晶粒。在该例子中，集成电路1000包括晶粒1010、晶粒1020至晶粒1030(其中晶粒1020与晶粒1030之间包含任何数量的晶粒)(其中在晶粒1020与晶粒1030之间的其他任选的晶粒未示出)。晶粒1010包含高电压电源1011，其将高电压输出输送(迫使)到晶粒1010、1020、或1030。TSV 1085连接晶粒1010、晶粒1020和晶粒1030。高电压电源1011通过TSV 1085连接到晶粒1020和晶粒1030。装置1021，其任选地可包括开关，用于通过以下方式来控制从高电压电源1011到晶粒1020的电力供应：使在晶粒1020处的高电压输出能够反馈到晶粒1010上的高电压电源1011的输入(这意味着高电压1011通过开关1021来感测晶粒1020上的高电压输出上的电压，以便在晶粒1020处输送正确的电压)。
类似地，高电压电源1011通过TSV 1085连接到晶粒1030。装置1031，其任选地可包括开关，用于通过以下方式来控制从高电压电源1011到晶粒1030的电力供应：使在晶粒1030处的高电压输出能够反馈到晶粒1010上的高电压电源1011的输入(这意味着高电压1011通过开关1031来感测晶粒1030上的高电压输出上的电压，以便在晶粒1030处输送正确的电压)。
高电压电源1011可例如用作图1中所示的存储器单元10的供电端子SL 2的电源，并且用于阵列115/120/215/220/315/330/415/420中。或者，其可为图1中的存储器单元10的所有端子WL 8、CG 7、EG 6、BL 9、SL 2和衬底1提供电力，并且用于存储器阵列115/120/215/220/315/330/415/420中。
包含集成电路700、800和/或900的一个实施例是并行操作的方法。例如，主晶粒720/810/910上的控制电路可使不同的快闪晶粒能够并行操作，诸如分别地，在其他快闪晶粒740正在编程/读取/编程的同时晶粒720正在读取/编程/擦除，反之亦然。
包含集成电路700、800和/或900的另一个实施例是IO宽度配置的方法，其中系统确定在读取或编程操作中可由晶粒提供多少个IO位。例如，在不同快闪晶粒的读取或编程操作中，主晶粒720/810/910上的控制电路可诸如通过合并各个晶粒的IO宽度来扩展IO宽度从而来改变IO的宽度。
包含集成电路700、800和/或900的另一个实施例是自适应温度传感器配置的方法。例如，由于不同的系统导致不同的电力消耗，从而因此引起不同的温度梯度，因此可存储每个快闪晶粒的温度曲线，以补偿特定操作的晶粒堆栈的温度梯度。
包含集成电路700、800和/或900的另一个实施例是TSV自测试的方法。例如，在初始配置中，利用内建TSV自测试连接性引擎来识别有缺陷的TSV并确定其是需要使用冗余TSV来修复还是应被废弃。自测试可涉及迫使在TSV连接上产生电压，并且诸如通过确定所产生的电流是否小于预定数值，来判定TSV是否为不良。自测试也可涉及迫使电流通过TSV连接，并且如果所产生的电压高于预定数值则得出结论：TSV为不良。
现在将描述一种制造3D闪存存储器装置的方法，诸如基于本文所述的实施例的3D闪存存储器装置。3D快闪工艺的形成始于各个晶粒的工艺。之后，使用晶粒至晶片堆栈方案或晶片至晶片堆栈方案来堆栈晶粒。
对于晶粒至晶片堆栈，可使用KGD(已知良好晶粒)方法来测试每个晶粒，以排除不良晶粒。可通过VIA第一测试(在CMOS之前)、VIA中间测试(在CMOS之后且在BEOL(后端工艺)之前)或VIA最后测试(在BEOL之后)来完成TSV加工。通过在晶片上构建(TSV)开口的孔蚀刻步骤来完成TSV的加工成形。然后在开口侧形成薄衬里(例如，二氧化硅1000A)。然后，执行金属化步骤(例如，钨或Cu)以填充孔洞。在BEOL之后，将介电胶层(例如，1u厚)沉积在晶粒的顶部。TSV后端加工包括薄化、背面金属成形、微凸块、钝化、切片。
晶粒至晶片堆栈使用暂时性粘合。根据纵横比和TSV直径，通常将每个顶部晶片薄化至40-75μm，例如，如果TSV直径为5μm，纵横比为10，则需要50μm厚的晶片。将顶部切片晶粒面朝上地通过微凸块堆栈在常规厚度的底部晶粒上，接着将整个晶粒堆栈通过倒装芯片凸块(C4凸块)附接到封装衬底。
对于晶片至晶片接合而言，晶粒必须具有共同的大小，因此在3D晶粒集成中提供较低的灵活性。TSV工艺和晶片堆栈工艺与上文所述的相似。在这种情况下，3D堆栈产率将会受到最低产率的晶片的限制。晶片至晶片堆栈通常可使用全局晶片对准来进行接合，并因此具有较高的对准公差，也具有较高的产出(因为所有的晶粒堆栈均并行地进行)。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(两者间没有设置中间材料、元件或空间)和“间接在…上”(两者间设置有中间材料、元件或空间)。同样，术语“相邻”包括“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。本文所述的发明适用于其他非易失性存储器，诸如堆栈浮栅、ReRAM(电阻式RAM)、MRAM(磁阻随机存取存储器)、FeRAM(铁电RAM)、ROM以及其他已知的存储器装置。

Claims (52)

1.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第一控制电路，其用于通过所述第一阵列生成第一大小的扇区；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
第二控制电路，其用于在所述第二阵列内生成第二大小的扇区；以及
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
2.根据权利要求1所述的设备，其中所述第一晶粒包括感测电路。
3.根据权利要求1所述的设备，其中所述第一晶粒包括第一电荷泵。
4.根据权利要求3所述的设备，其中所述第二晶粒被配置成在从所述第二阵列读取数据时使用所述第一电荷泵。
5.根据权利要求1所述的设备，其中所述第一晶粒包括控制逻辑。
6.根据权利要求5所述的设备，其中所述第二晶粒被配置成使用所述控制逻辑。
7.根据权利要求1所述的设备，其中所述第一大小为八个字节。
8.根据权利要求1所述的设备，其中所述第一大小为四千个字节。
9.根据权利要求1所述的设备，其中第一大小的所述扇区中的至少一个包括多个字线、一个擦除栅、一个源极线和一个控制栅。
10.根据权利要求9所述的设备，其中第一大小的所述扇区中的至少两个共享相同的字线。
11.根据权利要求9所述的设备，其中第一大小的所述扇区中的至少两个使用不同的擦除栅、不同的控制栅，以及不同的源极线。
12.根据权利要求1所述的设备，其中第一大小的所述扇区中的至少一个仿真EEPROM扇区。
13.根据权利要求12所述的设备，其中第一大小的所述扇区中仿真EEPROM扇区的所述至少一个包括多个字线、一个擦除栅、一个源极线和一个控制栅。
14.根据权利要求12所述的设备，其中第一大小的所述扇区中仿真EEPROM扇区的至少两个共享相同的字线。
15.根据权利要求12所述的设备，其中第一大小的所述扇区中仿真EEPROM扇区的至少两个使用不同的擦除栅、不同的控制栅以及不同的源极线。
16.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第一控制电路，其用于使用所述第一阵列来仿真EEPROM；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
第二控制电路，其用于在所述第二阵列内生成第二大小的扇区；以及
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
17.根据权利要求16所述的设备，其中所述第一晶粒包括感测电路。
18.根据权利要求16所述的设备，其中所述第一晶粒包括第一电荷泵。
19.根据权利要求18所述的设备，其中所述第二晶粒被配置成在操作来自所述第二阵列的数据时使用所述第一电荷泵所述第一电荷泵。
20.根据权利要求16所述的设备，其中所述第一晶粒包括控制逻辑。
21.根据权利要求20所述的设备，其中所述第二晶粒被配置成使用所述控制逻辑。
22.根据权利要求16所述的设备，其中所述第一晶粒还包括缓冲TSV电路。
23.根据权利要求16所述的设备，其中所述第一晶粒还包括测试垫。
24.根据权利要求16所述的设备，其中所述第一晶粒还包括感测电路，并且TSV耦合到感测级联装置的源极。
25.根据权利要求16所述的设备，其中所述多个TSV连接包括多个屏蔽的TSV连接。
26.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第一控制电路，其用于通过所述第一阵列生成第一大小的扇区；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
第二控制电路，其用于在所述第二阵列内生成第二大小的扇区；
第三晶粒，其包括用于所述第一晶粒和所述第二晶粒的冗余电路；以及
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第三晶粒之间，以及所述第二晶粒与第三晶粒之间。
27.根据权利要求26所述的设备，其中所述第一大小为八个字节。
28.根据权利要求26所述的设备，其中所述第一大小为四千个字节。
29.根据权利要求26所述的设备，其中所述冗余电路包括用于存储所述第一阵列中有缺陷的单元的映射的存储装置。
30.根据权利要求29所述的设备，其中所述冗余电路包括用于存储所述第二阵列中有缺陷的单元的映射的存储装置。
31.根据权利要求26所述的设备，其中所述第一晶粒包括闪存存储器单元的第三阵列。
32.根据权利要求26所述的设备，其中所述第三晶粒还包括用于所述第一晶粒和所述第二晶粒的上电唤回控制器。
33.一种存储器设备，包括：
第一晶粒，其包括由第一半导体工艺构建的闪存存储器单元的第一阵列；
第二晶粒，其包括由第二半导体工艺构建的闪存存储器单元的第二阵列；以及
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
34.根据权利要求33所述的设备，其中所述第一晶粒包括感测电路。
35.根据权利要求33所述的设备，其中所述第一晶粒包括第一电荷泵。
36.根据权利要求35所述的设备，其中所述第二晶粒被配置成在从所述第二阵列读取数据时使用所述第一电荷泵。
37.根据权利要求33所述的设备，其中所述第一晶粒包括控制逻辑。
38.根据权利要求37所述的设备，其中所述第二晶粒被配置成使用所述控制逻辑。
39.根据权利要求33所述的设备，其中所述第一半导体工艺为32nm。
40.根据权利要求33所述的设备，其中所述第一半导体工艺为22nm。
41.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
力感测高电压电源系统，其用于第一晶粒和第二晶粒；
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
42.根据权利要求41所述的设备，其中第一晶粒包括由第一半导体工艺构建的闪存存储器单元的第一阵列。
43.根据权利要求42所述的设备，其中第二晶粒包括由第二半导体工艺构建的闪存存储器单元的第二阵列。
44.根据权利要求41所述的设备，其中IO宽度可通过合并第一晶粒和第二晶粒来配置。
45.根据权利要求41所述的设备，其中所述TSV连接完整性可通过所述第一晶粒上的TSV自测试引擎测试。
46.根据权利要求41所述的设备，其中所述力感测方案应用于闪存存储器单元的源极线电流偏压端子。
47.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
感测电路，所述感测电路在所述第一晶粒与所述第二晶粒之间共享；
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
48.根据权利要求47所述的设备，其中所述存储设备的IO宽度可通过合并所述第一晶粒和所述第二晶粒来配置。
49.根据权利要求48所述的设备，其中所述第二晶粒被配置成使用所述感测电路。
50.一种存储器设备，包括：
第一晶粒，所述第一晶粒包括闪存存储器单元的第一阵列；
第二晶粒，所述第二晶粒包括闪存存储器单元的第二阵列；
冗余阵列，所述冗余阵列在所述第一晶粒与所述第二晶粒之间共享；以及
多个TSV连接，所述多个TSV连接在所述第一晶粒与所述第二晶粒之间。
51.根据权利要求50所述的设备，其中所述存储设备的IO宽度可通过合并所述第一晶粒和所述第二晶粒来配置。
52.根据权利要求50所述的设备，其中所述第二晶粒被配置成使用所述冗余阵列。
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