TW201432886A - 三維快閃記憶體系統 - Google Patents

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Hung Quoc Nguyen
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Abstract

係揭露一種三維快閃記憶體系統。

Description

三維快閃記憶體系統 發明領域
係揭露一種三維快閃記憶體系統。
發明背景
使用浮閘來儲存電荷於其上的快閃記憶體單元以及形成於一半導體基材中之此類非揮發性記憶體單元的記憶體陣列於此技藝中為熟知的。典型地，此類浮閘記憶體單元為分離閘(split gate)類型，或者疊閘(stacked gate)類型。
一個先前技術的非揮發性記憶體單元10係顯示於圖1中。該分離閘超快閃(SF)記憶體單元10包含例如P型之第一導電類型的一半導體基材4。該基材1具有一表面，其上形成有例如N型之第二導電類型的一第一區域2(亦稱為源極線SL)。亦有例如N型之第二導電類型的一第二區域3(亦稱為汲極線)係形成於該基材1的該表面上。於該第一區域2與該第二區域3之間為一通道區域4。一位元線(BL)9係連接至該第二區域3。一字線(WL)8(亦參照為選擇閘)係定位於該通道區域4的一第一部分的上方，並且與其絕緣。該 字線8具有少部分或沒有與該第二區域3重疊。一漂浮閘(FG)5係於該通道區域4的另一部份的上方。該漂浮閘5係與其絕緣，並且鄰近該字線8。該漂浮閘5亦鄰近該第一區域2。一耦合閘(CG)7(亦稱為控制閘)係於該漂浮閘5的上方，並且與其絕緣。一抹除閘(EG)6係於該第二區域2的上方，且鄰近該漂浮閘5與該耦合閘7，並與其等絕緣。該抹除閘6亦與該第一區域2絕緣。
用於抹除並程式化先前技術的非揮發性記憶體單元10的一個範例操作如下。透過福勒-諾德漢穿隧(Fowler-Nordheim tunneling)機制，係藉由施加一高電壓至該抹除閘EG 6而其他端子等於零伏特來抹除該單元10。電子從該漂浮閘FG 5穿隧至該抹除閘EG 6之中，導致該漂浮閘FG 5帶正電，開啟於讀取狀態中的該單元10。所導致的單元抹除狀態係稱為”1”狀態。透過源極端熱電子程式化機制，係藉由施加一高電壓於該耦合閘CG 7上、一高電壓於該源極線SL 2上、一中等電壓於該抹除閘EG 6上、以及一程式化電流(programming current)於該位元線BL 9上，而使該單元10程式化。流經該字線WL 8與該漂浮閘FG 5之間的間隙的一部份電子得到足夠的能量而注入該漂浮閘FG 5之中，導致該漂浮閘FG 5帶負電，關閉於讀取狀態中的該單元10。所導致的單元程式化狀態係稱為”0”狀態。
該單元10可藉由施加一禁止電壓於該位元線BL 9而被禁止程式化(例如，若於該單元10的列中的另一單元將被程式化，但單元10並未被程式化)。該單元10係更特定 地敘述於USP 7,868,375中，其揭露內容係併入本案中以參考其完整內容。
於其他領域的技藝中亦稱為三維積體電路結構。一種方法為堆疊兩個或以上之分別封裝的積體電路晶片，並且以允許該等晶片的協調管理之方式來結合其等之導線。另一種方法為堆疊兩個或以上之晶粒於一單一封裝之中。
然而，迄今，先前技術尚未包括牽涉快閃記憶體的三維結構。
發明概要
透過牽涉快閃記憶體陣列與相關電路系統之三維配置的多數個實施例以滿足上述需求。該等實施例提供於實體空間利用、製造複雜性、電力使用、熱特性、及成本方面的效率。
10‧‧‧記憶體單元
12‧‧‧晶粒
15‧‧‧記憶體陣列
20‧‧‧記憶體陣列
25‧‧‧高壓驅動電路
26‧‧‧高壓驅動電路
30‧‧‧高壓驅動電路
35‧‧‧墊
40‧‧‧位元線禁止電壓電路
41‧‧‧位元線禁止電壓電路
45‧‧‧列解碼器電路
46‧‧‧列解碼器電路
50‧‧‧電荷幫浦電路
51‧‧‧電荷幫浦電路
55‧‧‧行解碼器
56‧‧‧行解碼器
60‧‧‧感測電路
61‧‧‧感測電路
65‧‧‧類比邏輯
70‧‧‧控制邏輯
75‧‧‧高壓電路
80‧‧‧墊
100‧‧‧晶粒
115‧‧‧晶粒
120‧‧‧晶粒
135‧‧‧測試墊塊
150‧‧‧電荷幫浦電路
151‧‧‧電荷幫浦電路
165‧‧‧類比電路
170‧‧‧控制邏輯
175‧‧‧高壓電路
185‧‧‧直通矽穿孔
186a‧‧‧導體
195‧‧‧直通矽穿孔
196a‧‧‧導體
200‧‧‧晶粒
215‧‧‧晶粒
220‧‧‧晶粒
225‧‧‧y多工器
235‧‧‧測試墊
260‧‧‧感測電路
300‧‧‧晶粒
315‧‧‧晶粒
320‧‧‧晶粒
335‧‧‧測試墊
385‧‧‧直通矽穿孔
386‧‧‧直通矽穿孔
386a‧‧‧導體
396a‧‧‧導體
400‧‧‧晶粒
415‧‧‧晶粒
420‧‧‧晶粒
435‧‧‧測試墊
455‧‧‧y多工器電路
500‧‧‧晶粒
535‧‧‧測試墊
545‧‧‧高壓電路
565‧‧‧類比邏輯
570‧‧‧控制邏輯
585‧‧‧直通矽穿孔
586a‧‧‧導體
595‧‧‧直通矽穿孔
596a‧‧‧導體
600‧‧‧邏輯方塊
601‧‧‧晶粒
602‧‧‧電荷幫浦電路系統
610‧‧‧電力開啟喚回控制器
620‧‧‧第一晶粒控制電路
630‧‧‧第二晶粒控制電路
640‧‧‧冗餘控制器
650‧‧‧冗餘比較器
660‧‧‧EEPROM仿真器
670‧‧‧區段尺寸M仿真器
680‧‧‧區段尺寸N仿真器
635‧‧‧測試墊
695‧‧‧直通矽穿孔
696a‧‧‧導體
700‧‧‧積體電路
710-750‧‧‧晶粒
760‧‧‧基材
770‧‧‧微凸塊
780‧‧‧倒裝晶片連接
785‧‧‧TSV
790‧‧‧封裝凸塊
800‧‧‧積體電路
810-850‧‧‧晶粒
860‧‧‧基材
870‧‧‧微凸塊
880‧‧‧倒裝晶片連接
885‧‧‧TSV
890‧‧‧封裝凸塊
900‧‧‧積體電路
910-960‧‧‧晶粒
970‧‧‧基材
970‧‧‧微凸塊
985‧‧‧TSV
990‧‧‧倒裝晶片連接
995‧‧‧封裝凸塊
1000‧‧‧積體電路
1010‧‧‧晶粒
1011‧‧‧高壓供應
1020‧‧‧晶粒
1021‧‧‧開關
1030‧‧‧晶粒
1085‧‧‧TSV
1100‧‧‧感測系統
1110‧‧‧SF嵌式參考陣列
1120‧‧‧參考讀出電路
1130‧‧‧讀取容限調正電路
1140‧‧‧溫度感測器
1150‧‧‧感測放大器
1152‧‧‧輸出訊號
1160‧‧‧感測放大器
1200‧‧‧TSV屏蔽設計
1250‧‧‧感測電路
1252‧‧‧負載PMOS電晶體
1254‧‧‧疊接原生NMOS電晶體
1256‧‧‧位元線偏壓NMOS電晶體
1258‧‧‧位元線
1259‧‧‧TSV寄生電容
1260‧‧‧位元線偏壓電流源
1262‧‧‧被感測節點
1264‧‧‧參考
1266‧‧‧差動放大器
1268‧‧‧感測放大器輸出
1296a‧‧‧TSV
1300‧‧‧類比高壓系統
1310‧‧‧能隙參考方塊
1320‧‧‧計時器方塊
1330‧‧‧高壓產生
1340‧‧‧HV調正
1350‧‧‧溫度感測方塊
1350‧‧‧源極隨耦TSV緩衝電路
1352‧‧‧原生NMOS電晶體
1354‧‧‧電流源
1360‧‧‧類比HV位準字線驅動器
1365‧‧‧類比HV位準控制閘驅動器
1370‧‧‧類比HV位準抹除閘驅動器
1375‧‧‧類比HV位準源極線驅動器
1380‧‧‧類比HV位準驅動器
1385‧‧‧源極線供應電路
1390‧‧‧類比HV位準驅動器
1400‧‧‧區段架構
1410‧‧‧記憶體單元
1420‧‧‧快閃區段
1430-1437‧‧‧字線
1440a‧‧‧CG線
1450a‧‧‧EG線
1460a‧‧‧SL線
1470‧‧‧位元線
1500‧‧‧EE仿真器區段架構
1510‧‧‧記憶體單元
1515‧‧‧快閃EE仿真器區段
1530-1531‧‧‧字線
1540a‧‧‧CG線
1550a‧‧‧EG線
1560a‧‧‧SL線
1570‧‧‧位元線
圖1為本發明可應用於之的先前技術的非揮發性記憶體單元的橫截面圖。
圖2描述一先前技術，二維快閃記憶體系統布局。
圖3描述於一三維快閃記憶體系統實施例之中的一第一晶粒。
圖4描述於一三維快閃記憶體系統實施例之中的一第二晶粒。
圖5描述於另一三維快閃記憶體系統實施例之中 的一第二晶粒。
圖6描述於一三維快閃記憶體系統實施例之中的一第二晶粒。
圖7描述可用於一三維快閃記憶體系統實施例之中的一任選的週邊快閃控制晶粒。
圖8描述與容納快閃記憶體陣列的晶粒使用的輔助電路系統的一實施例。
圖9描述控制電路系統的一實施例。
圖10描述可用於一三維快閃記憶體系統實施例中的一感測系統。
圖11描述可用於一三維快閃記憶體系統實施例中的一TSV設計。
圖12描述可用於一三維快閃記憶體系統實施例中的一感測電路設計。
圖13描述可用於一三維快閃記憶體系統實施例中的一源極隨耦TSV緩衝電路設計。
圖14描述可用於一三維快閃記憶體系統實施例中的一高壓電路設計。
圖15描述可用於一三維快閃記憶體系統實施例中的一快閃記憶體區段架構。
圖16描述可用於一三維快閃記憶體系統實施例中的一EEPROM仿真器記憶體區段架構。
圖17描述一三維快閃記憶體系統的另一實施例。
圖18描述一三維快閃記憶體系統的另一實施例。
圖19描述一三維快閃記憶體系統的另一實施例。
圖20描述於一三維快閃記憶體系統之中的一高壓供應的一實施例。
較佳實施例之詳細說明
圖2描述一用於二維先前技術快閃記憶體系統之典型的先前技術的架構。晶粒12包含：用於儲存資料的記憶體陣列15及記憶體陣列20，該記憶體陣列選擇性地利用如圖1中的記憶體單元10；用於使晶粒12的其他組件典型地與銲線(圖未示)之間能夠電子通訊的墊35及墊80，該等銲線接著連接至用於從該封裝晶片外部接取該積體電路的接腳(圖未示)或封裝凸塊；被使用來對該系統提供正與負電壓供應的高壓電路75；用於提供例如冗餘及內建自我測試的各種控制功能之控制邏輯70；類比邏輯65；被使用來分別從記憶體陣列15及記憶體陣列20讀取資料感測電路60及61；列解碼器電路45及列解碼器電路46，被使用來分別存取將被讀取或寫入的記憶體陣列15及記憶體陣列20的列；行解碼器55及行解碼器56，被使用來分別存取將被讀取或寫入的記憶體陣列15及記憶體陣列20的行；電荷幫浦電路(charge pump circuit)50及電荷幫浦電路51，被使用來分別提供用於記憶體陣列15及記憶體陣列20的讀取與寫入操作之增加的電壓；對於讀取與寫入操作而由記憶體陣列15及記憶體陣列20所共享的高壓驅動電路30；於讀取與寫入操作期間由記憶體陣列15所使用的高壓驅動電路25，以 及於讀取與寫入操作期間由記憶體陣列20所使用的高壓驅動電路26；以及位元線禁止電壓電路40及位元線禁止電壓電路41，被使用於分別在記憶體陣列15及記憶體陣列20的寫入操作期間未意欲被程式化之未選擇的位元線。此等功能方塊可由熟此技藝者所理解，且顯示圖2中的該方塊布局已知於先前技術中。尤其，此先前技術之設計為二維的。
圖3描述於一三維快閃記憶體系統實施例中的一第一晶粒。晶粒100包含許多先前於圖2中所示的相同組件。於此所討論的二或更多圖式常見的結構已被給予組件編號中相同的最後兩位數。例如，圖3中的陣列115對應於圖2中的陣列15。為了效率的緣故，圖3的敘述將著重於尚未被敘述的組件。
晶粒100包含直通矽穿孔(through-silicon via,TSV)185及TSV195與測試墊塊TPAD 135。TSV為通過一矽晶圓或晶粒的電連接，並且連接一積體電路封裝之中處於不同晶粒或層中的電路。TSV 185包含複數個導體186a1...186ai。TSV 195包含複數個導體196a1...196ak。導體186a1...186ai及導體196a1...196ak係由不導電材料所圍繞著，例如塑膠模製。
該等TSV 185及195係策略性地遠離該等快閃陣列115及120一預定距離(例如，30μm)而安置，以並免可能會影響該等快閃陣列115及120的干擾或者來自TSV加工之例如機械應力的其他問題。此TSV安置策略係應用於此處 所討論之利用TSVs的其他實施例。導體186a1...186ai及導體196a1...196ak典型地各自具有幾十毫歐姆的電阻及50-120毫微微法拉的電容。
該測試墊塊TPAD 135包括探針墊(例如，用於一測試器以電性接取該晶圓的墊開口)及3D晶粒界面測試電路，並且係由一測試器所使用以測試晶粒100來查看其是否為良好的晶粒。此類測試可包括TSV連接性測試，其牽涉在3D堆疊之前測試該TSV。此測試可執行為接合測試的一部分。用於一測試標準的該聯合測試行動組織(Joint Test Action Group，JTAG，亦稱為IEEE 1149.1測試存取埠與邊界掃描架構標準)的設計之測試方法可透過該TPAD 135來利用於測試。該TSV185及195(及相似地於其他實施例中所敘述的其他TSVs)亦可被用來測試以於製造期間從損壞的晶粒中鑑定出良好的晶粒。於此實例中，數個TSV導體可在同一時間由一測試者藉由一個此寸大約40-50μm的工具來測試。
仍參考至圖3，選擇性地，晶粒115可為一主要記憶體陣列，而晶粒120為一冗餘記憶體陣列。
圖4描述於該三維快閃記憶體系統實施例中之與圖3中所示晶粒100一起使用的一第二晶粒。晶粒200包含許多先前於圖2中所示的相同組件。再一次，為了效率的緣故，圖4的敘述將著重於尚未被敘述的組件。
晶粒200包含TSV 185及先前於圖3中所顯示的TSV、以及TPAD 235。TSV 185及TSV 195使得晶粒100及 晶粒200中的某些元件能夠透過導體186a1...186ai及導體196a1...196ak而彼此電性連接。如參考圖3對於測試墊TPAD 135所述，該測試墊TPAD 235係由一測試器使用以於3D堆疊測試來判定晶粒200是否為良好的晶粒。
選擇性地，晶粒215可為一主要記憶體陣列，而晶粒220為一冗餘記憶體陣列。
由於晶粒200及晶粒100係緊密地設置於彼此附近，並且能透過TSV 185及TSV 195通訊，晶粒200能夠與晶粒100共享某些電路方塊。特別地，晶粒200係組配以透過TSV 185及TSV 195來使用晶粒100中的電荷幫浦電路150及151、類比電路165、控制邏輯170、及高壓電路175。晶粒200因此不需要含有其自身版本的此等方塊。此導致在實體空間、製造複雜性、及熱性能方面的效率。選擇性地，晶粒100可被視為”主”快閃晶粒，而晶粒200可被視為”從屬”快閃晶粒。
圖5描述於一三維快閃記憶體系統的另一實施例中的一第一晶粒，且圖6描述於該實施例中的一第二晶粒。圖5中所顯示的晶粒300係相似於圖3中所顯示的晶粒100，除了晶粒300不具有電荷幫浦電路或高壓電路之外。圖6中所顯示的晶粒400係相似於圖6中所顯示的晶粒200，除了晶粒400不具有感測電路之外。晶粒300及晶粒400係透過TSV 385及TSV 386耦接。TSV 385包含導體386a1...386ai，而TSV 386包含導體396a1...396ai。選擇性地，晶粒315可為一主要記憶體陣列，而晶粒320為一冗餘 記憶體陣列，且/或晶粒415可為一主要記憶體陣列，而晶粒420為一冗餘記憶體陣列。測試墊TPAD 335及435係由一測試器使用以於3D堆疊之前來判定晶粒300及晶粒400是否為良好的晶粒。
圖7描述用於與於此所討論之實施例的任一者一起使用之一選擇性的週邊快閃控制晶粒。晶粒500含有用於輔助其他晶粒執行一快閃記憶體系統的該等功能之電路系統。晶粒500包括TSV 585、TSV 595及測試墊TPAD 535。TSV 585包含導體586a1...586ai，且TSV 386包含導體596a1...596ak。晶粒500包含類比邏輯565、控制邏輯570、及高壓電路545。晶粒500可與晶粒200、晶粒300、及/或晶粒400共同使用，以提供那些晶粒使用之實質上不存在於那些晶粒中的電路方塊。此透過TSV 585及TSV 586而能夠達到。熟此技藝者將可了解的是，儘管編號不同，TSV 585及TSV 586可為先前參考其他晶粒所敘述之相同的TSVs。該測試墊TPAD 535係由一測試器使用以於3D堆疊之前來判定晶粒500是否為良好的晶粒。
圖8描述用於與於此所討論的實施例中任一者一起使用的一電荷幫浦晶粒。晶粒601含有電荷幫浦電路系統602，用以產生其他晶粒執行快閃記憶體抹除/程式化/讀取操作所需之電壓。晶粒601包括TSV 695。TSV 695包含導體696a1...696ak。晶粒601可透過TSV 695而與其他晶粒共同使用。熟此技藝者將了解的是，儘管編號不同，TSV695可為先前參考其他晶粒所敘述之相同的TSVs。測試墊 TPAD 635係由一測試器使用以於3D堆疊之前來判定晶粒601是否為良好的晶粒。
於圖3、5及7中所顯示之類比電路165、365及565可於該記憶體系統之中提供許多功能性，包括下列：於製造程序期間的電晶體調正(trimming)，對於調正程序的溫度感測，計時器，震盪器，及電壓供應。
於圖3、4及5中所顯示之感測電路160、260及360可包含使用於感測操作的數個組件，包括感測放大器、電晶體調正電路(利用類比電路165、365及/或565所執行之電晶體調正程序所產生的調正資訊)溫度感測器、參考電路、及參考記憶體陣列。選擇性地，一晶粒可包括少於所有此等種類之電路。例如，一晶粒可僅包括一感測放大器。
圖9描述用於控制邏輯170、370及570的一選擇性實施例，顯示為邏輯方塊600。邏輯方塊600選擇性地包含電力開啟喚回控制器610、第一晶粒冗餘電路620、第二晶粒冗餘電路630、冗餘控制器640、冗餘比較器650、電子可抹除可程式化唯讀記憶體(EEPROM)仿真器660、區段尺寸M仿真器670、以及區段尺寸N仿真器680。
電力開啟喚回控制器610管理該記憶體系統的起動，包括執行內建自我測試功能。其亦提取在製造程序期間所產生之用於電晶體調正的組配資料。
第一晶粒控制電路620儲存有設置於一第一晶粒中的該等陣列中之記憶體單元的一列表，該等記憶體單元 係於電力開啟或操作故障或遭受錯誤的期間而被判定。第一晶粒控制電路620將此資訊儲存於非揮發性記憶體中。第一晶粒控制電路620亦儲存有製造與測試階段期間所產生的電晶體調正資料。在電力開啟後，電力開啟喚回控制器610將從第一晶粒控制電路620擷取損壞的記憶體單元的列表，而冗餘控制器640於此之後將會把損壞的儲存單元映射至用於冗餘(以及良好的)單元的位址，如此所有對於該等損壞的單元之存取將作為替代地被導向至良好的單元。
第一晶粒控制電路620亦儲存有製造或測試程序期間所產生之關於一第一晶粒的調正資料。用於補償積體電路中的製造變化性之電晶體調正技術於此技藝中係為熟知的。
第一晶粒控制電路620亦執行內建自我測試。測試的一種類型係揭露於讓渡給一共同受讓人的美國申請案10/213,243、美國專利6,788,595、”Embedded Recall Apparatus and Method in Nonvolatile Memory”(“’595專利”)，其係藉此併入作為參考。該’595專利揭露一記憶體陣列中以及一暫存器中的預定位元的型樣之儲存。於起動程序期間，來自該記憶體陣列的該等位元係與該暫存器中的該等位元做比較。重複此程序直到出現”通過”或”故障”的號碼為止。此測試之目的為驗證該記憶體陣列的不同部分。若識別出任何故障，那麼該等相關的單元可被加入至該”損壞的”單元之列表。
第二晶粒控制電路630執行如第一晶粒冗餘電路620的相同功能，但是是為了一第二晶粒。熟此技藝者將可了解的是，例如第一晶粒控制電路620與第二晶粒控制電路630的一控制電路可被使用於該記憶體系統中的各個額外晶粒。
已於上文討論，冗餘控制器640將損壞的儲存單元映射至用於良好的儲存單元之位址，如此該等損壞的儲存單元於一般操作期間將不再被使用。冗餘比較器640即時比較進入的位址與數個已儲存之損壞的位址，以判定定址的儲存單元是否需要被取代。選擇性地，冗餘控制器640及冗餘比較器650可被一個以上的晶粒所共享。
EE仿真器控制器660使得該記憶體系統能夠仿真EEPROM。舉例來說，EEPROMs典型地利用小數量位元的一特定區段尺寸的記憶體，例如每一區段8位元(或者16、32、64位元)。實體快閃記憶體陣列將含有數千列及行。EE仿真器控制器660可將一陣列劃分為8或64位元的群組(或任何所欲區段尺寸的位元數量)，並且可將區段號碼指定于每一8或64位元集。於此之後，EE仿真器控制器660可接收意欲用於EEPROM的指令，並且可藉由將該等EEPROM區段識別符轉換為可與一晶粒中的陣列一起使用的列和行號碼來對該快閃陣列執行讀取或寫入操作。以此方式，該系統仿真一EEPROM的操作。
區段尺寸N控制器670使得該記憶體系統能夠操作於N位元尺寸的區段上。區段尺寸N控制器660可將一陣 列劃分為N位元集，並且可將區段號碼指定于每一N位元集。於此之後，區段尺寸N控制器670可接收意欲用於一或多個尺寸N位元的區段之指令，於是該系統可藉由將該等區段識別符轉換為可與一晶粒中的陣列一起使用的列和行號碼來執行讀取或寫入操作。
區段尺寸M控制器680使得該記憶體系統能夠操作於M位元尺寸的區段上。區段尺寸M控制器680可將一陣列劃分為M位元集，並且可將區段號碼指定于每一M位元集。於此之後，區段尺寸M控制器680可接收意欲用於一或多個尺寸M位元的區段之指令，於是該系統可藉由將該等區段識別符轉換為可與一晶粒中的陣列一起使用的列和行號碼來執行讀取或寫入操作。
熟此技藝者將可察知的是，多個區段尺寸控制器可利用來仿真各種尺寸的區段。
所揭露的該等實施例的一個優點為處理對不同尺寸的區段的讀取及寫入請求之能力。舉例來說，一個陣列可專屬於處理對每區段2K位元的尺寸的區段之讀取及寫入請求，而另一陣列可專屬於處理對每區段4K位元的尺寸的區段之讀取及寫入請求。此將使一單一快閃記憶體系統得以仿真數個類型的舊有記憶體系統，例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、電子可抹除唯讀記憶體(EEROM)、電子可抹除可程式化唯讀記憶體(EEPROM)、可抹除可程式化唯讀記憶體(EPROM)、硬磁碟驅動機、及其他裝置。
所揭露的該等實施例的另一優點為可使用不同製程來製造不同晶粒。舉例來說，晶粒100可使用例如40nm的第一半導體製程來製造，而晶粒200可使用例如65nm的第二半導體製程來製造。由於晶粒500並未含有任何記憶體陣列，其可選擇性地使用例如130nm之針對類比邏輯最佳化的半導體製程來製造。
圖10描述可使用在於此所述之該等三維快閃記憶體系統實施例中的一感測系統1100。該感測系統1100包含SF(超快閃分離閘技術，例如圖1中所敘述的該記憶體單元)嵌式參考陣列1110、參考讀出電路1120、讀取容限調正電路1130、溫度感測器1140、感測放大器1150、及感測放大器1160。於一個實施例中，感測放大器1160係實施於晶粒200及300上，而圖10中所顯示之其餘的電路方塊係實施於晶粒100上。
該SF嵌式參考陣列1110提供需要用於產生參考位準的參考單元，該參考位準將用以比對資料位準(產生自一資料記憶體單元)。該參考位準係由該參考讀出電路1120所產生。該比對係由該感測放大器1150來完成，且其輸出訊號為DOUT 1152。該讀取容限調正電路1130係使用於調整該參考位準至不同位準，不同位準需要用於確保對比PVT(製成、電壓、及溫度)變化及應力狀態的資料記憶體單元完整性。該溫度感測器1140需要用於對該三維快閃記憶體系統的垂直晶粒堆疊中不同晶粒的溫度梯度補償。由於該等電路方塊1110、1120、1130、1140係製造於一個 主晶粒(例如，晶粒100)上，對於該三維快閃記憶體操作需要較少的負擔與電力。此感測架構在沒有犧牲效能的情況下節省電力與面積。
圖11描述針對臨界訊號之用於最小化雜訊衝擊的一TSV屏蔽設計1200。該1200 TSV屏蔽設計包括用於如選路讀取訊號路徑的臨界訊號的TSV 1296a，例如用於圖10中的訊號1122 IREF及訊號1152 DOUTx、或用於例如圖4中的感測160之輸出的訊號、或圖6中的方塊455的訊號。其他臨界訊號包括位址線、時鐘、及控制訊號。該TSV 1296b作為用於TSV 1296a的屏蔽訊號線，以最小化對於該TSV 1296a的串音並且避免從該TSV 1296a投射至其他TSV的雜訊。
圖12描述能夠使用於該三維快閃記憶體系統實施例中的一感測電路1250。該感測電路1250包括負載(提升)PMOS電晶體1252、一疊接(cascoding)原生NMOS電晶體1254(帶有臨界電壓~0V)、一位元線偏壓NMOS電晶體1256、以及一位元線偏壓電流源1260。替代地，該負載PMOS電晶體1252可用一電流源、一原生NMOS電晶體、或一電阻來取代。替代地，代替該電流源1260及該NMOS電晶體1256，該NMOS電晶體1254的閘極上的一偏電壓可用來判定該位元線BLIO 1258上的偏電壓。位元線BLIO 1258(NMOS 1254的源極)透過一y-解碼器及一記憶體陣列(例如，相似於圖4中的y多工器225及陣列215)而耦接至一記憶體單元。一被感測節點SOUT 1262耦接至一差動放大 器1266。一參考SREF 1264耦接至該差動放大器1266的另一端子。一感測放大器輸出SAOUT 1268為差動放大器1266的輸出。如所劃分的，該感測電路1250係使用於透過該疊接電晶體1254來驅動一TSV寄生電容1259(其來自於被使用來將該3D堆疊中的一晶粒連接至下一晶粒的一TSV)。由於，該被感測節點SOUT 1262並未直接見到該TSV寄生電容1259，如此配置使感測速度損失最小化。
圖13描述可使用於該等三維快閃記憶體系統實施例中的一源極隨耦TSV緩衝電路1350。該源極隨耦TSV緩衝電路1350係使用於驅動一TSV連接。該TSV緩衝器包括一原生(臨界電壓~0V)NMOS電晶體1352及一電流源1354。於一個實施例中，該電路1350係使用於該感測電路260(圖3)、該感測電路360(圖4)、該y多工器電路455(圖6)的輸出，以驅動橫越該晶粒堆疊的TSV。該電路1350亦可使用於其它類比訊號，例如能隙參考電壓。
圖14描述可使用於該三維快閃記憶體系統實施例中的一類比高壓(HV)系統1300。該類比HV系統1300包括一能隙參考方塊1310、一計時器方塊1320、一高壓產生HVGEN 1330、一HV調正HV TRIM 1340、以及一溫度感測方塊TEMPSEN 1350。該TEMPSEN 1350係使用於藉由依據每一個晶粒溫度調整該高壓來補償該3D晶粒堆疊的溫度梯度。該HV TRIM 1340係使用於調正高壓位準以補償該堆疊中的每一晶粒的製程變化。
該類比HV系統1300亦包括分別用於VWLRD/ VWLP/VWLE/VWLSTS(字線讀取/程式化/抹除/應力)的類比HV位準字線驅動器1360a-d。該類比HV系統1300亦包括分別用於VCGRD/VCGP/VCGE/VCGSTS(控制閘讀取/程式化/抹除/應力)的類比HV位準控制閘驅動器1365a-d。該類比HV系統1300亦包括分別用於VEGRD/VEGP/VEGE/VEGSTS(抹除閘讀取/程式化/抹除/應力)的類比HV位準抹除閘驅動器1370a-d。該類比HV系統1300亦包括分別用於VSLRD/VSLP/VSLE/VSLSTS(源極線讀取/程式化/抹除/應力)的類比HV位準源極線驅動器1375a-d。該類比HV系統1300亦包括分別用於多路傳輸該輸入位準VINRD/VINP/VINE/VINSTS(輸入線讀取/程式化/抹除/應力)的類比HV位準驅動器1390。該類比HV系統1300亦包括分別用於多路傳輸該輸入位準VSLRD/VSLP/VSLE/VSLSTS(輸入線讀取/程式化/抹除/應力)至一源極線供應電路1385 VSLSUP的輸入之類比HV位準驅動器1380。
於一個實施例中，電路方塊1310-1350係實施於一主SF晶粒100(圖3)上或者於一週邊快閃控制晶粒500(圖7)上。於另一實施例中，電路方塊1360a-d/1365a-d/1370a-d/1375a-d係實施於例如晶粒100(圖3)的一主快閃晶粒上，或者於一週邊快閃控制晶粒500(圖7)上。於另一實施例中，電路方塊1380/1385/1390係實施於例如晶粒300(圖5)的一從屬快閃晶粒上。
圖15描述可使用於該三維快閃記憶體系統實施例中的一快閃記憶體區段架構1400。該區段架構1400包括 配置成位元線(行)及列的多個記憶體單元1410。該記憶體單元1410如同圖1中的記憶體單元10。該區段架構包括一快閃區段1420，其包括8個字線WL0-7 1430-1437、2k位元線0-2047 1470-1至1470-N、一個CG線1440a(連接區段1420中的所有記憶體單元1410的所有CG端子)、一個SL線1460a(連接區段1420中的所有記憶體單元1410的所有SL端子)、一個EG線1450a(連接區段1420中的所有記憶體單元1410的所有EG端子)。確切而言，該區段1420中有2K位元的記憶體單元1410。藉由使用較多或較少數量的字線及較多或較少數量的位元線可實施每一區段不同的位元數量，例如8個字線及4K位元線(每一區段4K位元)。可用共享水平跨接的所有字線來水平配置區段1420的多路系統(multiple)。可用垂直共享的所有位元線來垂直並排區段1420的多路系統以增加陣列密度。
圖16描述可使用於該三維快閃記憶體系統實施例中的一EE仿真器區段架構1500。該區段架構1400包括配置成位元線(行)及列的多個記憶體單元1510。該記憶體單元1510如同圖1中的記憶體單元10。該EE仿真器區段架構包括一快閃EE仿真器區段1515，其包括2個字線WL0-1 1530-1531、256個位元線0-2511570-1至1570-N、一個CG線1540a(連接區段1515中的所有記憶體單元1410的所有CG端子)、一個SL線1560a(連接區段1515中的所有記憶體單元1410的所有SL端子)、一個EG線1550a(連接區段1420中的所有記憶體單元1510的所有EG端子)。確切而言，該EE 仿真器區段1515中有64位元的記憶體單元1510。藉由使用較少數量的字線及較少數量的位元線可實施每一EE仿真器區段較小的位元數量，例如1個字線及64個位元線(每一EE仿真器區段8位元)。可用垂直共享的所有位元線來垂直並排該快閃EE仿真器區段1515以組成一平面陣列1520。該平面陣列1520係水平並排以達成其多工系統，將有水平共享的所有字線。
另一個實施例係顯示於圖17中。積體電路700包含數個晶粒。於此範例中，積體電路700包含晶粒710、晶粒720、晶粒730、晶粒740、及晶粒750。晶粒710係使用倒裝晶片連接780而架置於基材760上。該基材760連接至封裝凸塊790，該等封裝凸塊790可由積體電路700外部的裝置來使用以接取積體電路700。TSV 785將不同晶粒連接在一起。TSV 785的第一子集合將晶粒710、晶粒720、晶粒740、及晶粒750連接在一起，而TSV 785的第二子集合將晶粒710、晶粒720、及晶粒730連接在一起。TSV 785之中為用於連接至晶粒的微凸塊770。晶粒730及晶粒740係設置於積體電路700之中的相同”層次(level)”或維度(dimension)之中。
在基於此實施例的一個範例中，該晶粒710為微控制器(MCU)晶粒、中央處理單元(CPU)晶粒、或圖形處理單元(GPU)晶粒，晶粒720為主快閃晶粒，晶粒740為從屬快閃晶粒，晶粒750為RAM晶粒，而晶粒730為週邊快閃控制晶粒或電荷幫浦晶粒。
所揭露的該等實施例的另一個優點為，可使用不同製程來製造不同晶粒。例如，晶粒710可使用例如14nm的第一半導體製程來製造，而晶粒720/740可使用例如40nm的第二半導體製程來製造。由於晶粒730並未含有任何記憶體陣列，其選擇性地可使用例如65nm之針對類比邏輯最佳化的半導體製程來製造。
另一個實施例係顯示於圖18中。積體電路800包含數個晶粒。於此範例中，積體電路800包含晶粒810、晶粒820、晶粒830、晶粒840、及晶粒850。晶粒850係使用倒裝晶片連接880而架置於基材860上。該基材860連接至封裝凸塊890，該等封裝凸塊890可由積體電路800外部的裝置來使用以接取積體電路800。TSV 885的一子集合將晶粒810、晶粒830、晶粒840、及晶粒850連接在一起，而TSV 885的第二子集合將晶粒810及晶粒820連接在一起。TSV 885之中為用於連接至晶粒的微凸塊870。
在基於此實施例的一個範例中，晶粒810為主快閃晶粒，晶粒830/840/850為從屬快閃晶粒，而晶粒820為週邊快閃控制晶粒或電荷幫浦晶粒。
另一個實施例係顯示於圖19中。積體電路900包含數個晶粒。於此範例中，積體電路900包含晶粒910、晶粒920、晶粒930、晶粒940、晶粒950、及晶粒960。晶粒910及950係使用倒裝晶片連接990而架置於基材970上。該基材970連接至封裝凸塊995，該等封裝凸塊995可由積體電路900外部的裝置來使用以接取積體電路900。TSV 985 的第一子集合將晶粒910、晶粒920、晶粒930、及晶粒940連接在一起，而TSV 985的第二子集合將晶粒950及晶粒960連接在一起。TSV 985之中為用於連接至晶粒的微凸塊970。
在基於此實施例的一個範例中，垓晶粒910為主快閃晶粒，晶粒920/930/940為從屬快閃晶粒，而晶粒950/960為週邊快閃控制晶粒。
力感度高壓供應的一實施例係顯示圖20中。積體電路1000包含數個晶粒。於此範例中，積體電路1000包含晶粒1010、晶粒1020、晶粒1030(以容納於晶粒1020及晶粒1030之間的任何數量之晶粒完成)(以未顯示於晶粒1020及晶粒1030之間的其他選擇性的晶粒完成)。晶粒1010含有高壓供應1011傳送(迫使)高壓輸出至該晶粒1010、1020、或1030。TSV 1085連接晶粒1010、晶粒1020、及晶粒1030。高壓供應1011透過TSV 1085而連接至晶粒1020及晶粒1030。選擇性地可包含一開關的裝置1021係使用於，藉由致使位於該晶粒1020的該高壓輸出能夠回饋至該晶粒1010上的該高壓供應1011的輸入，來控制從高壓供應1011至晶粒1020的電力供應(表示該高壓1011透過開關1021來感測該晶粒1020上的高壓出口上的電壓，以便於該晶粒1020傳送恰當的電壓)。
同樣地，高壓供應1011透過TSV 1085而連接至晶粒1030。選擇性地可包含一開關的裝置1031係使用於，藉由致使位於該晶粒1030的該高壓輸出能夠回饋至該晶粒 1010上的該高壓供應1011的輸入，來控制從高壓供應1011至晶粒1030的電力供應(表示該高壓1011透過開關1031來感測該晶粒1030上的高壓出口上的電壓，以便於該晶粒1030傳送恰當的電壓)。
該高壓供應1011可例如使用作為用於圖1中所顯示之記憶體單元10的供電端子SL 2的電源，並且使用於陣列115/120/215/220/315/330/415/420之中。替代地，其可對圖1中的該記憶體單元10的基材1及所有端子WL 8、CG 7、EG 6、BL 9、SL 2提供電力，並且使用於記憶體陣列115/120/215/220/315/330/415/420之中。
含有積體電路700、800、及/或900的一個實施例為並行作業的方法。舉例來說，主晶粒720/810/910上的該控制電路能夠致使不同快閃晶粒的並行作業，例如晶粒720讀取/程式化/抹除同時其他快閃晶粒740正分別程式化/讀取/程式化，反之亦然。
含有積體電路700、800、及/或900的另一個實施例為IO寬度組態的方法，其中該系統判定在讀取或程式化作業中有多少IO位元可由一晶粒所提供。舉例來說，於不同快閃晶粒的讀取或程式化作業中，主晶粒720/810/910上的該控制電路可例如藉由結合個別晶粒的IO寬度來擴充IO寬度以改變IO的寬度。
含有積體電路700、800、及/或900的另一個實施例為適應溫度感測器組態的方法。舉例來說，由於不同的系統導致不同的電力消耗而因此引起不同的溫度梯度， 對於每一快閃晶粒可儲存一溫度曲線圖，以對特定作業的晶粒堆疊補償溫度梯度。
含有積體電路700、800、及/或900的另一個實施例為TSV自我測試的方法。舉例來說，於初始組態，一內建TSV自我測試連接性引擎係使用於識別一缺陷TSV，並判定其是否需要使用一冗餘TSV來修復或應被廢除。該自我測試可牽涉強行發出一電壓於一TSV連接上並決定該TSV是否為損壞的，例如藉由判定所產生的電流是否小於一預定數。該自我測試亦可牽涉強行發出一電流通過一TSV連接且如果所產生的電壓高於一預定數則推斷該TSV為損壞的。
現將敘述一種製造例如一個基於此處所述之該等實施例的3D快閃記憶體裝置的方法。該3D快閃製程成形以個別的晶粒製程開始。於此之後，使用晶粒-晶圓(die-to-wafer)堆疊架構或晶圓-晶圓(wafer-to-wafer)堆疊架構來堆疊晶粒。
對於晶粒-晶圓堆疊，可使用已知良好晶粒(KGD)方法來測試每一晶粒以排除損壞的晶粒。可藉由VIA第一測試(於CMOS之前)、VIA中間測試(於CMOS之後、後段製程(BEOL)之前)、或VIA最後測試(於BEOL之後)來完成該TSV程序。係由於該晶圓上產生一(TSV)開口的孔蝕刻步驟來處理TSV成形。一薄的襯裏(例如，二氧化矽1000A)係接著形成於該開口的側邊上。接著，一金屬化步驟(例如，鎢或Cu)係形成以填滿該洞。於BEOL之後，一 介電質膠層(例如，1u厚)係沈積於該晶粒的上部。TSV後段程序包括薄化、後側金屬成形、微凸塊、鈍化、切塊。
晶粒-晶圓堆疊使用暫時性膠合。取決於縱橫比及TSV直徑，每一個上部的晶圓係典型地薄化降至40-75um，舉例來說，對於5um的TSV直徑及10的縱橫比，要求50um厚的晶圓。上部被切塊的晶粒係面朝上而透過微凸塊堆疊於一標準厚度的底部晶粒上，且整體晶粒堆疊接著透過倒裝晶片凸塊(C4-凸塊)而附接至一封裝基材。
對於晶圓-晶圓結合，該等晶粒必須具有一共同尺寸，且因此在3D晶粒基體化中給予較差的彈性。該TSV製程及晶圓堆疊製程係相似於上文所述。於此情況下的該3D堆疊產率將會被最低產率的晶圓所限制。晶圓-晶圓堆疊典型地可為了結合而使用於總體的晶圓對位，且因此具有較高的對位公差亦及較高的產出量(由於所有的晶粒堆疊係平行發生)。
本發明提及的內容並非意欲限制任何申請專利範圍或申請專利範圍用語的範圍，反而僅僅關於由一或多個申請專利範圍所涵蓋的一或多個特徵。上文所述之材料、製程、及數量的範例僅為示範性，且不應被視為限制該等申請專利範圍。應注意的是，如同於此所使用的，該等用語”上方”與”於其上”皆包括”直接於其上”(沒有設置於其間的中間材料、元件、或空間)以及”間接地於其上”(設置於其間的中間材料、元件、或空間)。同樣地，該用語”相鄰”包括”直接相鄰”(沒有設置於其間的中間材料、元 件、或空間)以及”間接相鄰”(設置於其間的中間材料、元件、或空間)。舉例來說，”於一基材上方”形成一元件可包括其等之間沒有中間材料/元件而直接於該基材上形成該元件，以及其等之間有一或多個中間材料/元件而間接地於該基材上形成該元件。於此所述之發明應用於其他非揮發性記憶體，例如堆疊浮閘、可變電阻式RAM(ReRAM)、磁阻隨機存取記憶體(MRAM)、鐵電RAM(FeRAM)、ROM、及其他已知的記憶體裝置。
1‧‧‧半導體基材
2‧‧‧第一區域
3‧‧‧第二區域
4‧‧‧通道區域
5‧‧‧漂浮閘
6‧‧‧抹除閘
7‧‧‧耦合閘
8‧‧‧字線
9‧‧‧位元線
10‧‧‧記憶體單元

Claims (52)

  1. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；用於以該第一陣列產生第一尺寸之區段的一第一控制電路；包含快閃記憶體單元之第二陣列的一第二晶粒；用於在該第二陣列之中產生第二尺寸之區段的一第二控制電路；以及於該第一晶粒與該第二晶粒之間的複數個TSV連接。
  2. 如請求項1的設備，其中該第一晶粒包含感測電路系統。
  3. 如請求項1的設備，其中該第一晶粒包含一第一電荷幫浦。
  4. 如請求項3的設備，其中該第二晶粒係組配以於從該第二陣列讀取資料時使用該第一電荷幫浦。
  5. 如請求項1的設備，其中該第一晶粒包含控制邏輯。
  6. 如請求項5的設備，其中該第二晶粒係組配以使用該控制邏輯。
  7. 如請求項1的設備，其中該第一尺寸為8位元。
  8. 如請求項1的設備，其中該第一尺寸為4K位元。
  9. 如請求項1的設備，其中第一尺寸的該等區段中的至少一者包含多個字線、一個抹除閘、一個源極線、以及一個控制閘。
  10. 如請求項9的設備，其中第一尺寸的該等區段中的至少兩者共享同一字線。
  11. 如請求項9的設備，其中第一尺寸的該等區段中的至少兩者使用不同的抹除閘、不同的控制閘、以及不同的源極線。
  12. 如請求項1的設備，其中第一尺寸的該等區段中的至少一者仿真一EEPROM區段。
  13. 如請求項12的設備，其中第一尺寸的該等區段中仿真EEPROM區段的該至少一者包含複數個字線、一個抹除閘、一個源極線、以及一個控制閘。
  14. 如請求項12的設備，其中第一尺寸的該等區段中仿真EEPROM區段的至少兩者共享同一字線。
  15. 如請求項12的設備，其中第一尺寸的該等區段中仿真EEPROM區段的至少兩者使用不同的抹除閘、不同的控制閘、以及不同的源極線。
  16. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；用於使用該第一陣列來仿真一EEPROM的一第一控制電路；包含快閃記憶體單元之第二陣列的一第二晶粒；用於在該第二陣列之中產生第二尺寸之區段的一第二控制電路；以及於該第一晶粒與該第二晶粒之間的複數個TSV連接。
  17. 如請求項16的設備，其中該第一晶粒包含感測電路系統。
  18. 如請求項16的設備，其中該第一晶粒包含一第一電荷幫浦。
  19. 如請求項18的設備，其中該第二晶粒係組配以於從該第二陣列對資料進行操作時使用該第一電荷幫浦。
  20. 如請求項16的設備，其中該第一晶粒包含控制邏輯。
  21. 如請求項20的設備，其中該第二晶粒係組配以使用該控制邏輯。
  22. 如請求項16的設備，其中該第一晶粒更包含一緩衝TSV電路。
  23. 如請求項16的設備，其中該第一晶粒更包含一測試墊。
  24. 如請求項16的設備，其中該第一晶粒更包含一感測電路，且一TSV係耦接至一感測疊接裝置的源極。
  25. 如請求項16的設備，其中該等複數個TSV連接包含複數個屏蔽TSV連接。
  26. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；用於以該第一陣列產生第一尺寸之區段的一第一控制電路；包含快閃記憶體單元之第二陣列的一第二晶粒；用於在該第二陣列之中產生第二尺寸之區段的一第二控制電路；包含用於該第一晶粒及該第二晶粒之冗餘電路系 統的一第三晶粒；以及於該第一晶粒與該第三晶粒之間以及該第二晶粒與第三晶粒之間的複數個TSV連接。
  27. 如請求項26的設備，其中該第一尺寸為8位元。
  28. 如請求項26的設備，其中該第一尺寸為4K位元。
  29. 如請求項26的設備，其中該冗餘電路系統包含用於儲存該第一陣列中的缺陷單元的映射之一儲存裝置。
  30. 如請求項29的設備，其中該冗餘電路系統包含用於儲存該第二陣列中的缺陷單元的映射之一儲存裝置。
  31. 如請求項26的設備，其中該第一晶粒包含快閃記憶體單元的第三陣列。
  32. 如請求項26的設備，其中該第三晶粒更包含被用於該第一晶粒及該第二晶粒的一電力開啟喚回控制器。
  33. 一種記憶體設備，其包含：一第一晶粒，其包含由第一半導體製程所產生的快閃記憶體單元的第一陣列；一第二晶粒，其包含由第二半導體製程所產生的快閃記憶體單元之第二陣列；以及複數個TSV連接，於該第一晶粒與第二晶粒之間。
  34. 如請求項33的設備，其中該第一晶粒包含感測電路系統。
  35. 如請求項33的設備，其中該第一晶粒包含一第一電荷幫浦。
  36. 如請求項35的設備，其中該第二晶粒係組配以於從該第 二陣列讀取資料時使用該第一電荷幫浦。
  37. 如請求項33的設備，其中該第一晶粒包含控制邏輯。
  38. 如請求項37的設備，其中該第二晶粒係組配以使用該控制邏輯。
  39. 如請求項33的設備，其中該第一半導體製程為32nm。
  40. 如請求項33的設備，其中該第一半導體製程為22nm。
  41. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；包含快閃記憶體單元之第二陣列的一第二晶粒；用於第一及第二晶粒的一力感度高壓供應系統；及於該第一晶粒與第二晶粒之間的複數個TSV連接。
  42. 如請求項41的設備，其中第一晶粒包含由第一半導體製程所產生的快閃記憶體單元的第一陣列。
  43. 如請求項42的設備，其中第二晶粒包含由第二半導體製程所產生的快閃記憶體單元的第二陣列。
  44. 如請求項41的設備，其中該IO寬度藉由結合第一與第二晶粒為可組配的。
  45. 如請求項41的設備，其中該TSV連接完整性藉由該第一晶粒上的TSV自我測試引擎為可測試的。
  46. 如請求項41的設備，其中該力感度架構施加至快閃記憶體單元的源極線偏壓電流端子。
  47. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；包含快閃記憶體單元之第二陣列的一第二晶粒； 共享於該第一晶粒與該第二晶粒之間的一感測電路；於該第一晶粒與第二晶粒之間的複數個TSV連接。
  48. 如請求項47的設備，其中該記體體設備的IO寬度藉由結合該第一晶粒與該第二晶粒為可組配的。
  49. 如請求項48的設備，其中該第二晶粒係組配以使用該感測電路。
  50. 一種記憶體設備，其包含：包含快閃記憶體單元之第一陣列的一第一晶粒；包含快閃記憶體單元之第二陣列的一第二晶粒；共享於該第一晶粒與該第二晶粒之間的一冗餘陣列；以及於該第一晶粒與第二晶粒之間的複數個TSV連接。
  51. 如請求項47的設備，其中該記體體設備的IO寬度藉由結合該第一晶粒與該第二晶粒為可組配的。
  52. 如請求項48的設備，其中該第二晶粒係組配以使用該冗餘陣列。
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