KR100873381B1

KR100873381B1 - 반도체장치

Info

Publication number: KR100873381B1
Application number: KR1020010041481A
Authority: KR
Inventors: 오오토리히로시; 후지사와히로키; 에비하라미노루; 나루이세이지; 이소다마사노리; 오오타아키라
Original assignee: 엘피다 메모리, 아이엔씨.
Priority date: 2000-07-13
Filing date: 2001-07-11
Publication date: 2008-12-10
Also published as: JP2002025289A; US6563750B2; KR20020007170A; TW514930B; US20020006062A1; US6388941B2; JP4600792B2; US20020118587A1

Abstract

본 발명은 반도체장치에 관한 것으로서 한계치전압에 의해 정보기억을 실행하는 전기적으로 프로그램이 가능한 전기휴즈 및 어드레스 비교회로를 가지는 구제 유니트(UNITb)를 제 2 영역(22)으로 레이져 휴즈 및 어드레스 비교회로를 가지는 구제 유니트(UNITa)를 제 1 영역(21)으로 배치한다. 쌍방의 영역은 비교회로로 어드레스신호배선(20)에 따라서 근접하게 되고 어드레스신호배선은 직선형으로 배치된다. 상기 휴즈와 레이져휴즈를 구제어드레스 기억용으로 병용하여도 상기 구성의 상이에 의한 점유면적차를 어드레스 신호배선방향의 사이즈로 조정가능하고 레이아웃적인 관점에서 칩 점유면적의 증대를 강력하게 억제하는 것이 가능해지는 기술이 제시된다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

도 1 은 전기휴즈세트를 구성하는 구제어드레스의 전기적 기억회로와 구제어드레스의 절단 기억회로의 레이아웃구성을 예시하는 설명도이다.

도 2 는 본 발명에 관한 반도체장치의 일례인 DRAM을 나타내는 블록도이다.

도 3 은 도 2의 DRAM에 있어서의 구제규모의 개념을 예시하는 설명도이다.

도 4 는 도 2의 DRAM에 있어서의 하나의 메모리뱅크에 대한 구제방식의 개념을 예시하는 설명도이다.

도 5 는 절단기억회로의 구체예를 나타내는 회로도이다.

도 6 은 전기적기억회로의 구체예를 나타내는 회로도이다.

도 7 은 제 1 영역과 제 2 영역에 의한 어드레스신호배선의 공유화의 상태를 모식적으로 나타내는 설명도이다.

도 8 은 전기휴즈의 한계치전압을 프로그램하기 위한 프로그램전압의 발생회로에 대한 전기휴즈와 절단휴즈의 배치예를 나타내는 설명도이다.

도 9 는 회로규모가 작은 절단휴즈의 배치를 3단배치로 고밀도화 한 예를 나타내는 설명도이다.

도 10 은 절단휴즈의 3단 격리배치상태를 DRAM의 전체로 나타내는 블록도이다.

도 11 은 절단휴즈의 3단 격리배치상태를 상세하게 예시하는 회로도이다.

도 12 는 구제회로 및 메모리뱅크의 배치가 다른 별도의 DRAM의 블록도이다.

<주요부분에 대한 부호의 설명>

NARY : 정규어레이(제 1 메모리어레이)

RARY : 용장어레이(제 2 메모리어레이)

UNITa : 절단기억회로의 단위유니트

UNITb : 전기적 기억회로의 단위유니트

RWDRV : 용장워드 드라이버

Ea1 : 레이져휴즈 형성영역

Ea2 : 스위치 MOS트랜지스터 형성영역

Eb1 : 전기휴즈부 형성영역

Eb2 : 래치부 및 비교부의 형성영역

20 : 어드레스신호배선

21 : 제 1 영역

22 : 제 2 영역

23 : Q3, Q2, IV의 형성영역

24 구제제어회로

본 발명은 메모리의 결함구제 기술에 관한 것으로 특히 소자구조의 상이한 2종류의 기억소자를 이용하여 반도체장치의 프로브테스트 단계 및 조립 후의 쌍방에서의 결함구제를 실행하는 것이 가능한 반도체장치에 관하여 예를들면 DRAM(다이나믹·랜덤·엑세스·메모리)에 적용하는 유효한 기술에 관한 것이다.

일본국특개평8-31196은 소자(M1)와 휴즈(F1)를 이용한 불량어드레스 기억수단을 개시하고 있다.

일본국특개평8-255498은 레이져 프로그램회로(40a)를 포함하는 용장어드레스 저장회로(26)와 전기적 프로그램회로(42a)를 포함하는 제 2 용장어드레스 저장회로(28)를 개시하고 있다.

일본국특개평7-326198은 레이져과잉에 의한 제 1 불량셀 어드레스메모리(5)에 불량이 발생한 경우에는 제 2 불량셀어드레스메모리(7)에 전기과잉에 의핸 불량셀어드레스를 기억하는 기술을 개시하고 있다.

일본국특재평3-15789 대응 미국특허5, 233,566은 비전기적 수단에 의해 이상셀의 치환을 위한 정보를 기억하기 위한 기억수단인 휴즈(5)와 전기적 수단에 의해 용장셀으로의 치환을 위한 정보를 기억하는 수단이고 EPROM셀 트랜지스터인 n채널(FAMOS)을 개시하고 있다.

일본국특개평1-261845 대응 미국특허5,018,104는 소거되지 않는 수단을 구비한 불휘발성 메모리셀을 포함하는 제 1 절환소자와 절환전의 상태로 복귀가능한 제 2 절환소자를 포함하는 용장회로를 개시하고 있다.

일본국특개평4-328398 대응 미국특허5, 319, 599는 불휘발성 메모리셀에 의 해 구성되는 제 1 절환소자와 EPROM등의 데이터의 기입 및 소거가 자유로운 소자에 의해 구성되는 제 2 절환소자를 포함하는 용장회로를 개시하고 있다.

일본국특개평11-16385는 폴리실리콘용 예비컬럼(로우)디코더와 UPROM(Unerasable PROM)용 예비컬럼(로우) 디코더를 포함하는 반도체기억장치를 개시하고 있다.

일본국특개평8-335674는 반도체집적회로장치의 본선간에 배치된 상이한 기능 또는 특성을 가지는 복수의 회로가운데 외부로부터 조작에 의해 하나 또는 2 이상의 회로를 상기 본선에 선택적으로 접속하는 반도체장치의 트리밍방법을 개시하고 있다.

DRAM등의 메모리제조공정에서는 웨이퍼 프로브 테스트시에 불량비트의 구제를 실행하고 있지만 상기 후의 노화 혹은 조립공정에서 새로운 불량이 발생하는 경우가 있고 또한 구제처리가 부적당하기 때문에 불량비트가 남아버리는 경우가 있고 조립 후에도 구제를 가능하는 것이 필요하다. 상기의 관점으로 인하여 2종류의 휴즈를 탑재하고 상기내의 1종류에 대해서는 조립 후에 구제가능한 전기휴즈를 사용하는 것을 검토하였다. 2종류의 휴즈로서 절단형의 레이져휴즈와 EPROM기억셀과 같은 전기적으로 프로그램이 가능한 기억소자(전기휴즈)가 있다.

본 발명자는 결함구제를 위한 전기 휴즈를 반도체장치에 탑재하는 것에 대해서 검토하였다. 상기에 의하면 전기휴즈와 상기에 부수하는 래치회로등에 의한 칩점유면적은 절단형 레이져휴즈와 상기에 부수하는 래치회로에 의한 칩 점유면적보다도 매우 커지게 되고 전체를 전기휴즈에서 구성하면 면적페널티가 너무 크게된다. 상기에서 절단형 휴즈와 전기휴즈를 조립시켜서 이용하도록 할 때 각각의 휴즈에 부수하는 래치회로 이후의 논리회로부분을 각각의 휴즈에 전용화하여 부수시키면 면적페널티가 매우 크다는 것을 밝혀졌다. 또한 절단형휴즈와 전기휴즈를 조합시켜서 이용하는 경우 각각의 휴즈에 어드레스정보를 공급하는 어드레스배선과 비교결과의 전달신호선에 의한 칩 점유면적을 매우 작게 할 필요가 있는 것이 본 발명자에 의해 견출되었다.

상기 공지문헌에는 전기휴즈와 절단형 휴즈와의 쌍방을 사용하는 경우의 칩 점유면적의 증대를 강력하게 감소하려는 관점에 대해서는 기재가 없다.

본 발명의목적은 전기휴즈와 절단형 휴즈에 대표되는 바와 같이소자구조의 상이한 기억소자를 구제용의 어드레스 정보의 보유유지에 이용하는 경우에 상기들의 기억소자에 의한 칩 점유면적의 증대를 레이아웃의 관점에 의해 강력하게 감소하는 것이다.

본 발명의 또다른 목적은 전기적 프로그램에 의해 구제용의 어드레스정보를 보유유지하는 경우에 있어서의 장기에 걸친 데이터 보유유지의 신뢰성을 향상시키는 것이다.

본 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

본원에 있어서, 개시되는 발명 가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.

(1) 반도체장치는 정규 메모리셀이 배치된 제 1 메모리어레이부 및 용장용의 메모리셀이 배치된 제 2 메모리어레이부를 가진다. 상기 제 1 메모리어레이부에 있어서 구제해야할 메모리셀의 어드레스 정보는 상호 소자구조가 다른 복수개의 제 1 기억소자 및 제 2 기억소자에 기억된다. 상기 제 1 기억소자에 기억된 어드레스 정보와 어드레스 신호배선상의 신호정보는 복수의 제 1 비교회로에서 비교되고 상기 제 2 기억소자에 기억된 어드레스 정보와 어드레스 신호배선상의 신호정보와는 복수의 제 2비교회로에서 비교된다. 상기 제 1 비교회로 및 제 2 비교회로에 의한 비교결과의 일치에 관한 제 1 메모리어레이부에 대한 엑세스를 제 2 메모리어레이부에 대한 엑세스로 절환하는 제어는 구제제어회로가 실행한다. 상기 복수개의 제 1 기억소자 및 제 1 비교회로는 어드레스신호배선에 따라서 제 1 영역에 형성되고 상기 제 2 기억소자 및 제 2 비교회로는 상기 제 1 영역에 근접하는 제 2 영역에 형성된다.

상기 제 1 기억소자는 예를들면 절단의 유무에 의해 정보기억을 실행하는 절단현 휴즈소자(절단휴즈)이고 상기 제 2 기억소자는 예를들면 한계치전압의 상이에 의해 정보기억을 실행하는 전기적으로 프로그램이 가능한 불휘발성 메모리소자(전기휴즈)이다.

어드레스신호배선에 따라서, 제 1 영역과 제 2 영역이 할당되고 상기들은 근접배치되기 때문에 디바이스 구조 혹은 회로구성이 다른 기억소자를 구제어드레스 기억용으로 병용시켜도 그 구성의 상이함에 의한 칩 점유면적차를 어드레스 신호배선 방향의 사이즈로 조절할 수 있고 레이아웃적인 관점에서 칩 점유면적의 증대를 강력하게 억제하는 것이 가능해진다.

바람직한 형태로서 상기 제 1 비교회로 및 제 2 비교회로로는 어드레스 신호배선을 공유시키면 좋다. 제 1 비교회로 및 제 2 비교회로는 어드레스 신호배선에 따라서 배치되고 있기 때문에 별도로 할 필연성은 없고 공유화가 칩 점유면적의 증대를 억제한다.

바람직한 형태로서 상기 어드레스 신호배선에는 상기 제 1 영역과 제 2 영역의 인접부분을 직선으로 횡단시키면 좋다. 굴곡부가 작으면 그 분만큼 어드레스 신호배선을 위한 배선채널폭이 작게되는 점에서도 칩 점유면적의 증대를 억제하는 것이 가능하다.

상기 제 2 기억소자가 전기휴즈일때 반도체장치가 상기 한계치전압을 프로그램하기위한 프로그램전압의 발생회로를 구비하면 상기 제 2 기억소자는 제 1 기억소자보다도 상기 프로그램전압의 발생회로에 접근배치하는 것이 종다. 프로그램전압을 제2 기억소자에 전달하는 전압배선을 짧게할 수 있고 상기 점에서도 칩 점유면적의 증대를 억제하는 것이 가능하다.

상기 제 1 메모리어레이부 및 제 2 메모리어레이부에 대해서 복수의 메모리뱅크구성을 상정한다. 이 때 상기 제1 메모리어레이부 및 제 2 메모리어레이부는 상기 제 1 영역 및 제 2 영역을 끼워서 양측에 배치된다. 바꾸어말하면 상기 제 1 영역 및 제 2 영역을 끼워서 양측에 메모리뱅크가 배치된다. 비교적 회로규모가 큰 전기휴즈와 같은 제 2 기억소자가 배치되는 제2 영역에는 양측의 메모리뱅크의 각측의 메모리뱅크에 고유의 제 2 기억소자를 2단으로 격리배치한다. 상기에대해 서 비교적 회로규모가 작은 절단휴즈와 같은 제 1 기억소자가 배치되는 제1 영역에는 양측의 메모리뱅크의 각측의 메모리뱅크에 고유의 제 1 기억소자를 3단으로 격리배치한다. 회로규모가 작은 절단휴즈와 같은 제1 기억소자의 배치를 3단배치하여 고밀도화하면 이점에서도 칩점유 면적의 증대를 억제하는 것이 가능하다.

구제회로에 의한 구제가능한 상한값에 대해서 상한값충만의 결함이 최초로 발생하고 있는 경우에는 상기를 구제한 후에 발생하는 새로운 결함의 구제는 불가능해진다. 최초의 결함이 구제가능한 상한값보다도 작으면 상기를 구제한 후에 발생하는 새로운 결함의 구제가 가능하다. 전자에 있어서 구제처리의 효율화를 고려한 경우 최초의 결함이 상한값충만이거나 그렇지 않아도 동일한 순서로 구제처리를 실시하는 것이 가능하도록 하는 것이 효율적이다. 즉 상기 제 1 기억소자에 의해 기억가능한 어드레스 수는 상기 제 2메모리어레이부에 의해 구제가능한 구제어드레스수의 상한값과 같게하면 좋다. 예를들면 상기를 위해서는 적어도 상기 제 1 기억소자의 개수는 제 2 기억소자의 개수보다도 많고 상기 제 1 및 제 2 기억소자에 의해 기억이 가능한 어드레스수는 상기 제 2 메모리어레이부에 의해 구제가능한 구제어드레스수의 상한값 보다도 많아지고 일부 제 1 비교회로의 비교결과와 제 2 비교회로의 비교결과를 선택하는 선택수단을 구비하면 좋다.

(2) 구제어드레스 정보를 보유유지하는 전기휴즈와 같은 제 2 기억소자는 장기에 걸쳐서 정보보유유지 성능이 높은 신뢰성을 가지는 것이 바람직하다. 상기관점에 의한 제 2 기억소자에는 제 1 소스전극 제 1 드레인전극 플로팅게이트전극 및 컨트롤게이트전극을 갖고 다른 한계치전압을 갖는 것이 가능한 불휘발성 기억 트랜 지스터소자도 제 2 소스전극 및 제 2 드레인전극을 갖고 상기 플로팅 게이트 전극을 게이트전극으로 하고 상기 불휘발성 기억소자가 갖는 한계치전압에 따라서 다른 상호컨덕턴스를 갖는 것이 가능한 독출트랜지스터소자를 설치하고 상기독출트랜지스터 소자의 상호컨덕턴스에 따라서 발생되는 신호를 전달수단에 전달하도록 구성하면 좋다.

상기에 있어서, 예를들면 상기 불휘발성 기억트랜지스터소자의 하나의 한계치전압을 상대적으로 높은 한계치전압(예를들면 플로팅 게이트에 전자가 주입된 기입상태의 한계치전압), 다른 한계치전압을 낮은 한계치전압(예를들면 플로팅 게이트로부터 전자가 방출되어 소거상태의 한계치전압)으로 할 때 높은 한계치전압상태에 있어서 상기 독출트랜지스터소자는 컷오프상태 낮은 한계치전압상태에 있어서 독출트랜지스터소자는 온상태가 되는 것으로 한다(트랜지스터소자의 도전형에 의해서는 당연히 반대의 경우도 있다). 불휘발성 기억트랜지스터 소자에 대한 소거상태는 예를들면 불휘발성기억트랜지스터소자의 제 1 드레인전극과 컨트롤게이트전극을 회로의 접지전위와 같은 0V, 불휘발성 기억트랜지스터소자의 제 1 소스 전극을 6V로 하고 플로팅게이트 전극으로부터 터널전류에서 전자를 제 1 소스전극으로 유도하는 것에 의해 달성가능하다. 상기 기입상태는 예를들면 불휘발성 기억트랜지스터소자의 제 1 드레인전극과 컨트롤게이트전극을 5V, 불휘발성 기억트랜지스터소자의 제 1 소자전극을 회로의 접지전압과 같은 0V로 하고 제 1 드레인전극에서 발생한 열엘렉트론을 플로팅게이트에 주입하는 것에 의해 달성하는 것이 가능하다.

불휘발성기억트랜지스터 소자의 플로팅게이트전극은 상기 독출트랜지스터소 자의 게이트전극으로 이루어지기 때문에 독출트랜지스터소자는 플로팅게이트전극의 전자주입상태·전자방출상태, 바꾸어 말하면 기입상태·소거상태에 따른 스위치상태 혹은 상호 컨덕턴스를 취하여 상기에 따른 전류를 상기 전달수단에 전도하는 것이 가능하다. 상기에서 독출동작에서는 불휘발성 기억트랜지스터소자의 한계치전압에 따라서 해당하는 트랜지스터에 채널전류를 전도할 필요는 없다. 따라서 독출동작시에는 불휘발성 기억트랜지스터소자의 소스전극 및 드레인전극을 각각 0V와 같은 회로의 접지전위로 하여도 좋다. 따라서 제 1 드레인 전극에서 플로팅게이트에 약한 열엘렉트론주입은 발생하지 않는다. 이 때 컨트롤게이트전극도 회로의 접지전위가 되어 있는 경우에는 터널전류도 발생하기 않는다. 따라서 장기데이터 보유유지성능을 향상시켜 독출불량률의 저하를 실현하는 것이 가능해진다.

상기 제 2 기억소자로서 전기휴즈는 플로팅게이트와 컨트롤게이트를 종적으로 적층한 스택구조의 플래쉬메모리셀로 구성하여도 좋지만 CMOS프로세스등에 비하여 제조프로세스가 복잡해진다. 상기 구제수단을 CMOS프로세스에서 제조되는 DRAM등의 반도체장치에 적용하는 것을 고려하면 상기 전기휴즈와 같은 제 2 기억소자는 CMOS프로세스 혹은 단층폴리실리콘 게이트프로세스에서 제조가 가능하다면 더욱 용이하다. 예를들면 상기 불휘발성 기억트랜지스터소자는 컨트롤 게이트전극으로서 기능되는 제 1 반도체영역상에 절연층을 매개하여 용량전극이 설치된 MIS용량소자와 제 2 반도체영역에 형성된 제 1 소스전극 및 제 1 드레인전극과 게이트전극을 갖는 MIS트랜지스터를 갖고 상기 용량전극은 상기 게이트전극에 공통으로 접속되어 플로팅게이트전극으로서 기능되도록 구성하면 좋다.

상기에 의해 상기 전기휴즈와 같은 제 2 기억소자를 가지는 반도체장치는 CMOS프로세스, 혹은 단층 폴리실리콘게이트 프로세스와 같은 통상의 로직회로 프로세스 혹은 범용DRAM프로세스등에 대해서 전혀 새로운 프로세스를 추가할 필요없이 제조가 가능해진다.

(3) 본 발명에 의한 별도의 관점의 반도체장치는 복수의 메모리셀을 갖는 메모리셀 어레이과 상기 메모리셀에 있어서 구제해야할 메모리셀의 어드레스정보를 기억하는 복수의 제 1 기억소자를 포함하는 제 1 구제어드레스 기억회로와 상기 메모리셀에 있어서 구제해야할 메모리셀의 어드레스정보를 기억하는 복수의 제 2 기억소자를 포함하는 제 2 구제어드레스 기억회로와 상기 제 1 구제어드레스 기억회로 및 제 2 구제어드레스 기억회로에 각각의 기억어드레스 정보와 비교되야할 어드레스정보를 공통으로 전달하는 어드레스 신호배선을 포함한다. 그리고 상기 제 1 기억소자와 제 2 기억소자는 상이한 소자구조를 갖고 상기 제 1 구제어드레스 기억회로는 상기 어드레스 신호배선에 따라서 제 1 영역에 형성되고 상기 제 2 구제어드레스 기억회로는 상기 제 1 영역에 근접하는 제 2 영역에 형성된다.

본 발명에 의한 다른 별도의 관점의 반도체장치는 복수의 메모리셀을 갖고 일부 메모리셀은 다른 메모리셀을 대체하는 용장용의 메모리셀이 되는 메모리셀 어레이과 상기 용장용의 메모리셀에서 구제하는 메모리셀의 어드레스 정보를 기억하는 복수의 제 1 기억소자와 제 1 비교회로를 포함하는 제 1 구제어드레스 기억회로와 상기 용장용의 메모리셀에서 구제하는 메모리셀의 어드레스 정보를 기억하는 복수의 제 2 기억소자와 제 2 비교회로를 포함하는 제 2 구제어드레스 기억회로와 상 기 제 1 구제어드레스 기억회로 및 제 2 구제어드레스 기억회로에 각각의 기억어드레스정보와 비교되는 어드레스정보를 공통으로 전달하는 어드레스신호배선을 포함한다.

그리고 상기 제 1 기억소자와 제 2 기억소자는 다른 소자구조를 갖고 상기 제 1 비교회로는 상기 제 1 기억소자에 기억된 어드레스정보와 어드레스신호배선상의 신호정보와의 비교결과가 일치할 때 제 1 선택신호를 출력하고 상기 제 2 비교회로는 상기 제 2 기억소자에 기억된 어드레스정보와 어드레스신호배선상의 신호정보와의 비교결과가 일치할 때 제 2 선택신호를 출력하고 상기 제 1 선택신호 또는 제 2 선택신호의 한쪽을 선택하여 상기 용장용의 메모리셀의 선택지시신호로 하는 선택회로를 가진다.

도 2에는 본 발명에 관한 반도체장치의 일례인 DRAM이 나타난다. 동도에 나타나는 DRAM은 특별하게 제한은 없지만 단결정실리콘과 같은 1개의 반도체기판(반도체 칩)에 공지의 CMOS반도체집적회로 제조기술에 의해 형성된다.

DRAM 1은 4개의 메모리뱅크(BNK 1 ~ BNK 4)를 가진다. 각 메모리뱅크(BNK 1 ~ BNK 4)는 좌우 2매트(MAT1R, MAT1L ~ MAT4R, MAT4L)로 분할되고 매트간 X디코더(로우 어드레스 디코더)(XDEC 1 ~ XDEC 4)가 배치된다. 매트별로 Y디코더(컬럼어드레스 디코더)(YDEC1R, YDEC1L ~ YDEC4R, YDEC4L, 컬럼스위치·메인앰프회로 SW ·AMP1R, SW·AMP1L ~ SW ·AMP4R, SW ·AMP4L이 배치된다.

상하 2단으로 배치된 메모리뱅크(BNK 1, BNK 2 ; BNK 3, BNK 4)의 사이에는 데이터 입출력 버퍼(DBUF) 어드레스 입력버퍼(ABUF) 메모리엑세스 제어신호의 입력버퍼(CBUF)가 배치되고 상기 주변에는 상기 버퍼(DBUF, ABUF, CBUF)에 접속하는 도시를 생략하는 본딩 패드등의 외부접속전극이 배치된다.

상기 메모리매트(MAT1R, MAT1L ~ MAT4R, MAT4L)는 특별하게 제한을 두지않지만 메모리매트(MAT1L)에 대표적으로 도시되는 바와같이 센스앰프(SA)를 중심으로 하는 반환교점방식의 비트선(BL)에 데이터입출력단자가 결합되면서 선택단자가 워드선(WL)에 접속된 다이나믹메모리셀(MC)을 다수 가진다. 반환교점방식을 대신하여 1교점방식을 채용하여도 좋다. 워드선(WL)의 선택은 XDEC 1에 대표되는 X디코더로 실행하고 선택된 메모리셀(MC)로부터 보조비트선(BL), BL의 선택은 YDEC 1L로 대표되는 Y디코더로부터 선택신호에 의해 SW·AMP1L로 대표되는 컬럼스위치·엠프회로의 컬럼스위치로 실행된다. 데이터독출동작이라면 메모리셀의 독출데이터가 SW·AMP1L로 대표되는 컬럼스위치·메인앰프회로의 메인앰프에서 증폭되고 데이터입출력버퍼(DBUF)로 부터 외부에 출력된다. 데이터기입동작이라면 데이터입출력버퍼(DBUF)에서 입력된 기입데이터가 SW·AMP1L에서 대표되는 컬럼스위치치·메인앰프회로의 메인앰프에서 증폭되어 상호보조비트선에 전달된다. 특히 상세한 설명은 생략하지만 DRAM은 소요의 리플래쉬 인터벌에서 메모리셀의 기억정보에 대한 리플래쉬동작을 실행하도록 되어 있다.

상기 각 메모리매트(MAT1L, MAT1R ~ MAT4L, MAT4R)은 정규어레이(제 1 메모리어레이)(NARY)와 용장어레이(제 2의 메모리어레이)(RARY)로 나뉘어지고 각 어레이(NARY, RARY)에는 상기 메모리셀이 배치되어 있다. 용장어레이(RARY)는 정규어 레이(NARY)에 있어서 결함구제를 하기 위해 이용되는 구제어레이로서 위치가 정해지고 상기에 대해서 정규어레이(NARY)는 피구제어레이로서 위치가 정해진다.

상기 정규어레이(NARY)의 결함을 상기 용장어레이(RARY)의 메모리셀에서 대체하기 위한 구제어드레스정보의 기억 및 엑세스어드레스와 구제어드레스정보의 비교등의 구제를 위한 동작을 실행하는 구제용회로(2)가 메모리뱅크간의 영역에 설치되어 있다. 메모리구제는 X어드레스(로우어드렛), Y어드레스(컬럼어드레스)의 각각에 대해서 가능하게 하는 것이 일반적이지만 여기에서는 X어드레스 구제를 예로 취하여 설명한다.

도 3에는 구제규모의 개념을 나타낸다. 특별하게 제한은 두지 않지만 구제규모는 메모리뱅크단위로 28워드선분이다. 즉 도 2의 예에 따르면 하나의 메모리뱅크의 정규어레이(NARY)의 워드선에 대해서 용장어레이(RARY)의 하나의 영역에 28워드선분의 용장용 워드선이 배치되어 있다. 용장용의 워드선을 어떤 정규워드선의 대체에 이용하는가는 절단휴즈블록(LFB), 전기휴즈센스(MFS)에 구제어드레스로서 격납된다. 절단휴즈블록(LFB)은 8개의 절단휴즈세트(LFS 1 ~ LFS 8) 를 갖고 4개의 절단휴즈세트(LFS 1 ~ LFS 4)는 각각 레이져 휴즈에 의한 구제어드레스의 절단기억회로(제 1 구제어드레스 기억회로)(LFA)를 4개 가지고 4개의 절단휴즈세트(LFS 5 ~ LFS 8)는 각각 레이져휴즈에 의한 구제어드레스의 절단기억회로(LFA)를 3개 갖는다. 레이져휴즈(제 1 기억소자)는 절단의 유무에 따라서 기억정보의 논리값이 결정된다. 도 3의 예에서는 하나의 구제어드레스(여기에서는 1개의 워드선의 어드레스)는 10비트의 어드레스신호에서 특정할 수 있고 구제어드레 스의 기억은 그 상호보조 어드레스 신호로 실행하기 때문에 하나의 구제어드레스의 절단기억회로(LFA)에는 20개의 레이져휴즈가 배치되어 있다.

상기 전기휴즈세트(MFS)는 전기휴즈에 의한 구제어드레스의 전기적기억회로(제 2 구제어드레스 기억회로)(MFA)를 4개 가진다. 전기휴즈(제 2 기억소자)는 한계치전압의 상이에 의해 정보기억을 실행하는 전기적으로 프로그램가능한 불휘발성 메모리소자를 이용한 구성을 가진다. 구성 그 자체의 상세는 후 기술한다.

도 4에는 하나의 메모리뱅크에 대한 구제방식의 개념이 나타난다. 도 3의 설명에서 알수 있듯이 하나의 메모리뱅크에서 28워드선분의 용장워드선을 구제로 할당하여 가능할 경우 구제어드레스의 절단기억회로(LFA)가 구제의 상한값에 필적하는 28개가 설치되고 상기에 덧붙여서 구제어드레스의 전기적기억회로(MFA)가 4개 설치되어 있다. 상기는 28개의 용장워드선내의 4개는 레이져휴즈에서도 전기휴즈에서도 구제어드레스의 설정이 가능해진다. 상기의 경우 구제방식의 개념을 나타내는 도 4에 있어서 RWL0 ~ RWL27은 용장워드선, RWDRV은 용장워드선을 구동하는 용장워드 드라이버를 의미한다. 구제어드레스의 절단기억회로(LFA)는 각각 고유의 용장워드선의 선택으로 할당된다.

도 4에 있어서 3에서 나타내는 것은 용장워드선의 선택신호를 총칭한다. 상기 가운데 용장워드선(RWL24 ~ RWL 27)의 선택은 ＃3, ＃7, ＃11, ＃15의 번호의 절단기억회로(LFA) 또는 ＃1, ＃2, ＃3, ＃4의 전기적 기억회로(MFA)의 어느하나에 의해서도 가능해진다. 어느하나의 출력을 대응하는 용장워드선의 선택에 이용하는 것은 셀렉터(SEL 1 ~ SEL 4)에서 선택한다. 상기 선택은 동일한 한계치전압의 상 이에 의해 정보기억을 실행하는 전기적으로 프로그램이 가능한 전기휴즈회로(4)에서 프로그래머블로 결정하는 것이 가능하다. 또한 셀렉터(SEL 1 ~ SEL 4)에 의해 선택이 가능한 구성에 한정되지 않고 전기 휴즈세트(MFA)를 각각 전용 용장워드선의 구제로 할당하도록 하여도 좋다.

구제어드레스의 절단기억회로(LFA) 및 전기적기억회로(MFA)에는 피구제회로로서 정규어레이(NARY)에 있어서 구제해야할 워드선의 어드레스 바꾸어 말하면 상기워드선에 선택단자가 접속하는 메모리셀에 공통의 로우어드레스가 설정된다. 웨이퍼단계에서의 구제는 절단기억회로(LFA)의 레이져휴즈를 레이져로 절단하여 실행된다. 조립 후 새로운 결함이 발생하고 혹은 웨이퍼단계의 구제가 불완전인 경우 최초레이져 휴즈의 절단은 불가능하기 때문에 전기적 기억회로(MFA)를 전기적으로 프로그램하여 새로운 구제어드레스의 기억을 실행한다.

구제가 실시된 DRAM에 있어서 절단기억회로(LFA) 및 전기적 기억회로(MFA)는 각각으로 구제어드레스와 엑세스 어드레스를 비교하고 일치할 때 대응하는 용장워드선의 선택신호(3)를 선택레벨로 한다. 절단기억회로(LFA) 및 전기적 기억회로(MFA)에 기억된 어느 하나의 구제어드레스가 엑세스 어드레스에 일치(구제히트)되면 상기 엑세스 어드레스에 의한 정규어레이(NARY)에 대한 어드레싱동작은 저지되고 상기를 대신하여 구제히트된 용장워드선이 어드레싱되어 메모리동작이 실행된다.

상기 기술과 같이 하나의메모리뱅크에서 28워드선분의 용장워드선을 구제로 할당하는 것이 가능한 경우 구제 어드레스의 절단기억회로(LFA)가 구제의 상한에 필적하는 28 개로 설치되고 상기에 덧붙여서 구제어드레스의 전기적 기억회로(MFA)가 4개 설치되어 있어서 28개의 용장워드선내의 4개는 레이져 휴즈에서도 전기 휴즈에서도 구제어드레스의 설정이 가능하게 되어 있다. 구제회로에 의한 구제가능 한 상한값에 대해서 상한충만의 결함이 최초로 발생하는 경우에는 상기를 구제한 후에 발생하는 새로운 결함의 구제는 불가능해진다.

최초의 결함이 구제가능한 상한값보다도 작으면 상기를 구제한 후에 발 생하는 새로운 결함의 구제가 가능하다. 전자에 있어서 구제처리의 효율화를 고려한 경우 최초로 결함이 상한충만이거나 그렇지 않아도 동일한 순서로 구제처리를 실행하는 것이 가능하도록 하는 것이 효율적이다. 상기를 고려하여 상기 레이져휴즈에 의해 기억이 가능한 어드레스수는 상기 용장 워드선에 의해 구제가 가능한 구제어드레스수의 상한값에 비등하게 되어 있다.

도 5에는 절단기억회로(LFA)의 구체예가 나타난다. RATT(i= 3 ~ 12)는 로우어드레스 신호의 비반전 로우어드레스 배선, RABB는 로우어드레스 신호의 반전로우어드레스 배선이다. 상기를 내부상호보조 로우어드레스 신호배선으로 총칭하고 여기에서는 10비트의 어드레스신호(A3 ~ A12)의 상호보조 어드레스 신호에대응하는 20개가 된다. 각각의 내부상호보조 로우어드레스신호배선(RATT(i>, RABT)에 n채널형의 스위치 MOS트랜지스터(Q1)의 게이트가 접속되고 MOS트랜지스터(Q1)의 소스와 회로의 접지단자(Vss)의 사이에레이져 휴즈(5)가 배치되고 MOS트랜지스터(Q1)의 드레인은 센스선(6)으로 공통접속된다. 센스선(6)에는 p채널형 MOS트랜지스터(Q2)와 인버터(IV)로 이루어지는 클램프회로가 접속된다. 상기 MOS 트랜지스터(Q1)는 제 1 비교회로의 일례가 된다.

레이져휴즈(5)는 초기상태에 있어서 접속상태이고 구제어드레스의 프로그램은 구제어드레스(A12 ~ A 3)의 상호보조신호가 구제어드레스 상호보조 로우 어드레스 신호배선(RATT, RABT)에 입력될 때 하이레벨의 신호배선, 바꾸어 말하면 온상태가 되는 MOS트랜지스터측의 휴즈를 절단한다. 예를들면 구제어드레스(A12 ~ A3)가 "0001010101"의 경우 ＃20, ＃19, ＃18, ＃7, ＃16, ＃5, ＃14, ＃3, ＃12, ＃1의 번호의 레이져휴즈를 절단하는 것에 의해 구제 어드레스가 설정된다. 상기에 의한 바와 같이 설정된 구제 어드레스의 어드레스신호가 입력되면 상기에의해 온상태가 되는 MOS트랜지스터(Q1)에 접속하는 휴즈는 전체접속단자(Vss)로부터 분단되어 있기 때문에 센스선(6)은 방전되지 않는다. 설정된 구제어드레스 이외의 어드레스가 입력될 경우는 센스선(6)은 필히 방전한다. 이와 같이 하여 센스선(6)의 방전여부에 의해 구제히트여부를 판정할 수 있다. 예를들면, 프리챠지MOS트랜지스터(Q3)는 메모리엑세스 사이클별로 센스선(6)을 하이레벨(전원전압(Vdd))에 프리챠지하고 상기 상태에서 클램프회로(Q2, IV)가 클램프상태가 되어 신호(3)가 하이레벨로 초기화한다. 구제히트이면 클램프회로(Q2, IV)의 클램프상태가 유지된다.

도 6에는 전기적 기억회로(MFA)의 구체예가 나타난다. 전기적 기억회로(MFA)는 로우어드레스 1비트분의 단위유니트(UNITb)를 10세트 가지고 각 단위유니트(UNITB)의 출력은 도 5와 동일한 센스선(6)에 공통접속되고 센스선(6)에는 프리챠지MOS 트랜지스터(Q3)와 클램프용 MOS트랜지스터(Q2) 및 인버터(IV)가 접 속되어 있다. 도 6의 단위유니트(UNITb)는 도 5의 어드레스 1비트분의 단위유니트(UNITa)의 기능에 대응된다.

단위유니트(UNITb)는 전기휴즈부(10), 래치부(11) 및 비교부(12)를 가진다. 상기 래치부(11) 및 비교부(12)는 제 2 비교회로의 일례가 된다.

전기휴즈부(10)는 장기에 걸쳐서 정보보지성능이 높은 신뢰성을 갖는 구조를 실현하는 것이고 n채널형 MOS트랜지스터(Q10) p채널형의 MOS용량소자(Q11) n채널형 독출MOS트랜지스터(Q13)로 이루어진다. 상기 MOS트랜지스터(Q10) 및 MOS용량소자(Q11)는 제 1 소스전극(ST), 제 1 드레인전극(DT), 플로팅 게이트전극(FG) 및 컨트롤게이트전극(CG)을 구성하고 다른 한계치전압을 갖는 것이 가능한 불휘발성 기억트랜지스터소자를 실현한다. 드레인전극(DT)에는 n채널형 MOS트랜지스터(Q12)를 매개하여 전압(PRG)이 인가되고 소스전극(ST)에는 전압(SLT)이 컨트롤게이트전극(CG)에는 전압(CGT)이 인가된다.

독출MOS 트랜지스터(Q13)는 상기 플로팅게이트전극(FG)을 게이트전극으로 하고 상기 불휘발성 기억소자가 갖는 한계치전압에 따라서 다른 상호컨덕턴스를 갖는 것이 가능해진다. 독출용 MOS트랜지스터(Q13)의 상호 컨덕턴스에 따른 전류의 경로는 p채널형 프리챠지 MOS 트랜지스터(Q15)의 n채널형의 게이트 MOS트랜지스터(Q14)의 직렬회로에 의해 구성된다.

상기 전기휴즈부(10)에 있어서 예를들면 MOS트랜지스터(Q10) 및 MOS용량소자(Q11)로 이루어지는 불휘발성 기억트랜지스터소자의 하나인 한계치전압을 상대적으로 높은 한계치전압(예를들면 플로팅 게이트(FG)에 전자가 주입된 기입상 태의 한계치전압) 다른 한계치전압을 낮은 한계치전압(예를들면 플로팅 게이트로부터 전자가 방출되어 소거상태의 한계치전압)으로 할 경우 높은 한계치전압상태에 있어서 상기 독출MOS트랜지스터(Q13)는 컷오프상태 낮은 한계치전압상태에 있어서 독출MOS트랜지스터(Q13)는 온상태가 된다. 불휘발성 기억트랜지스터 소자(Q10, Q11)에 대한 소거상태는 예를들면 불휘발성 기억트랜지스터소자(Q10, Q11)의 제 1 드레인전극(DT)과 컨트롤게이트전극(CGT)을 회로의 접지전위와 같은 0V, 불휘발성 기억트랜지스터소자(Q10, Q11)의 제 1 소스 전극을 6V로 하고 플로팅게이트 전극(FG)으로부터 터널전류에서 전자를 제 1 소스전극(ST)으로 유도하는 것에 의해 달성가능하다. 불휘발성 기억트랜지스터소자(Q10, Q11)에 대한 기입상태는 예를들면 불휘발성 기억트랜지스터소자의 제 1 드레인전극(DT)과 컨트롤게이트전극(CG)을 5V, 불휘발성 기억트랜지스터소자(Q10, Q11)의 제 1 소스전극(ST)을 회로의 접지전압(Vss)과 같은 0V로 하고 제 1 드레인전극(DT)에서 발생한 열엘렉트론을 플로팅게이트(FG)에 주입하는 것에 의해 달성하는 것이 가능하다.

불휘발성기억트랜지스터 소자(Q10, Q11)의 플로팅게이트전극(FG)은 상기 독출MOS트랜지스터소자(Q13)의 게이트전극으로 이루어지기 때문에 독출MOS트랜지스터소자(Q13)는 플로팅게이트전극(FG)의 전자주입상태·전자방출상태, 바꾸어 말하면 기입상태·소거상태에 따른 스위치상태 혹은 상호 컨덕턴스를 취하여 상기에 따른 전류를 상기 게이트 MOS트랜지스터(Q14)를 매개하여 전도하는 것이 가능하다. 상기에서 독출동작에서는 불휘발성 기억트랜지스터소자(Q10, Q11)의 한계치전압에 따라서 MOS 트랜지스터(Q10)에 채널전류를 전도할 필요는 없다. 따라서 독출동작시 에는 불휘발성 기억트랜지스터소자(Q10, Q11)의 소스전극(ST) 및 드레인전극(DT)을 각각 0V와 같은 회로의 접지전위(Vss)로 하여도 좋다. 따라서 제 1 드레인 전극(DT)에서 플로팅게이트에 약한 열엘렉트론주입은 발생하지 않는다. 이 때 컨트롤게이트전극(CG)도 회로의 접지전위가 되어 있는 경우에는 터널전류도 발생하기 않는다. 따라서 장기데이터 보유유지성능을 향상시켜 독출불량률의 저하를 실현하는 것이 가능해진다

상기 래치부(11)는 인버터(IV1, IV2)역배열 접속된 스택 크래치에서 구성된다.

비교부(12)는 센스선(6)과 회로의 접지단자(Vss)와의사이에 n채널형 MOS트랜지스터(Q16, Q17)의 직렬경로와 n채널형 MOS트랜지스터(Q18, Q19)의 직렬경로를 가진다. MOS트랜지스터(Q16)의 게이트에는 인버터(IV1)의 출력이 MOS트랜지스터(Q18)의 게이트에는 인버터(IV2)의 출력이 결합된다. MOS트랜지스터(Q17)의 게이트에는 상기 로우어드레스 신호의 반전 로우어드레스배선(RABT)에 MOS트랜지스터(Q19)의 게이트는 상기로우 어드레스 신호의 비반전 로우어드레스 배선(RATT)에 접속된다.

전기 휴즈부(10)에 구제 어드레스를 기억하는 경우 특별하게 제한은 없지만 구제 어드레스의 어드레스비트 "1"을 기입대상으로 하고 상기 외에 대해서는 소거상태를 유지시킨다. 예를들면 도 6에 예시되는 하나의 전기휴즈부(10)에 대응되는 구제어드레스의 어드레스 비트가 "1"이라면 해당하는 전기휴즈부(10)에 기입이 실행되고 불휘발성 기억 트랜지스터소자(Q10, Q11)의 한계치전압은 높은 한계치전압 상태가 되고 상기 독출 MOS트랜지스터(Q13)는 컷 오프상태가 된다. 그 외에 대한 소거상태에서는 낮은 한계치전압상태에 의해 독출MOS트랜지스터(Q13)는 온상태가 된다.

전기휴즈부(10)에 대한 독출동작은 특별하게 제한은 없지만 전원투입시 혹은 리셋시에 실행되고 동작전원이 유지되어 있는 한 독출데이터는 상기 래치부(11)에 보지된다. 구제어드레스의 논리값 "1"에 대응하여 기입된 전기휴즈부(10)에 대응하는 것은 인버터(IN1)의 출력이 "1" 인버터(IV2)의 출력이 "0"이 된다. 따라서 RABT를 게이트에 수취하는 MOS트랜지스터(Q17)의 스위치상태에 의해 대응 어드레스 비트가 구제 어드레스의 대응 비트에 일치하는가를 판정하는 것이 가능하다. RABT는 대응하는 엑세스 로우 어드레스 히트의 반전레벨이기 때문에 대응하는 엑세스 로우 어드레스 비트가 "1"이면 MOS트랜지스터(Q17)의 온 상태 혹은 센스선(6)을 하이레벨로 유지한다.

구제어드레스의 논리값 "0", 비구제어드레스의 논리값 "1", "0"에 대응하여 소거상태가 되어 있는 전기휴즈부(10)에 대응하는 것은 상기와는 반대로 인버터(IN1)의 출력이 "0", 인버터(IV2)의출력이 "1"이 된다. 따라서, 상기 경우에는 RATT를 게이트에 수취하는 MOS트랜지스터(Q19)의 스위치상태에 의해 대응어드레스 비트가 구제어드레스의 대응비트에 일치하는가를 판정하는 것이 가능하다. RATT는 대응하는 엑세스 로우어드레스 비트의 비반전레벨이기 때문에 대응하는 엑세스 로우 어드레스 비트가 "0"이면 MOS트랜지스터(Q17)의 오프상태 혹은 센스선(6)을 하이레벨로 유지한다. 상기에서 밝혀지듯이 프로그램한 구제어 드레스에 일치하는 엑세스 로우어드레스가 공급될 경우는 센스선(6)을 하이레벨로 유지한다. 상기 관계는 절단휴즈에 의한 절단기억회로(LFA)의 경우와 동일한다.

단 전체비트 "0"의 비구제어드레스에 대해서 구제비트를 판정하지 않도록 하기 위해서 특별하게 도시는 않지만 전기적 기억회로(MFA)는 구제가능한 비트를 생성하기 위한 단위유니트를 갖고 상기 단위유니트는 상기 전기휴즈부(10) 및 래치부(11)를 포함하고 해당하는 전기적 기억회로(MFA)에서 구제를 실행한 경우에는 전기휴즈부(10)에 기입을 실행하고 인버터(IV1)의 출력을 센스선(6)에 결합하고 구제에 이용되지 않고 있는 전기적 기억회로(MFA)의 센스선(6)을 접지전압(Vss)에 강제하도록 되어 있다.

상기 불휘발성 기억트랜지스터소자(Q10, Q11)는 플로팅게이트와 컨트롤게이트를 종적으로 적층한 스택구조의 플래쉬메모리셀 구성도 용이하지만 CMOS프로세스등에 비하여 제조프로세스가 복잡해진다. 도 6의 구제수단을 CMOS프로세스에서 제조되는 DRAM등의 반도체장치에 적용하는 것을 고려하면 상기 불휘발성 기억트랜지스터소자(Q10, Q11)은 CMOS프로세스 혹은 단층폴리실리콘 게이트 프로세스에서 제조가 가능한 경우 용이하다. 예를들면, 특별한 도시는 없지만 상기 불휘발성 기억트랜지스터소자(Q10, Q11)는 컨트롤 게이트전극(CG)으로서 기능되는 n형웰영역(제 1 반도체영역)상에 게이트산화막과 같은 절연층을 매개하여 용량전극(FG)이 설치된 MIS용량소자(Q11)와 p형 웰영역(제 2 반도체 영역)에 형성된 제 1 소스전극(ST) 및 제 1 드레인전극(DT)과 게이트전극(FG)을 가지는 MIS트랜지스터(Q10)을 갖고 상기 용량전극은 상기 게이트전극에 공통접속되어 플로팅 게이트전극(FG)으로서 기능되 도록 구성하면 좋다.

상기에 의해 상기 전기휴즈와 같은 제 2 기억소자를 가지는 반도체장치는 CMOS프로세스 혹은 단층폴리실리콘 게이트 프로세스와 같은 통상의 로직회로 프로세스 혹은 범용DRAM 프로세스등에 대해서 전혀 새로운 프로세스를 추가하는 경우 없이 제조가 가능해진다.

도 1에는 상기 전기 휴즈세트를 구성하는 구제어드레스의 전기적 기억회로(MFS)와 구제 어드레스의 절단기억회로(LFS)의 레이아웃구성이 예시된다. 도 5와 도 6을 비교하면 확실하듯이 로우 어드레스 1비트분에 단위유니트(UNITA, UNITb)의 회로규모는 매우 다르다. 상기에 착목하여 구제 어드레스의 전기적 기억회로(MFS) 및 절단기억회로(LFS)에 어드레스비교를 위한 로우 어드레스신호를 공급하는 어드레스 신호배선(20)을 직선형으로 매설하고 상기 어드레스신호배선(20)에 따라서 상기 구제어드레스의 절단 기억회로(LFS)를 제 1 영역(21)에 형성하고 상기에 근접하는 제 2영역(22)에 상기 구제어드레스의 전기적 기억회로(MFS)를 형성한다. 도 1에 있어서 전기적 기억회로(MFS)의 단위유니트(UNITb)에 있어서 Eb1는 전기휴즈부(10)의 형성영역, Eb2는 제 2 비교회로인 래치부(11) 및 비교부(12)의 형성영역이다. 절단기억회로(MFS)의 단위유니트(UNITa)에 있어서 Ea1는 레이져 휴즈(5)의 형성영역, Ea2는 제 1의 비교회로인 스위치 MOS트랜지스터(Q1)의 형성영역이다. 영역 23은 상기프리챠지 트랜지스터(Q3) 및 클램프회로(Q2, IV)의 형성영역이다. 영역 23의 각 클램프회로(Q2, IV)의 출력은 도 4의 구성으로 하였지만 용장워드선 선택신호로서 용장워드 드라이버(RWDRV)를 위하여 공급된다. 또한 영역 23의 각 클램프회로(Q2, IV)의 출력은 구제제어회로(24)에 공급된다. 구제제어회로(24)는 영역23의 각 클램프회로(Q2, IV)의 출력에 의거하여 하나라도 구제히트를 판정하면 정규메모리 어레이부(NARY)에 대한 엑세스를 용장메모리어레이부(RARY)에 대한 엑세스에 절환하여 제어하기 위한 정규워드 드라이버 및 정규 로우디코더의 동작을 금지하는 엑세스금지신호(25)를 활성화한다.

어드레스신호배선(20)에 따라서 제 1 영역(21)과 제 2영역(22)이 할당되고 상기는 근접배치되기 때문에 디바이스 구조 및 회로규모가 다른 전기휴즈와 절단휴즈를 구제어드레스 기억용으로 병용시켜도 상기 구성의 상이에 의한 칩 점유면적의 차를 어드레스 신호배선(20) 방향의 사이즈에서 조정가능하고 레이아웃적인 관점에서 구제회로에 전기휴즈를 병용할 경우 칩 점유면적의 증대를 강력하게 억제하는 것이 가능해진다.

제 1 영역(21)과 제 2영역(22)의 어드레스비교회로는 어드레스신호배선(20)을 공유하고 있다. 제1 영역(21)과 제 2 영역(22)은 어드레스신호배선(20)에 따라서 배치되어 있기 때문에 별도로 할 필연성을 없고 어드레스 신호배선(20)의 공유화는 칩 점유면적의 증대를 억제하도록 작용한다. 상기 상태를 모식적으로 나타내면 도 7과 같이 표현하는 것이 가능하다. 구제제어회로(24)는 전기적기억회로(UNITb)와 절단기억회로(UNITa)에 있어서 공통화된다. 바람직한 형태로서 상기 어드레스 신호배선(20)에 상기 제 1 영역(21)과 제 2영역(22)의 인접부분을 직선으로 횡단시킨다. 굴곡부가 작으면 그만큼 어드레스신호배선(20)을 위한 배치채널폭이 작게 되는 점에서도 칩 점유면적의 증대를 억제하는 것이 가능하다.

전기휴즈에 대한 전기적 기입에 고전압을 요구하는 경우 도 8에 예시되는 바와 같이 전기휴즈의 한계치전압을 프로그램하기 위한 프로그램전압의 발생회로인 승강전압전원회로(26)에 대해서 전기휴즈는 절단휴즈보다도 상기 승강전압전원회로(26)에 접근배치하는 것이 용이하다. 상기에 의해 프로그램전압을 전기휴즈에 전달하는 전압배선을 짧게할 수 있고 상기 점에서도 칩 점유면적의 증대를 억제하는 것이 가능하다.

상기 제 1 영역(21) 및 제 2 영역(22)을 끼워서 양측에 메모리뱅크가 배치된 구성을 고려하면 도 9에 예시되는 바와 같이 비교적 회로규모가 큰 전기휴즈가 배치되는 제 2 영역(22)에는 양측의 메모리뱅크의 각측의 메모리뱅크에 고유의 전기휴즈를 2단으로 격리배치한다. 상기에 대해서 비교적 회로규모가 작은 절단휴즈가 배치되는 제 1 영역(21)에는 양측의 메모리뱅크의 각측의 메모리뱅크에 고유의 절단휴즈를 병용시켜서 3단으로 격리배치하는 것이 가능하다. 회로규모가 작은 절단휴즈의 배치를 3단배치로 고밀도화하면 상기 점에 있어서도 칩 점유면적의 증대를 억제하는 것이 가능하다. 도 10에는 상기 절단휴즈의 3단 격리배치상태가 DRAM 1의 전체로 나타난다. 도 11에는 상기 절단휴즈의 3단 격리배치상태가 또한 상세하게 예시된다. 도 11에 있어서 30은 레이져휴즈(5)의 어레이, 31은 MOS트랜지스터(Q1)의 어레이, 32는 센스선(6)등을 표현한다.

도 12에는 구제회로의 배치를 변경한 예가 나타난다. 도 2에서 설명한 메모리뱅크의 구성을 도 12와 같이 구성하고 X디코더(XDEC)간에 구제회로(2a ~ 2d)를 배치하도록 하여도 좋다. 구제회로(2a ~ 2d)는 상기 구제회로(2)와 동일한 구성을 가진다. XDEC는 로우디코더, YDEC는컬럼디코더, SW·AMP는 컬럼스위치·메인앰프회로이다. 구제회로(2a)는 메모리매트(MAT1U, MAT2U)로 할당되고 구제회로(2b)는 메모리매트(MAT1L, MAT2L)로 할당되고 구제회로(2c)는 메모리매트(MAT3U, MAT4U)로 할당되고 구제회로(2d)는 메모리매트(MAT3U, MAT4U)로 할당된다.

이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였지만 본 발명은 상기에 한정되는 것은 아니고 상기 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다.

예를들면 메모리뱅크와 메모리매트의 수는 도 2등에서 설명한 구성에 한정되지 않고 적정한 증감이 가능하다. 또한 전기휴즈의 회로구성도 적정변경이 가능 하다. 예를들면 도 6의 Q10, Q11, Q13을 복수조 설치하고 각조의 Q13을 직렬접속하면 구제정보의 장기보지에 대한 신뢰성은 또한 향상한다. 또한 X어드레스구제에 한정되지 않고 Y어드레스구제 또는 X, Y어드레스 쌍방을 구제가능하게 하여 용이하다. 또한, 전기휴즈와 절단휴즈의 단수는 2단과 3단으로 한정되지 않고 적정한 단수로 변경이 가능하다. 또한, 본 발명은 DRAM에 한정되지 않고 동기DRAM, 스택DRAM 과 같은 메모리와 함깨 중앙처리장치(CPU)등을 탑재한 시스템(LSI)등의 반도체장치에 폭넓게 적용하는 것이 가능하다.

본원에 대해서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다.

즉 전기휴즈와 절단형 휴즈에 대표되는 바와 같이 소자구조의 상이한 기억소자를 구제용의 어드레스정보의 보지에 이용하는 경우에 상기 기억소자에 의한 칩 점유면적의 증대를 레이아웃관점에서 강력하게 감축하는 것이 가능하다.

전기적 프로그램에 의해 구제용 어드레스정보를 보지하는 경우에 있어서 장기에 걸쳐 데이터보지의 신뢰성을 향상시키는 것이 가능하다.

Claims

각각 복수의 메모리셀을 가지는 제 1 메모리부 및 제 2 메모리부와,

상기 제 1 메모리부에 있어서 구제해야하는 메모리셀의 어드레스 정보를 기억하면서 상호 소자구조가 상이한 복수개의 제 1 기억소자 및 제 2 기억소자와,

상기 제 1 기억소자에 기억된 어드레스 정보와 어드레스신호배선상의 신호정보를 비교하는 복수의 제 1 비교회로와,

상기 제 2 기억소자에 기억된 어드레스 정보와 어드레스 신호배선상의 신호정보를 비교하는 복수의 제 2 비교회로와,

상기 제 1 비교회로 및 제 2 비교회로에 의한 비교결과의 일치에 관련하여 제 1 메모리부에 대한 엑세스를 제 2 메모리부에 대한 엑세스에 절환하여 제어하는 구제제어회로를 포함하고,

상기 복수개의 제 1 기억소자 및 제 1 비교회로는 어드레스신호배선에 따라서 제 1 영역에 형성되고 상기 제 2 기억소자 및 제 2 비교회로는 상기 제 1 영역에 근접하는 제 2 영역에 형성되는 것을 특징으로 하는 반도체장치.
청구항 1에 있어서,

상기 제 1 비교회로 및 제 2 비교회로는 어드레스신호배선을 공유하는 것을 특징으로 하는 반도체장치.
청구항 2에 있어서,

상기 어드레스신호배선은 상기 제 1 영역과 제 2 영역의 인접부분을 직선으로 횡단하는 것을 특징으로 하는 반도체장치.
청구항 1에 있어서,

상기 제 1 기억소자는 절단의 유무에 의해 정보기억을 실행하는 절단형 휴즈소자이고,

상기 제 2 기억소자는 한계치전압의 상이에 의해 정보기억을 실행하는 전기적으로 프로그램이 가능한 불휘발성 메모리소자인 것을 특징으로 하는 반도체장치.
청구항 4에 있어서,

상기 제 1 메모리부와 제 2 메모리부를 포함하는 제 1 메모리어레이부 및 제 2 메모리어레이부를 포함하고,

상기 제 1 메모리어레이부 및 제 2 메모리어레이부는 상기 제 1 영역 및 제 2 영역을 끼워서 양측으로 배치되고,

제 1 영역에는 양측의 제 1 및 제 2 메모리어레이부의 각측에 고유의 제 1 기억소자가 3단으로 격리배치되고,

제 2 영역에는 양측의 제 1 및 제 2 메모리어레이부의 각측에 고유의 제 2 기억소자가 2단으로 격리배치되는 것을 특징으로 하는 반도체장치.
청구항 4에 있어서,

상기 제 2 기억소자의 프로그램에 이용되는 프로그램전압의 발생회로를 구비하고,

상기 제 2 기억소자는 제 1 기억소자보다도 상기 프로그래전압의 발생회로에 접근배치되는 것을 특징으로 하는 반도체장치.
청구항 4에 있어서,

상기 제 1 기억소자의 개수는 제 2 기억소자의 개수보다도 많고,

상기 제 1 및 제 2 기억소자에 의해 기억이 가능한 어드레스수는 상기 제 2 메모리어레이부에 의해 구제가능한 구제어드레스수의 상한값보다도 많아지고, 일부 제 1 비교회로의 비교결과와 제 2 비교회로의 비교결과를 선택하는 선택수단을 또한 구비하는 것을 특징으로 하는 반도체장치.
청구항 7에 있어서,

상기 제 1 기억소자에 의해 기억이 가능한 어드레스 수는 상기 제 2 메모리어레이부에 의해 구제가능한 구제 어드레스수의 상한과 같은 것을 특징으로 하는 반도체장치.
청구항 4에 있어서,

상기 제 2 기억소자는 제 1 소스전극, 제 1 드레인전극, 플로팅 게이트전극 및 컨트롤게이트전극을 구비하고 상이한 한계치전압을 갖는 것이 가능한 불휘발성 기억트랜지스터소자와,

제 2 소스전극 및 제 2 드레인전극을 구비하고 상기 플로팅 게이트전극을 게이트전극으로 하고, 상기 불휘발성 기억소자가 갖는 한계치전압에 따라서 상이한 상호 컨덕턴스를 갖는 것이 가능한 독출트랜지스터 소자와,

상기 독출트랜지스터소자의 상호 컨덕턴스에 따라서 발생되는 신호의 전달수단을 포함하는 것을 특징으로 하는 반도체장치.
청구항 9에 있어서,

상기 불휘발성 기억트랜지스터소자는 컨트롤 게이트전극으로서 기능되는 제 1 반도체영역상에 절연층을 매개하여 용량전극이 설치된 MIS용량소자와, 제 2 반도체영역에 형성된 제 1 소스전극 및 제 1 드레인전극과 게이트전극을 구비하는 MIS트랜지스터를 구비하고,

상기 용량전극은 상기 게이트전극에 공통접속되어 플로팅 게이트전극으로서 기능하는 것을 특징으로 하는 반도체장치.
복수의 메모리셀을 구비하는 메모리셀 어레이와,

상기 메모리셀에 있어서 구제해야 하는 메모리셀의 어드레스 정보를 기억하는 복수의 제 1 기억소자를 포함하는 제 1 구제어드레스 기억회로와,

상기 메모리셀에 있어서 구제해야 하는 메모리셀의 어드레스 정보를 기억하 는 복수의 제 2 기억소자를 포함하는 제 2 구제어드레스 기억회로와,

상기 제 1 구제어드레스 기억회로 및 제 2 구제어드레스 기억회로에 각각의 기억어드레스 정보와 비교되는 어드레스 정보를 공통으로 전달하는 어드레스 신호배선을 포함하고,

상기 제 1 기억소자와 제 2 기억소자는 상이한 소자구조를 구비하고,

상기 제 1 구제어드레스 기억회로는 상기 어드레스신호배선에 따라서 제 1 영역으로 형성되고,

상기 제 2 구제어드레스 기억회로는 상기 제 1 영역에 근접하는 제 2 영역에 형성되는 것을 특징으로 하는 반도체장치.
복수의 메모리셀을 구비하고 일부 메모리셀은 다른 메모리셀을 대체하는 용장용의 메모리셀이 되는 메모리셀어레이와,

상기 용장용의 메모리셀에서 구제해야 하는 메모리셀의 어드레스 정보를 기억하는 복수의 제 1 기억소자와 제 1 비교회로를 포함하는 제 1 구제어드레스기억회로와,

상기 용장용의 메모리셀에서 구제해야 하는 메모리셀의 어드레스정보를 기억하는 복수의 제 2 기억소자와 제 2 비교회로를 포함하는 제 2 구제어드레스기억회로와,

상기 제 1 구제어드레스 기억회로 및 제 2 구제어드레스 기억회로에 각각의 기억어드레스정보와 비교되는 어드레스 정보를 공통으로 전달하는 어드레스신호배선과,

제 1 선택신호 또는 제 2 선택신호의 한쪽을 선택하여 상기 용장용의 메모리셀의 선택지시신호로 하는 선택회로를 포함하고,

상기 제 1 기억소자와 제 2 기억소자는 상이한 소자구조를 구비하고,

상기 제 1 비교회로는 상기 제 1 기억소자에 기억된 어드레스정보와 어드레스 신호배선상의 신호정보와의 비교결과가 일치할 때 상기 제 1 선택신호를 출력하고,

상기 제 2 비교회로는 상기 제 2 기억소자에 기억된 어드레스정보와 어드레스 신호배선상의 신호정보와의 비교결과가 일치할 때 상기 제 2 선택신호를 출력하는 것을 특징으로 하는 반도체장치.
청구항 12에 있어서,

상기 제 1 구제어드레스 기억회로는 상기 어드레스 신호배선에 따라서 제 1 영역으로 형성되고,

상기 제 2 구제어드레스 기억회로는 상기 제 1 영역에 인접하는 제 2 영역에 형성되는 것을 특징으로 하는 반도체장치.