TW514930B

TW514930B - Semiconductor device

Info

Publication number: TW514930B
Application number: TW090115002A
Authority: TW
Inventors: Seiji Narui; Hiroshi Otori; Minoru Ebihara; Hiroki Fujisawa; Masanori Isoda
Original assignee: Hitachi Ltd; Hitachi Ulsi Sys Co Ltd
Priority date: 2000-07-13
Filing date: 2001-06-20
Publication date: 2002-12-21
Also published as: US20020118587A1; JP2002025289A; KR20020007170A; US6563750B2; KR100873381B1; JP4600792B2; US20020006062A1; US6388941B2

Description

514930 A7 B7 五、發明説明（1 ) 本發明係關於記憶體之缺陷救濟技術，特別是關於利用元件構造不同之2種的記憶元件，可以在半導體裝置之探針測試階段以及組裝後之雙方施以缺陷之救濟之半導體 .裝置，例如，關於適用在DRAM(動態隨機存取記憶體）有效之技術。特開平8-3 11 96揭示並用元件M1與熔絲F1之不良位址記憶手段。特開平8-2 55498揭示包含雷射程式電路40a之第1冗餘位址儲存電路26 ;以及包含電氣地程式電路42a之第2 冗餘位址儲存電路28。特開平7-3261 98揭示：在藉由雷射冗餘之第1不良單元位址記憶體5產生不良之情形，於第2不良單元位址記憶體7藉由電氣冗餘記憶不良單元位址之技術。特開平3-157897 (對應美國專利5,233,566)揭示：藉由非電氣手段記憶異常單元之置換用之資訊用的記憶手段之熔絲5 ;以及藉由電氣手段記憶對冗餘單元之置換用之資訊之手段之EPROM單元電晶體之η通道FAMOS。特開平1 - 328398 (對應美國專利5,01 8,1 04 )揭示：包含具備不被抹除用之手段之非揮發性記憶體單元之第1切換元件；以及包含可以回復爲切換前之狀態之第2切換元件之冗餘電路特開平4-328398 (對應美國專利5,3 1 9,599 )揭示：包含藉由非揮發性記憶體單元而構成之第1切換元件；以及藉由EPROM等之資料的寫入以及抹除自由的元件而構成之本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐Ί 7^ (請先閲讀背面之注意事項再填寫本頁) 訂 -線·· 經濟部智慧財產局員工消費合作社印製 514930 Α7 Β7 五、發明説明（2 ) 弟2切換兀件之几餘電路。 (請先閱讀背面之注意事項再填寫本頁) 特開平1 1 -1 6385揭示包含：多晶矽用預備列（行）解碼器；以及UPR〇M(unerasable PROM)用預備列（行）解 .碼器之半導體記憶裝置。特開平8-335674揭示：在具有被配置於半導體積體電路裝置之本線間之不同機能或特性之複數的電路中，藉由外部來之操作，使1個或2個以上之電路選擇性地接續於上述本線之半導體裝置之修整方法。發明摘要經濟部智慧財產局員工消費合作社印製在D RAM等之記憶體的製造工程中，雖在晶圓探針測試時進行不良位元之救濟，但是在之後的老化（a g i n g ) 或組裝工程中，有新產生不良，又，救濟處理不適當之故，有不良位元殘留，在組裝後也有需要進行救濟。就此觀點檢討：爲此搭載2種之熔絲，關於其中之1種，使用組裝後可以救濟之電氣熔絲。作爲2種之熔絲，可以舉：切斷型之雷射熔絲，以及如E P R〇Μ記憶單元之類的可以電氣地程式之記憶元件（電氣熔絲）。本發明者爲了缺陷救濟就於半導體裝置搭載電氣熔絲進行檢討。如依據此，電氣熔絲與附隨此之栓鎖電路等之晶片佔有面積比切斷型雷射熔絲與附隨此之栓鎖電路之晶片佔有面積變得相當大，如全部以電氣熔絲構成，面積報應過於大。因此，在想要組合切斷型熔絲與電氣熔絲而利用時’如將附隨個個熔絲之栓鎖電路以後的邏輯電路部份本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 514930 A7 B7 五、發明説明（3 ) (請先閱讀背面之注意事項再填寫本頁) 專用化而附隨個個之熔絲，依然淸楚了解面積報應還是太大。進而，在組合切斷型熔絲與電氣熔絲而利用之情形，由本發明者發現需要極力使：對個別之熔絲供給位址資訊之位址配線或由比較結果之傳達信號線之晶片佔有面積變小0 在前述周知文獻中，關於極力減少使用電氣熔絲與切斷型熔絲之雙方的情形的晶片佔有面積之增大之觀點並無記載。本發明之目的爲：在將以電氣熔絲與切斷型熔絲爲代表之元件構造不同之記憶元件使用於救濟用之位址資訊之保持的情形，由佈置之觀點極力1咸少由於那些記憶元件之晶片佔有面積的增大。本發明之進而別的目的爲提升：藉由電氣之程式保持救濟用之位址資訊之情形的橫跨長期之資料保持的信賴性〇本發明之前述以及其它目的與新的特徵由本詳細說明書之記述以及所附凸面，理應可以變得明白。經濟部智慧財產局員工消費合作社印製在本申請案所揭示之發明之中，如簡單說明代表性者之槪要，則如下述。【1】半導體裝置具有：正規的記憶體單元被配置之第 1記憶體陣列部以及冗餘用之記憶體單元被配置之第2記憶體陣列部。前述第1記憶體陣列部中，應救濟之記憶體單元之位址資訊被記億在元件構造相互不同之複數個的第 1記憶元件以及第2記億元件。被記憶於前述第1記憶元本纸張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -6 _ 514930 A7 B7 五、發明説明（4 ) 件之位址資訊與位址信號配線上之信號資訊以複數的第1 比較電路被比較，被記憶於前述第2記憶元件之位址資訊與位址信號配線上之信號資訊以複數的第2比較電路被比 .較。將對於藉由前述第1比較電路以及第2比較電路之比較結果的一致之第1記憶體陣列部之存取切換爲對於第2 記憶體陣列部之存取之控制係由救濟控制電路進行。前述複數個之第1記憶元件以及第1比較電路沿著位址信號配線被形成於第1區域，前述第2記憶元件以及第2比較電路被形成於鄰接前述第1區域之第2區域。前述第1記憶元件例如係藉由切斷之有無以進行資訊記憶之切斷型熔絲源記C切斷熔絲），前述第2記憶元件例如係藉由臨界値電壓之不同以進行資訊記憶之電氣可程式的非揮發性記憶體元件（電氣熔絲）。第1區域與第2區域沿著位址信號配線被分配，彼等被鄰接配置，即使使裝置構造或電路構成不同之記億元件並存於救濟位址記憶用，以位址信號配線方向之尺寸可以調整由於該構成之不同的晶片佔有面積之差，由佈置之觀點，可以極力抑制晶片佔有面積之增大。期望之形態可以爲：使前述第1比較電路以及第2比較電路共有位址信號配線。第1比較電路以及第2比較電路沿著位址信號配線被配置之故，無’須作成個別之必然性，共有化抑制晶片佔有面積之增大。期望之形態可以爲：在前述位址信號配線可以以直線橫穿前述第1區域與第2區域之鄰接部份。彎曲部如果少本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

514930 A7 B7 _ 五、發明説明（5 ) ，該位址信號配線用之配線通道寬可以小，此點也可以抑制晶片佔有面積之增大。 (請先閱讀背面之注意事項再填寫本頁) 前述第2記憶元件爲電氣熔絲時，半導體裝置如具備 .程式其臨界値電壓用之程式電壓的產生電路，前述第2記憶元件以比第1記憶元件還接近配置前述程式電壓的產生電路爲佳。可以使程式電壓傳達於第2記憶元件之電壓配線短，此點也可以抑制晶片佔有面積之增大。經濟部智慧財產局員工消費合作社印製對於前述第1記憶體陣列部以及第2記憶體陣列部，假定複數記憶體庫構成。此時，前述第1記憶體陣列部以及第2記憶體陣列部夾住前述第1區域以及第2區域而被配置於兩側。換言之，夾住前述第1區域以及第2區域在兩側配置記憶體庫。在如電路規模比較大之電氣熔絲之第 .2記憶元件被配置的第2區域，於兩側之記憶體庫的各側的記憶體庫以2段分離配置固有的第2記憶元件。相對於此，在如電路規模比較小之切斷熔絲之第1記憶元件被配置的第1區域，於兩側的記憶體庫的各側的記憶體庫以3 段分離配置固有的第1記憶元件。如以3段配置高密度化如電路規模小之切斷熔絲之第1記憶元件的配置，此點也可以抑制晶片佔有面積的增大。對於藉由救濟電路可以救濟的上限，在上限最大程度的缺陷最初產生之情形，在救濟其後所發生之新的缺陷的救濟變成不可能。如比最初的缺陷可以救濟的上限少，在救濟其後所發生之新的缺陷的救濟成爲可能。在考慮前者之救濟處理的效率化之情形，不管最初的缺陷是否爲上限本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~ 514930 A7 B7 五、發明説明（6 ) (請先閱讀背面之注意事項再填寫本頁) 之最大程度，都以相同之順序施以救濟處理較爲有效率。即，藉由前述第1記憶元件可以記憶之位址數使其與藉由前述第2記憶體陣列部可以救濟的救濟位址數的上限相等 .即可。例如爲此，可以具備：至少前述第1記憶元件的個數比第2記憶元件的個數還多，藉由前述第1以及第2記憶元件可以記憶的位址數被設爲比藉由前述第2記憶體陣列部可以救濟的救濟位址數之上限還多，選擇一部份的第 1比較電路的比較結果與第2比較電路的比較結果之選擇手段。線經濟部智慧財產局員工消費合作社印製【2】保持救濟位址資訊之電氣熔絲之類的第2記憶元件期望具有橫跨長期之資訊保持性能高的信賴性。依據此觀點之第2記憶元件可以設置：具有：第1源極電極、第 1汲極電極、浮動閘極電極以及控制閘極電極，可以保持不同臨界値電壓之非揮發性記憶電晶體元件；以及具有：第2源極電極以及第2汲極電極，以前述浮動閘極電極爲閘極電極，因應前述非揮發性記憶元件所具有之臨界値電壓，可以具有不同之相互電導之讀出電晶體元件，將因應前述讀出電晶體元件之相互電導所發生之信號傳達於傳達手段而構成。於上述中，例如，在使前述非揮發性記憶電晶體元件的1個臨界値電壓爲相對高的臨界値電壓（例如，電子被注入浮動閘之寫入狀態的臨界値電壓）、使其它的臨界値電壓爲低的臨界値電壓（例如，電子由浮動閘被放出之抹除狀態的臨界値電壓）時，在高臨界値電壓狀態中，前述本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 514930 A7 _____B7_ 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本頁) 讀出電晶體元件被設爲截斷狀態，於低臨界値電壓狀態中 ’讀出電晶體元件被設爲開啓狀態（依據電晶體元件的導電型當然也有相反之情形）。對於非揮發性記憶電晶體元件之抹除狀態例如可以藉由：使非揮發性記憶電晶體元件的第1汲極電極與控制閘電極爲電路的接地電壓之0V、使非揮發性記憶電晶體元件的第1源極電極爲6V、由浮動閘電極以通道電流將電子拔出第1源極電極而達成。前述寫入狀態例如可以藉由：使非揮發性記憶電晶體元件之第1 汲極電極與控制閘電極爲5V、使非揮發性記憶電晶體元件的第1源極電極爲如電路的接地電壓之0V、將在第1汲極電極產生之熱電子注入浮動閛而達成。— ：非揮發性記憶電晶體元件的浮動閘電極成爲前述讀出經濟部智慧財產局員工消費合作社印製 .電晶體元件的閘極電極之故，讀出電晶體元件採取浮動閘極電極之電子注入狀態、電子放出狀態，換言之，因應寫入狀態、抹除狀態之開關狀態或相互電導，可以使因應其之電流流於前述傳達手段。藉由上述，在讀出動作中，因應非揮發性記憶電晶體元件的臨界値電壓，不需要於該電晶體流過通道電流。因此，在讀出動作時，可以使非揮發性記憶電晶體元件之源極電極以及汲極電極個別成爲如0V 之電路的接地電位。因此，不會產生由第1汲極電極對浮動閘之弱熱電子注入。此時在控制閘電極也被設爲電路的接地電位之情形，通道電流也不會產生。因此，提升長期之資料保持性能，可以實現讀出不良率的降低。作爲前述第2記憶元件之電氣熔絲雖也可以以縱堆積本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) -、〇 . 514930 A7 ______^___B7 五、發明説明（8 ) (請先閱讀背面之注意事項再填寫本頁) 浮動閘與控制閘之堆疊構造的快閃記憶體單元構成，但是與CMOS製程等相比，製造製程變複雜。如考慮將上述救濟手段適用於以CMOS製程被製造的DRAM等之半導體裝置’如前述之電氣熔絲之第2記憶元件如可以以C Μ Ο S製程或單層多晶矽閘製程製造更好。例如，前述非揮發性記憶電晶體元件具有··電容電極透過絕緣層被設置於作爲浮動閘電極而作用之第1半導體區域之上的MIS電容元件；以及具有被形成在第2半導體區域之第1源極電極以及第 1汲極電極與閘極電極之MIS電晶體，前述電容電極被共通接續於前述閘極電極，可以作爲浮動閘電極而作用地構成―。———— … 藉由此，具有如前述電氣熔絲之第2記憶元件之半導 .體裝置對於CMOS製程或單層多晶矽閘製程之類的通常的邏輯電路製程或泛用dram製程，完全可以不追加新的製程而製造。經濟部智慧財產局員工消費合作社印製【3】依據本發明之別的觀點的半導體裝置係包含：具有複數的記憶體單元之記憶體單元陣列；以及包含記憶於前述記憶體單元中，應救濟之記憶體單元的位址資訊之複數的第1記憶元件之第1救濟位址記憶電路；以及包含記憶於前述記憶體單元中，應救濟之記憶體單元的位址資訊之複數的第2記憶元件之第2救濟位址記憶電路；以及將個別之記憶位址資訊與應被比較之位址資訊共通地傳達於前述第1救濟位址記億電路以及第2救濟位址記憶電路之位址信號配線。而且，前述第1記憶元件與第2記憶元件本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -j_ 514930 A7 ____B7_ _ 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 具有不同之元件構造，前述第1救濟位址記憶電路沿著前述位址信號配線被形成於第1區域，前述第2救濟位址記憶電路被形成在鄰接於前述第1區域之第2區域。經濟部智慧財產局員工消費合作社印製依據本發明之進而別的觀點的半導體裝置係包含：具有複數的記憶體單元，一部份的記憶體單元被設爲代替其它的記憶體單元之冗餘用的記憶體單元之記憶體單元陣列 ;以及包含記憶應以前述冗餘用之記憶體單元救濟的記憶體單元之位址資訊之複數的第1記憶元件與第1比較電路之第1救濟位址記憶電路；以及包含記憶應以前述冗餘用之記憶體單元救濟的記憶體單元之位址資訊之複數的第2記憶元件與第2比較電路之第2救濟位址記售、電路；以及將個別之記憶位址資訊與應被比較之位址資訊共通地傳達於前述第1救濟位址記憶電路以及第2救濟位址記億電路之位址信號配線。而且，前述第1記憶元件與第2記憶元件具有不同之元件構造，前述第1比較電路在被記憶於前述第 1記憶元件之位址資訊與位址信號配線上之信號資訊之比較結果爲一致時，輸出第1選擇信號，前述第2比較電路在被記憶於第2記憶元件之位址資訊與位址信號配線上之信號資訊的比較結果爲一致時，輸出第2選擇信號，具有 :選擇前述第1選擇信號或第2選擇信號之一方，當成前述冗餘用之記憶體單元的選擇指示信號之選擇電路。詳細說明圖2係顯示本發明之半導體裝置之一例之DRAM。同圖本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ _ 514930 A7 __._ B7 __ 五、發明説明（10 ) (請先閱讀背面之注意事項再填寫本頁) 所示之D RAM雖無特別限制，係在單結晶矽之類的1個的半導體基板（半導體晶片）藉由周知的CMOS半導體積體電路製造技術而被形成。 D R A Μ 1係具有4個的記憶體庫B N K 1〜B N K4。各記憶體庫ΒΝΚ1〜ΒΝΚ4被分割爲左右2記憶體墊MAT1R 、 MAT1L〜MAT4R、Μ ΑΤ4 L，於記憶體墊間被配置X解碼器 (行位址解碼器）XDEC1〜XDEC4。每一記憶體墊被配置 • Υ 解碼器（列位址解碼器）丫 DEC1R 、 YDEC1 L〜丫 DEC4R、Y D E C4 L、歹丨J開關·主放大器電路S W .AMP1R、SW . AMP1L〜SW . AMP4R、SW · AMP4L 〇 ....... ..... ' ' ' … - - - ^ " 在被上下2段配置的記憶體庫ΒΝΚ1、 ΒΝΚ2與ΒΝΚ3 .、ΒΝΚ4之間配置有：資料輸入輸出緩衝器DBUF、位址輸入緩衝器AB U F、記憶體存取控制信號的輸入緩衝器C B U F ，接續於前述緩衝器DBUF、ABUF、CBUF之省略圖示的銲墊等之外部接續電極被配置於其之周邊。經濟部智慧財產局員工消費合作社印製前述記憶體墊MAT1R、MAT1L〜MAT4R ' MAT4L雖無特別限制，但如以記憶體墊MAT 1 L爲代表所所示般地， .資料輸入輸出端子被結合於以讀出放大器SA爲中心之折返交點方式的位元線BL之同時，選擇端子多數具有被接續於字元線W L之動態記憶體單元M C。代替折返交點方式，也可以採用1交點方式。字元線WL之選擇係以XDEC1爲代表之X解碼器進行，由被選擇之記憶體單元MC被讀出於g 補位元線BL、BL之記憶資訊以讀出放大器SA被放大。g 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） „ ~ " 514930 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（11 ) 補位元線BL、BL之選擇藉由由以YDEC1 L爲代表之丫解碼器來之選擇信號，以由S W · A Μ P 1 L爲代表之列開關放大電路之列開關進行。如係資料讀出動作，記憶體單元之讀出資料以由SW · AMP1L爲代表之列開關主放大器電路的主放大器被放大，由資料輸入輸出緩衝器DBUF被輸出於外部。如係資料寫入動作，由資料輸入輸出緩衝器D B U F 被輸入之寫入資料以由SW · AM P1L爲代表之列開關主放大器電路的主放大器被放大，被給予互補位元線。雖省略詳細之說明，但是D RAM以需要之更新期間進行對於記憶體單元之記憶資訊之更新動作。前述各記憶體墊MAT1R、MAT1L〜l\TAT4R、MAT4L 被分成正規陣列（第1記憶體陣列）NARY與冗餘陣列（第2記憶體陣列）RARY ，前述記憶體單元被配置於各陣歹ij NARY、RARY。冗餘陣列RAR丫被定位爲被利用在正規陣列NARY之缺陷的救濟用之救濟陣列，相對於此，正規陣列NAR丫被定位爲被救濟陣列。進行以前述冗餘陣列RARY之記億體單元代替前述正規陣列NARY之缺陷用之救濟位址資訊的記憶、以及存取位址與救濟位址資訊的比較等之救濟用的動作之救濟用電路2被設置於記憶體庫間的區域。記憶體的救濟一般雖設爲可以對於X位址（行位址）、丫位址（列位址）之個個而進行，但是此處，以X位址救濟爲例做說明。圖3係顯示救濟規模的槪念。雖無特別限制，但是救濟規模係以記憶體庫單位爲28字元線份。即，如依循圖2例本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

514930 A7 B7 五、發明説明（12 ) ，對於1個的記憶體庫之正規陣列NARY之字元線，2 8 字元線份的冗餘用的字元線被配置於冗餘陣列RARY之1 個之區域。將冗餘用之字元線使用於哪個正規的字元線的 .代替，係作爲救濟位址被儲存在切斷熔絲方塊LFB 、電器熔絲組M FS 。切斷熔絲方塊LFB具有8個的切斷熔絲組 LFS1〜LFS8，4個的切斷熔絲組LFS1〜LFS4分別具有4個之藉由雷射熔絲之救濟位址的切斷記憶電路（第1救濟位址記憶電路）LFA，4個的切斷熔絲組LFA5〜LFS8分別具有3個之藉由雷射熔絲之救濟位址的切.斷記憶電路LFA。雷射熔絲（第1記憶元件）因應切斷之有無，決定記億資訊的邏輯値。在圖3之例申，1個之救濟位址（此處，1 條的字元線的位址）可以以1 0位元之位址信號被特定，救濟位址的記憶以其之互補位址信號進行之故，在1個的救濟位址的切斷記憶電路LFA配置有2 0個之雷射熔絲。前述電器熔絲組M FS具有4個之藉由電器熔絲之救濟位址的電氣記憶電路（第2救濟位址記憶電路）M F Α。電氣熔絲（第2記憶元件）具有利用依據臨界値電壓之不同進行資訊記憶之可以電氣程式之非揮發性記憶體元件之構成。構成本身之詳細後述。圖4係顯示對於1個的記憶體庫之救濟方式的槪念。由圖3之說明可以明白地，1個之記憶體庫可以將28字元線份的冗餘字元線分配於救濟時，救濟位址的切斷記憶電路LFA設置匹敵救濟之上限之2 8個，在此之外，進而設置4個之救濟位址的電氣記憶電路M F A。總之，2 8條的冗本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .15 - " (請先閱讀背面之注意事項再填寫本頁) 訂線經濟部智慧財產局員工消費合作社印製 514930 A7 B7 五、發明説明（13 ) (請先閱讀背面之注意事項再填寫本頁) 餘字元線之內4條不管爲雷射熔絲或電氣熔絲，都可以做救濟位址的設定。在顯示此時之救濟方式的槪念之圖4中，RWL0〜RWL27係冗餘字元線，RWDRV係驅動冗餘字元線之冗餘字元驅動器。救濟位址的切斷記憶電路LFA分別被分配於固有的冗餘字元線的選擇。圖4中，以3所示者係總稱冗餘字元線的選擇信號。其中，冗餘字元線 RWL27〜RWL27之選擇藉由#3、#7、#11、#15之號碼的切斷記憶電路LFA或#1、#3、#4之電氣記憶電路MFA之其一也被設爲可能。將哪個之輸出利用於對應的冗餘字元線的選擇係以選擇器SEL1〜SEL4選擇之。該選擇相同地可以以藉由臨界億鼋壓之不同進行資訊記憶之亀氣可程式的電氣熔絲電路4可程式弟決定。又，不限定於藉由選擇器 .SEL1〜SEL4可以選擇之構成，也可以將電氣熔絲組MFA分配於其專用之冗餘字元線的救濟。經濟部智慧財產局員工消費合作社印製作爲被救濟電路之正規陣列NARY中應救濟的字元線的位址，換言之，共通於在該字元線接續選擇端子之記憶體單元之行位址被設定在救濟位址之切斷記憶電路L F A、以及電氣記憶電路M FA。在晶圓階段之救濟係以雷射切斷切斷記憶電路LFA之雷射熔絲而進行。組裝後產生新的缺陷，或晶圓階段之救濟不完全之情形，雷射熔絲之切斷已經不可能之故，電氣程式電氣記憶電路MFA進行新的救濟位址的記憶。於被施以救濟的DRAM中，切斷記億電路 LF A以及電氣記憶電路M FA分別比較救濟位址與存取位址，一致時，設成選擇對應之冗餘字元線之選擇信號3之準本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） ~\〇1 514930 A7 _____B7 五、發明説明（14 ) 位。被記憶於切斷記憶電路L F A以及電氣記憶電路M F A之其中一個的救濟位址一被設爲與存取位.址一致（救濟安打 )’藉由該存取位址之對於正規陣列NARY之定址動作被抑止’代替此，被救濟安打之冗餘字元線被定址，進行記憶體動作。如前述般地，1個之記憶體庫可以將28字元線份的冗餘字元線分配於救濟時，救濟位址的切斷記憶電路L F A被設置可以匹敵救濟的上限之28個，進而設置4個之救濟位址的電氣記憶電路MFA，28條的冗餘字元線之內4條不管爲雷射熔絲或電氣熔絲，都可以做救濟位址的設定。對於藉由救濟電路可以救濟的上限，在土_限最大-程度的缺陷最初產生之情形，在救濟其後所發生之新的缺陷的救濟變成不可能。如比最初的缺陷可以救濟的上限少，在救濟其後所發生之新的缺陷的救濟成爲可能。在考慮前者之救濟處理的效率化之情形，不管最初的缺陷是否爲上限之最大程度，都以相同之順序施以救濟處理較爲有效率。考慮此，藉由前述雷射熔絲可以記憶之位址數被設爲與藉由前述冗餘字元線可以救濟之救濟位址數的上限相等。圖5係顯示切斷記憶電路 LFA之具體例。 RATT(i = 3〜12)係行位址信號之非反轉行位址配線， RABT係行位址信號的反轉行位址配線。將彼等總稱爲內部互補行位址信號配線，此處設爲對應1 〇位元的位址信號A3〜A1 2之互補位址信號之20條。η通道型之開關MOS 電晶體Q 1之閘極被接續於個個之內部互補行位址信號配線本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） .17 -~ (請先閲讀背面之注意事項再填寫本頁) 、1Τ -線!· 經濟部智慧財產局員工消費合作社印製 514930 A7 B7 五、發明説明（15 ) TATT、RABT，雷射熔絲5被配置在M〇S電晶體Q1 之源極與電路的接地端子Vss之間，MOS電晶體Q1之汲極被共通接續於讀出線6。P通道型預先充電MOS電晶體 Q3被接續於讀出線6之同時，由P通道型MOS電晶體Q2 與反相器IV形成之箝位電路被接續著。前述MOS電晶體 Q 1被設爲第1比較電路之一例。雷射熔絲5在初期狀態中，爲接續狀態，救濟位址的程式在救濟位址A1 2〜A3之互補信號被輸入救濟位址互補行位址信號配線RATT、 RABT時，切斷高準位之信號配線線，換言之，被設爲開啓狀態之MOS電晶體側之熔絲。—例如，救濟位址A1 2〜A3爲“ 0001 0ΊΌ1 01 “時，藉由切斷 #20、#19、#18、#7、#16、#5、#14、#3、#12、#1 之號碼的雷射熔絲以設定救濟位址。由此可以明白地，被設定之救濟位址的位址信號一被輸入，藉由此，接續於被設爲開啓狀態之MOS電晶體Q1之熔絲全部被由接地端子Vss 切斷之故，讀出線6未被放電。被設定之救濟位址以外之位址被輸入時，讀出線6 —定放電。如此，讀出線6藉由是否放電可以判定是否救濟安打。例如，預先充電MOS電晶體Q3每一記憶體存取循環將讀出線6預先充電爲高準位 (電源電壓Vdd )，在該狀態，箝位電路Q2、 IV被設爲箝位狀態，信號3初期化爲高準位。如係救濟安打，箝位電路Q2、IV之箝位狀態被維持。圖6係顯示電氣記憶電路MFA之具體例。電氣記憶電路M FA具有行位址1位元份之單位單元UNITb共10組，個 (請先閲讀背面之注意事項再填寫本頁) $ 經濟部智慧財產局員工消費合作社印製

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _巧8 514930 A7 B7 五、發明説明（16 ) 單位單元UNITb之輸出與圖5相同地，被共通接續於讀出線6 ’預先充電MOS電晶體Q3、箱位用之MOS電晶體Q2 以及反相器I V被接續於讀出線6。圖6之單位單元U N丨T b .係被對應於圖5之位址1位元份之單位單元U N丨T a之機能〇單位單元UNITb具有電氣熔絲部1〇、栓鎖部11、以及比較部1 2。前述栓鎖部1 1以及比較部彳2係被設爲第2比較電路之一例。電氣熔絲部1 0係實現具有橫跨長期之資訊保持性能高之信賴性的構造者，係由η通道型MOS電晶體Q1 0、p通道型-MOS電容元件Q11、η通道-型讀出MOS電晶體Q13形成。前述MOS電晶體Q10以及MOS電容元件Q11係構成第 1源極電極ST、第1汲極電極DT、浮動閘電極FG以及控制閘電極CG，實現可以具有不同之臨界値電壓之非揮發性記憶電機朗元件。透過η通道型MOS電晶體Q12電壓PRG 被施加於汲極電極DT，電壓SLT被施加於源極電極ST、電壓CGT被施加於控制閘電極CG。讀出MOS電晶體Q13係以前述浮動閘電極FG爲閘極電極，因應前述非揮發性記憶元件具有之臨界値電壓，被設爲可以具有不同之相互電導。因應讀出用M OS電晶體 Q 1 3之相互電導之電流的路徑係藉由ρ通道型之預先充電 MOS電晶體QT5與η通道型之閘極MOS電晶體Q14之串聯電路而構成。於上述電氣熔絲部1 〇中，例如，設由Μ〇s電晶體Q 1 0 (請先閱讀背面之注意事項再填寫本頁) 訂線!· 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19 - 514930 A7 _ B7__ 五、發明説明（17 ) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製以及MOS電容元件Q1 1形成之非揮發性記憶電晶體元件的 1個之臨界値電壓爲相對高的臨界値電壓（例如，電子被注入浮動閘（FG )之寫入狀態的臨界値電壓）、將其它之臨界値電壓設爲低的臨界値電壓（例如，電子由浮動閘被放出之抹除狀態之臨界値電壓）時，在高臨界値電壓狀態中，前述讀出M OS電晶體Q1 3被設爲截斷狀態，在低臨界値電壓狀態中，讀出MOS電晶體Q1 3被設爲開啓狀態。對於非揮發性記憶電晶體元件（Q 1 〇、 Q 1 1 )之抹除狀態例如可以藉由：使非揮發性記憶電晶體元件（Q1 0、Q11 ) 之第1汲極電極（DT )與控制閘電極.（CGT )成爲如電路之接地電壓之0V、使非揮發性記憶電晶體_元件（Q10、 Q1 1 )之第1源極電極（ST )成爲6V ，由浮動閘電極（ FG )以通道電流將電子由第1源極電極（ST )拔除而達成。對於非揮發性記憶電晶體元件（Q 1 0、Q 1 1 )之寫入狀態例如可以藉由：使非揮發性記憶電晶體元件（Q 1 〇、 Q11 )之第1汲極電極（DT )與控制閘電極（CG )成爲 5V、使非揮發性記憶電晶體元件（Q 1 0、Q 1 1 )之第1源極電極（ST )成爲如電路的接地電位Vss之OV ，將在第 1汲極電極（DT )所產生之熱電子注入浮動閘（F G )而達成。非揮發性記憶電晶體元件（Q 1 0、 Q 1 1 )之浮動閘電極（FG )成爲前述讀出MOS電晶體Q13之閘極電極之故，讀出MOS電晶體Q13採取浮動閘極電極（FG )之電子注入狀態、電子放出狀態，換言之，因應寫入狀態、抹除本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -2〇 - 514930 A7 B7 五、發明説明（18 ) 狀態之開關狀態或相互電導，可以使因應其之電流透過閘極Μ〇S電晶體Q 1 4而流通。藉由上述，在讀出動作中，因應非揮發性記憶電晶體元件（Q 1 0、 Q 1 1 )的臨界値電壓，不需要於Μ〇S電晶體Q 1 〇流過通道電流。因此’在讀出動作時，可以使非揮發性記憶電晶體元件（Q1 〇、 Q11 ) 之源極電極（ST )以及汲極電極（DT )個別成爲如0V之電路的接地電位Vss。因此，不會產生由第1汲極電極（ DT )對浮動閘（FG )之弱熱電子注入。此時在控制閘電極（FG )也被設爲電路的接地電位Vss之情形’通道電流也不會產生。因此，提升長期之資料保持性能，可以實現讀出不良率的降低。 -------- 前述栓鎖部11係以反相器IV1、IV2被反向並聯接續之靜態栓鎖而構成。比較部1 2係在讀出線6與電路之接地端子Vss之間具有η通道型MOS電晶體Q16、Q17之串聯路徑與η通道型MOS電晶體Q18、 Q19。反相器IV1之輸出被結合在 MOS電晶體Q16之閘極，反相器IV2之輸出被結合在MOS 電晶體Q1 8之閘極。MOS電晶體Q17之閘極被接續於前述行位址信號的反轉行位址配線RABT、MOS電晶體Q19 之閘極被接續於前述行位址信號的非反轉行位址配線 RATT。在電氣熔絲部1 0記憶救濟位址之情形，雖無特別限制，但是以救濟位址的位址位元“ 1 “爲寫入對象，對於其它，使之維持抹除狀態。例如，被對應於圖6所示之1個的本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

T 给；-- 經濟部智慧財產局員工消費合作社印製 514930 A7 B7 五、發明説明（19 ) 電氣熔絲部10之救濟位址的位址位元如爲“ 1 “，於該電氣熔絲部1 〇進行寫入，非揮發性記憶電晶體元件（Q1 0、 Q11 )之臨界値電壓被設爲高的臨界値電壓狀態’前述讀出 Μ OS電晶體Q1 3被設爲截斷狀態。在對於其它之抹除狀態中，藉由低臨界値電壓狀態，讀出MOS電晶體Q1 3被設爲開啓狀態。對於電氣熔絲部1 0之讀出動作隨無特別限制，在電源投入時或重置時被進行，動作電源只要被維持，讀出資料被保持在前述栓鎖部1 1。對應救濟位址的邏輯値“1 “ ’ 對應於被寫入之電氣熔絲部10.者係反相器IV1之輸出被設爲 “ 1 “、反相器IV2之輸出被設爲“ 0 “。因此，依據在閘極接受RABT2 MOS電晶體Q17之開關狀態，可以判定對應位址位元是否與救濟位址的對應位元一致。RABT係對應之存取行位址位元的反轉準位之故，對應之存取行位址位元如爲“ 1 “，將MOS電晶體Q1 7之關閉狀態而且讀出線6維持爲高準位。在對應對應救濟位址的邏輯値“ 〇 “ 、非救濟位址的邏輯値“ 1 “、 “ 〇 “，被設爲抹除狀態之電氣熔絲部10者中，與前述相反，反相器IV1之輸出被設爲 “ 0 “、反相器丨V2之輸出被設爲“ 1 “。因此，在此情形，依據於閘極接受RATT之MOS電晶體Q19之開關狀態，可以判定對應位址位元是否與救濟位址的對應位元一致。 RA丁丁<_丨>係對應之存取行位址位元的非反轉準位之故，對應之存取行位址位元如爲“〇 “，將MOS電晶體Q17之關閉狀態而且讀出線6維持爲高準位。由此可以明白地，在 (請先閱讀背面之注意事項再填寫本頁) 、τ

經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 22- 514930 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（2〇 ) 與程式之救濟位址一致的存取行位址被供給時，將讀出線 6維持爲高準位。此關係係與藉由切斷熔絲之切斷記憶電路LFA之情形相同。又，對於全部位元“ 0 “之非救濟位址，爲了不判定救濟安打，雖無特別圖示，但是電氣記憶電路M F A具有產生救濟啓動位元用之單位單元，此單位單元包含前述電氣熔絲部1 〇以及栓鎖部1 1，在以該電氣記憶電路M F A進行救濟之情形，於電氣熔絲部10進行寫入，將反相器IV1之輸出與讀出線6結合，將未被利用於救濟的電氣記憶電路M F A之讀出線6強制爲接地電壓Vss。前述非撣發性記憶電晶體元件（Q10、Q 1 1 )雖也可以以將浮動閘與控制閘串聯堆積之堆疊構造的快閃記憶體構成，但是與CMOS製程等相比，製造製程變得複雜。如考慮將圖6之救濟手段適用於以CMOS製程被製造的DRAM 等之半導體裝置，前述非揮發性記憶電晶體元件（Q 1 〇、 Q1 1 )只要可以以CMOS製程或單層多晶矽閘製程製造便可以。例如，雖位特別圖示，前述非揮發性記憶電晶體元件（Q10、Q11 )可以具有：電容電極（FG )透過如閘極氧化膜之類的絕緣層被設置於作爲控制閘電極（C G )而作用之η型井區域（第1半導體區域）之上之MIS電容元件 Q1V;以及具有被形成在P型井區域（第2半導體區域）之第1源極電極（ST )以及第1汲極電極（DT )與閘極電極（FG )之MIS電晶體Q10，前述電容電極被更通接續於前述閘極電極，作用爲浮動閘電極（FG )地構成。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 23 - (請先閱讀背面之注意事項再填寫本頁)

514930 A7 B7 五、發明説明（21 ) 藉由此，具有如前述電氣熔絲之類的第2記憶元件的半導體裝置對於CMOS製程或單層多晶矽閘製程之類的通常的邏輯電路製程或泛用DRAM製程，完全可以不追加新 .的製程而製造。圖1係顯示構成前述電氣熔絲組之救濟位址的電氣記憶電路MFS與救濟位址的切斷記憶電路LFS之佈置構成。如比較圖5與圖6便可以明白地，單位單元UNITa、 UNITb 之電路規模在行位址1位元份相當不同。著眼於此，直現狀鋪設對救濟位址的電氣記憶電路M FS以及切斷記憶電路 LFS供給位址比較用之行位址信號之位址信號配線20，沿著該位址信號配線20將前述救濟位址的切斷記億電路LFS 形成於第1區域21，在與其鄰接之第2區域22形成前述救 .濟位址之電氣記憶電路MFS。於圖1中，在電氣記憶電路 M FS之單位單元UNITb中，ΕΜ係電氣熔絲部10之形成區域、Eb2係第2比較電路之栓鎖部11以及比較部12之形成區域。切斷記憶電路MFS之單位單元UNITa中，Ea1係雷射熔絲5之形成區域、Ea2係第1比較電路之開關MOS電晶體Q1之形成區域。區域23係前述預先充電電晶體Q3以 •及箝位電路（Q2、 IV )之形成區域。區域23之各箝位電路（Q2、IV )之輸出係依循圖4之構成，作爲冗餘字元線選擇信號朝向冗餘字元驅動器RW DRV被供給。進而，區域 23之各箝位電路（Q2、IV )之輸出被供給於救濟控制電路24。救濟控制電路24依據區域2 3之各箝位電路（Q2、 IV )之輸出，即使只有1個一判定救濟安打，爲了將對於 _^ 堯-- (請先閱讀背面之注意事項再填寫本頁) -I-口經濟部智慧財產局員工消費合作社印製

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 - 514930 A7 B7 五、發明説明（22 ) 正規記憶體陣列部nary之存取切換控制爲對於冗餘記憶體陣列RARY之存取，活性化禁止正規的字元驅動器以及正規的行解碼器之動作的存取禁止信號25。第1區域21與第2區域22沿著位址信號配線20被分配，彼等被鄰接配置之故，即使使裝置構造以及電路規模不同之電氣熔絲與切斷熔絲與救濟位址記憶用倂存，以位址信號配線20方向之尺寸可以調整由於該構成之不同之晶片佔有面積之差，由佈置之觀點，於救濟電路倂用電氣熔絲時，可以極力抑制晶片佔有面積之增大。第1區域2 1與第2區域22之位址比較電路係共有位址信號配線20。第1區域2 1與第2區域22係沿著位址信號配線20被配置之故，並無作成個別之必然性，位址信號配線 20之共有化作用爲抑制晶片佔有面積之增大。如模型地顯示此狀態，可以如圖7地表現。救濟控制電路24在電氣記憶電路（UNITb )與切斷記憶電路（UNITa )中被共通化。期望之形態爲：在前述位址信號配線20以直線橫過前述第 1區域2 1與第2區域22之鄰接部份。彎曲部如少，位址信號配線20用之配線通道寬可以小，此點也可以抑制晶片佔有面積之增大。在對於電氣熔絲之電氣寫入需要高電壓之情形，如圖 8所示般地，對於程式電氣熔絲之臨界値電壓用之程式電壓的產生電路之昇壓電源電路26，電氣熔絲以比起切斷熔絲更接近配置於前述昇壓電源電路26爲佳。藉由此，可以使將程式電壓傳達於電氣熔絲之電壓配線變短，此點也可本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 25 (請先閲讀背面之注意事項再填寫本頁) 、1·

經濟部智慧財產局員工消費合作社印製 514930 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（23 ) 以抑制晶片佔有面積增大。如考慮夾住前述第1區域2 1以及第2區域22，記憶體庫被配置於兩側之構成，如圖9所示般地，在電路規模比較大的電氣熔絲被配置之第2區域，於兩側之記憶體庫的各側的記憶體庫以2段分離配置固有的電氣熔絲。相對於此’在電路規模比較小之切斷熔絲被配置的第1區域，於兩側的記憶體庫的各側的記憶體庫合倂以3段分離配置固有的切斷熔絲。如以3段配置高密度化電路規模小之切斷溶絲之配置，此點也可以抑制晶片佔有面積的增大。圖1 0 係以D R A Μ 1之全體顯示前述切斷熔絲的3段分離配置狀態。圖Ή係前述切斷熔絲之3段分離配置狀態更詳細被顯示之例。圖1 1中，3 0係雷射熔絲5之陣列、3 1係Μ〇S電晶體Q1之陣列、32係讀出線6等。圖1 2係顯示改變救濟電路之配置例。將圖2說明之記憶體庫之構成如圖1 2般地構成，也可以在X解碼器XDEC 之間配置救濟電路2a〜2d 。救濟電路2a〜2d具有與前述救濟電路2同樣之構成。X D E C係行解碼器、Y D E C系列解碼器、S W · A Μ P係列開關主放大電路。救濟電路2 a被分配於記憶體墊MAT1 U、MAT2U，救濟電路2b被分配於記憶體墊Μ AT 1 L、M AT 2 L，救濟電路2 c被分配於記憶體墊 MAT3U、MAT4U、救濟電路2 d被分配於記憶體墊m AT 3 U 、MAT4U 。以上雖依據實施形態具體說明由本發明者所完成之發明，但是本發明並不限定於此，在不脫離其之要旨之範圍本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 26 (請先閲讀背面之注意事項再填寫本頁)

514930 A7 B7 五、發明説明（24 ) ，不用說可以有種種變更之可能。 (請先閱讀背面之注意事項再填寫本頁) 例如，記憶體庫與記憶體墊之數目並不限定於圖2等說明之構成，可以適當增減。又，電氣熔絲之電路構成也可以適當變更。例如，複數組設置圖6之Q 1 0、Q 1 1、Q 1 3 ，串聯接續各組之Q 1 3，對於救濟資訊之長期保持之信賴性可以更提升。又，不限定於X位址救濟，也可以設爲能夠救濟丫位址救濟或X、丫位址雙方。又，電氣熔絲與切斷熔絲之段數不限定於2段或3段，可以變更爲適當的段數。又，本發明並不限定於D R A Μ ，也可以廣泛適用於同步DRAM、靜態RAM、與那種記憶體一齊搭載中央處理裝置（CPUT等之系統LS丨等之半導體裝置。——一… 於本申請案所揭示之發明中，如簡單說明由代表性者所獲得之效果，則如下述。即，如電氣熔絲與切斷型熔絲所代表般地，將元件構造不同之記憶元件使用於救濟用的位址資訊之保持之情形，由佈置之觀點可以極力減少由於那些記憶元件之晶片佔有面積的增大。經濟部智慧財產局員工消費合作社印製可以使藉由電氣程式，保持救濟用之位址資訊之情形的橫跨長期之資料保持的信賴性提升。圖面之簡單說明圖1係顯示構成電氣熔絲組之救濟位址的電氣記憶電路與救濟位址的切斷記憶電路的佈置構成之說明圖。圖2係顯示本發明之半導體裝置的一例之DRAM之方塊本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27 - 514930 A7 B7 五、發明説明（25 ) 圖。 (請先閲讀背面之注意事項再填寫本頁) 圖3係顯示圖2之DRAM之救濟規模的槪念之說明圖。圖4係顯示對於圖2之D R A Μ之1個的記憶體庫之救濟 .方式的槪念之說明圖。圖5係顯示切斷記憶電路之具體例之電路圖。圖6係顯示電氣記憶電路的具體例之電路圖。圖7係模型顯示基於第1區域與第2區域之位址信號配線之共有化的狀態之說明圖。圖8係顯示對於程式電氣熔絲的臨界値電壓用之程式電壓的發生電路之電氣熔絲與切斷熔絲的配置例之說明圖。圖9係顯示以3段配置高密度化電路規-模小的切斷熔絲之配置例之說明圖。圖1 〇係以DRAM之全體顯示切斷熔絲之3段分離配置狀態之方塊圖。圖1 1係詳細顯示切斷熔絲的3段分離配置狀態之電路圖。經濟部智慧財產局員工消費合作社印製圖1 2係救濟電路以及記憶體庫的配置不同之別的 DRAM之方塊圖。主要元件對照 BNK1〜BNK4 記憶體庫 MAT1 R,MAR1 L〜MAT4R,MAT4L 記憶體墊 MC 記憶體單元 NARY 正規陣列本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -28 - 514930 A7 B7 五、發明説明（26 ) RARY 冗 2 救 LFB 切 LFS1〜LFS8 切 3 冗 5 雷 6 讀 RWL0 〜RWL27 冗 UNITa 切 UNITb 電餘陣歹U 濟用電路斷熔絲方塊斷熔絲組餘字元線選擇信號射熔絲出線餘字元線斷記憶電路的單位單元氣記憶電路的單位單元 ----------裝-- (請先閲讀背面之注意事項再填寫本頁) 訂線經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -29 -

Claims

^^tlJ<K;^VJi力年 / 月β 日所提之修ip本有#瘦更實«^容是否准予修10 經濟部智慧財產局員工消費合作社印製 514930 ........ -·· /\ ο 1修正骂年月曰:1 D8 六、申-转种---- 第9011 5002號專利申請案中文申請專利範圍修正本 :民國9 1年1月修正 • 1 · 一種半導體裝置，其特徵爲：包含：個別具有複數的記憶體單元之第1記憶體部以及第2記憶體部；以及在前述第1記憶體部中記憶應救濟的記憶體單元之位址資訊’並且相互元件構造不同之複數個第1記憶元件以及第 2記憶元件；以及比較被記憶於前述第1記憶元件之位址資訊與位址信號配線上之信號資訊之複數的第1比較電路；以及比較被記憶於前述第2記憶元件之位址資訊與位址信號配線上之信號資訊之複數的第2比較電路·，以及將對藉由前述第1比較電路以及第2比較電路之比較結_ 果的一致之第1記憶體部之存取切換控制爲對第2記憶體部之存取之救濟控制電路，前述複數個的第1記憶元件以及第1比較電路係沿著位址信號配線被形成在第1區域，前述第2記憶元件以及第2 比較電路被形成在鄰接前述第1區域之第2區域。 2 .如申請專利範圍第1項記載之半導體裝置，其中前述第1比較電路以及第2比較電路係共有位址信號配線。 3 .如申請專利範圍第2項記載之半導體裝置，其中前述位址信號配線係以直線橫穿前述第1區域與第2區域之鄰接部份。 ----------— (請先閎讀背面之注意事項再填寫本頁) 、11 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ~Γ 514930

----------- (請先閲讀背面之注意事項再填寫本頁) 4 .如申請專利範圍第1項記載之半導體裝置，其中前述第1記憶元件係藉由切斷之有無以進行資訊記憶之切斷型熔絲元件，前述第2記憶元件係藉由臨界値電壓之不同以進行資訊記憶之電氣可程式的非揮發性記憶體元件。 5 .如申請專利範圍第4項記載之半導體裝置，其中包含 :包含上述第1記憶體部與第2記憶體部之第1記憶體陣列部以及第2記憶體陣列部，前述第1記憶體陣列部以及第2 記憶體陣列部係夾住前述第1區域以及第2區域被配賡於兩側，在第1區域，於兩側之第1以及第2記憶體陣列部之各側以3段分離配置固有的第1記憶元件，在第2區域’於兩側之第1以及第2記憶體陣列部之各側以2段分離配置固有的第2記憶元件。 6 .如申請專利範圍第4項記載之半導體裝置，其中具有被利用於前述第2記憶元件之程式之程式電壓產生電路，前_ 述第2記憶元件比起第1記憶元件還更接近前述程式電壓產生電路而被配置。經濟部智慧財產局員工消費合作社印製 7 .如申請專利範圍第4項記載之半導體裝置，其中前述第1記憶元件的個數比第2記憶元件之個數多，藉由前述第 1以及第2記憶元件可以記憶之位址數被設爲比藉由前述第 2記憶體陣列部所可以救濟之救濟位址數之上限還多’進而具有選擇一部份的第1比較電路的比較結果與第2比較電路之比較結果之選擇手段。 8 .如申請專利範圍第7項記載之半導體裝置’其中藉由前述第1記憶元件可以記憶之位址數被設爲與藉由前述第2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 2 _ 514930 Α8 Β8 C8 D8 91. 1. 每月β 々、申請專利範谓記憶體陣列部所可以救濟之救濟位址數之上限相等。 9 ·如申請專利範圍第4項記載之半導體裝置，其中前述第2記憶元件包含：具有第1源極電極、第1汲極電極、浮動閘電極以及控制閘電極，可以具有不同之臨界値電壓之非揮發性記憶電晶體元件；以及具有第2源極電極以及第2汲極電極，以前述浮動閘電極爲閘極電極，因應前述非揮發性記憶元件所具有之臨界値電壓，可以具有不同之相互電導之讀出電晶體元件；以及因應前述讀出電晶體元件的相互電導而被產生之信號的傳達手段。 1 0 ·如申請專利範圍第9項記載之半導體裝置，其中前述非揮發性記憶電晶體元件具有：電容電極透過絕緣層被設置於作爲控制閘電極而作用之第1半導體區域之上之MIS 電容元件；以及具有被形成在第2半導體區域之第1源極電’ 極以及第1汲極電極與閘極電極之MIS電晶體，前述電容電極被共通接續於前述閘極電極，作用爲浮動閘極電極。 11. 一種半導體裝置，其特徵爲：包含：具有複數的記憶體單元之記憶體單元陣列；以及包含記憶在前述記憶體單元中應被記憶之記憶體單元的位址資訊之複數的第1記憶元件之第1救濟位址記憶電路；以及包含記憶在前述記憶體單元中應被記憶之記憶體單元的位址資訊之複數的第2記憶元件之第2救濟位址記憶電路；以及 (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 3 - 514930

(請先閱讀背面之注意事項再填寫本頁) 將個別之記憶位址資訊與應被比較之位址資訊共通傳達於前述第1救濟位址記憶體電路以及第2救濟位址記憶電路之位址信號配線，前述第1記憶元件與第2記憶元件具有不同之元件構造 ’前述第1救濟位址記憶電路係沿著前述位址信號配線被形成於第1區域，前述第2救濟位址記憶電路係被形成在鄰接於前述第1區域之第2區域。 12. —種半導體裝置，其特徵爲：包含：具有複數的記憶體單元，一部份的記憶體單元被設爲代替其它的記憶體單元之冗餘用之記憶體單元之記憶體單元陣列；以及包含記憶以前述冗餘用之記憶體單元應救濟之記憶體單元的位址資訊之複數的第1記憶元件與第1比較電路之第1 救濟位址記憶電路；以及包含記憶以前述冗餘用之記憶體單元應救濟之記憶體單元的位址資訊之複數的第2記憶元件與第2比較電路之第2救濟位址記憶電路；以及經濟部智慧財產局員工消費合作社印製將個別之記憶位址資訊與應被比較之位址資訊共通傳達於前述第1救濟位址記憶電路以及第2救濟位址記憶電路之位址信號配線；以及選擇第1選擇信號或第2選擇信號之一方，當.成前述冗餘用之記憶體單元之選擇指示信號之選擇電路，前述第1記憶元件與第2記憶元件具有不同之元件構造本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） _ 4 - 514930

Α8 Β8 C8 D8 六、申請專利範圍前述第1比較電路在被記憶於前述第1記憶元件之位址資訊與位址信號配線上之信號資訊的比較結果爲一致時’輸出上述第1選擇信號，前述第2比較電路在被記憶於前述第2記憶元件之位址資訊與位址信號配線上之信號資訊的比較結果爲一致時，輸出上述第2選擇信號。 13. —種半導體裝置，其特徵爲：前述第1救濟位址記憶電路係沿著前述位址信號配線被形成在第1區域，前述第2救濟位址記憶電路係被形成·在鄰接於前述第1區域之第2區域。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5 _