JP2002025289A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002025289A JP2002025289A JP2000212162A JP2000212162A JP2002025289A JP 2002025289 A JP2002025289 A JP 2002025289A JP 2000212162 A JP2000212162 A JP 2000212162A JP 2000212162 A JP2000212162 A JP 2000212162A JP 2002025289 A JP2002025289 A JP 2002025289A
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- storage
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 電気ヒューズと切断型ヒューズを救済アドレ
ス情報の保持に用いる場合にそれら記憶素子によるチッ
プ占有面積の増大を減らす。 【解決手段】 閾値電圧の相違によって情報記憶を行う
電気的にプログラム可能な電気ヒューズ及びアドレス比
較回路を有する救済ユニット（ＵＮＩＴｂ）を第２領域
（２２）に、レーザヒューズ及びアドレス比較回路を有
する救済ユニット（ＵＮＩＴａ）を第１領域（２１）に
配置する。双方の領域は比較回路へのアドレス信号配線
（２０）に沿って隣接され、アドレス信号配線は直線状
に敷設される。電気ヒューズとレーザヒューズを救済ア
ドレス記憶用に併存させても、その構成の違いによるチ
ップ占有面積の差をアドレス信号配線方向のサイズで調
整でき、レイアウト的な観点より、チップ占有面積の増
大を極力抑えることが可能になる。
ス情報の保持に用いる場合にそれら記憶素子によるチッ
プ占有面積の増大を減らす。 【解決手段】 閾値電圧の相違によって情報記憶を行う
電気的にプログラム可能な電気ヒューズ及びアドレス比
較回路を有する救済ユニット（ＵＮＩＴｂ）を第２領域
（２２）に、レーザヒューズ及びアドレス比較回路を有
する救済ユニット（ＵＮＩＴａ）を第１領域（２１）に
配置する。双方の領域は比較回路へのアドレス信号配線
（２０）に沿って隣接され、アドレス信号配線は直線状
に敷設される。電気ヒューズとレーザヒューズを救済ア
ドレス記憶用に併存させても、その構成の違いによるチ
ップ占有面積の差をアドレス信号配線方向のサイズで調
整でき、レイアウト的な観点より、チップ占有面積の増
大を極力抑えることが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリの欠陥救済
技術に係り、特に、素子構造の異なる２種類の記憶素子
を用いて半導体装置のプローブテスト段階及び組立て後
の双方で欠陥の救済を施すことが可能な半導体装置に関
し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）に適用して有効な技術に関する。
技術に係り、特に、素子構造の異なる２種類の記憶素子
を用いて半導体装置のプローブテスト段階及び組立て後
の双方で欠陥の救済を施すことが可能な半導体装置に関
し、例えばＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭなどのメモリの製造工程では、
ウェーハプローブテスト時に不良ビットの救済を行って
いるが、その後のエージング若しくは組立て工程で新た
に不良を生ずることがあり、また、救済処理が不適当な
為に不良ビットが残ってしまうことがあり、組立て後に
も救済を可能にすることが検討されている。この観点に
立脚した発明を開示する文献として、特開平８−２５５
４９８、特開平８−３１１９６、特開平１１−１６３８
５、特開平８−３３５６７４の各号公報がある。それら
には、２種類のヒューズを搭載し、その内の１種類につ
いては組み立て後に救済可能な電気ヒューズを使用する
ことが提案されている。２種類のヒューズとして、切断
型のレーザヒューズと、ＥＰＲＯＭ記憶セルのような電
気的にプログラム可能な記憶素子（電気ヒューズ）とが
挙げられる。
ウェーハプローブテスト時に不良ビットの救済を行って
いるが、その後のエージング若しくは組立て工程で新た
に不良を生ずることがあり、また、救済処理が不適当な
為に不良ビットが残ってしまうことがあり、組立て後に
も救済を可能にすることが検討されている。この観点に
立脚した発明を開示する文献として、特開平８−２５５
４９８、特開平８−３１１９６、特開平１１−１６３８
５、特開平８−３３５６７４の各号公報がある。それら
には、２種類のヒューズを搭載し、その内の１種類につ
いては組み立て後に救済可能な電気ヒューズを使用する
ことが提案されている。２種類のヒューズとして、切断
型のレーザヒューズと、ＥＰＲＯＭ記憶セルのような電
気的にプログラム可能な記憶素子（電気ヒューズ）とが
挙げられる。
【０００３】
【発明が解決しようとする課題】本発明者は欠陥救済の
為に電気ヒューズを半導体装置に搭載することについて
検討した。これによれば、電気ヒューズとこれに付随す
るラッチ回路等によるチップ占有面積は切断型レーザヒ
ューズとそれに付随するラッチ回路によるチップ占有面
積よりも格段に大きくなり、全てを電気ヒューズで構成
すると面積ペナルティーが大きくなり過ぎる。そこで、
切断型ヒューズと電気ヒューズを組み合わせて利用しよ
うとするとき、夫々のヒューズに付随するラッチ回路以
降の、論理回路部分を夫々のヒューズに専用化して付随
させれば、やはり、面積ペナルティーが大きくなり過ぎ
るということが明らかにされた。さらに、切断型ヒュー
ズと電気ヒューズを組み合わせて利用する場合、夫々の
ヒューズにアドレス情報を供給するアドレス配線や比較
結果の伝達信号線によるチップ占有面積を極力小さくす
る必要のあることが本発明者によって見出された。
為に電気ヒューズを半導体装置に搭載することについて
検討した。これによれば、電気ヒューズとこれに付随す
るラッチ回路等によるチップ占有面積は切断型レーザヒ
ューズとそれに付随するラッチ回路によるチップ占有面
積よりも格段に大きくなり、全てを電気ヒューズで構成
すると面積ペナルティーが大きくなり過ぎる。そこで、
切断型ヒューズと電気ヒューズを組み合わせて利用しよ
うとするとき、夫々のヒューズに付随するラッチ回路以
降の、論理回路部分を夫々のヒューズに専用化して付随
させれば、やはり、面積ペナルティーが大きくなり過ぎ
るということが明らかにされた。さらに、切断型ヒュー
ズと電気ヒューズを組み合わせて利用する場合、夫々の
ヒューズにアドレス情報を供給するアドレス配線や比較
結果の伝達信号線によるチップ占有面積を極力小さくす
る必要のあることが本発明者によって見出された。
【０００４】前記公知文献には、電気ヒューズと切断型
ヒューズとの双方を使用する場合のチップ占有面積の増
大を極力減らすという観点については記載がない。
ヒューズとの双方を使用する場合のチップ占有面積の増
大を極力減らすという観点については記載がない。
【０００５】本発明の目的は、電気ヒューズと切断型ヒ
ューズに代表されるように素子構造の異なる記憶素子を
救済用のアドレス情報の保持に用いる場合に、それら記
憶素子によるチップ占有面積の増大をレイアウトの観点
より極力減らすことにある。
ューズに代表されるように素子構造の異なる記憶素子を
救済用のアドレス情報の保持に用いる場合に、それら記
憶素子によるチップ占有面積の増大をレイアウトの観点
より極力減らすことにある。
【０００６】本発明の更に別の目的は電気的プログラム
によって救済用のアドレス情報を保持する場合における
長期に亘るデータ保持の信頼性を向上させることにあ
る。
によって救済用のアドレス情報を保持する場合における
長期に亘るデータ保持の信頼性を向上させることにあ
る。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】〔１〕半導体装置は、正規のメモリセルが
配置された第１メモリアレイ部及び冗長用のメモリセル
が配置された第２メモリアレイ部を有する。前記第１メ
モリアレイ部において救済すべきメモリセルのアドレス
情報は相互に素子構造の異なる複数個の第１記憶素子及
び第２記憶素子に記憶される。前記第１記憶素子に記憶
されたアドレス情報とアドレス信号配線上の信号情報と
は複数の第１比較回路にて比較され、前記第２記憶素子
に記憶されたアドレス情報とアドレス信号配線上の信号
情報とは複数の第２比較回路にて比較される。前記第１
比較回路及び第２比較回路による比較結果の一致に係る
第１メモリアレイ部に対するアクセスを第２メモリアレ
イ部に対するアクセスに切換える制御は救済制御回路が
行う。前記複数個の第１記憶素子及び第１比較回路はア
ドレス信号配線に沿って第１領域に形成され、前記第２
記憶素子及び第２比較回路は前記第１領域に隣接する第
２領域に形成される。
配置された第１メモリアレイ部及び冗長用のメモリセル
が配置された第２メモリアレイ部を有する。前記第１メ
モリアレイ部において救済すべきメモリセルのアドレス
情報は相互に素子構造の異なる複数個の第１記憶素子及
び第２記憶素子に記憶される。前記第１記憶素子に記憶
されたアドレス情報とアドレス信号配線上の信号情報と
は複数の第１比較回路にて比較され、前記第２記憶素子
に記憶されたアドレス情報とアドレス信号配線上の信号
情報とは複数の第２比較回路にて比較される。前記第１
比較回路及び第２比較回路による比較結果の一致に係る
第１メモリアレイ部に対するアクセスを第２メモリアレ
イ部に対するアクセスに切換える制御は救済制御回路が
行う。前記複数個の第１記憶素子及び第１比較回路はア
ドレス信号配線に沿って第１領域に形成され、前記第２
記憶素子及び第２比較回路は前記第１領域に隣接する第
２領域に形成される。
【００１０】前記第１記憶素子は例えば切断の有無によ
って情報記憶を行う切断型ヒューズ素子（切断ヒュー
ズ）であり、前記第２記憶素子は例えば閾値電圧の相違
によって情報記憶を行う電気的にプログラム可能な不揮
発性メモリ素子（電気ヒューズ）である。
って情報記憶を行う切断型ヒューズ素子（切断ヒュー
ズ）であり、前記第２記憶素子は例えば閾値電圧の相違
によって情報記憶を行う電気的にプログラム可能な不揮
発性メモリ素子（電気ヒューズ）である。
【００１１】アドレス信号配線に沿って第１領域と第２
領域が割当てられ、それらは隣接配置されるから、デバ
イス構造若しくは回路構成の異なる記憶素子を救済アド
レス記憶用に併存させても、その構成の違いによるチッ
プ占有面積の差をアドレス信号配線方向のサイズで調整
でき、レイアウト的な観点より、チップ占有面積の増大
を極力抑えることが可能になる。
領域が割当てられ、それらは隣接配置されるから、デバ
イス構造若しくは回路構成の異なる記憶素子を救済アド
レス記憶用に併存させても、その構成の違いによるチッ
プ占有面積の差をアドレス信号配線方向のサイズで調整
でき、レイアウト的な観点より、チップ占有面積の増大
を極力抑えることが可能になる。
【００１２】望ましい形態として、前記第１比較回路及
び第２比較回路にはアドレス信号配線を共有させるとよ
い。第１比較回路及び第２比較回路はアドレス信号配線
沿って配置されているから別々にする必然性はなく、共
有化がチップ占有面積の増大を抑える。
び第２比較回路にはアドレス信号配線を共有させるとよ
い。第１比較回路及び第２比較回路はアドレス信号配線
沿って配置されているから別々にする必然性はなく、共
有化がチップ占有面積の増大を抑える。
【００１３】望ましい形態として、前記アドレス信号配
線には前記第１領域と第２領域の隣接部分を直線で横断
させるとよい。屈曲部が少なければそれだけアドレス信
号配線の為の配線チャネル幅が小さくて済み、この点で
もチップ占有面積の増大を抑える事ができる。
線には前記第１領域と第２領域の隣接部分を直線で横断
させるとよい。屈曲部が少なければそれだけアドレス信
号配線の為の配線チャネル幅が小さくて済み、この点で
もチップ占有面積の増大を抑える事ができる。
【００１４】前記第２記憶素子が電気ヒューズであると
き、半導体装置がその閾値電圧をプログラムする為のプ
ログラム電圧の発生回路を備えるなら、前記第２記憶素
子は第１記憶素子よりも前記プログラム電圧の発生回路
に接近配置するのがよい。プログラム電圧を第２記憶素
子に伝達する電圧配線を短くでき、この点でもチップ占
有面積の増大を抑える事ができる。
き、半導体装置がその閾値電圧をプログラムする為のプ
ログラム電圧の発生回路を備えるなら、前記第２記憶素
子は第１記憶素子よりも前記プログラム電圧の発生回路
に接近配置するのがよい。プログラム電圧を第２記憶素
子に伝達する電圧配線を短くでき、この点でもチップ占
有面積の増大を抑える事ができる。
【００１５】前記第１メモリアレイ部及び第２メモリア
レイ部に対して複数メモリバンク構成を想定する。この
とき、前記第１メモリアレイ部及び第２メモリアレイ部
は前記第１領域及び第２領域を挟んで両側に配置され
る。換言すれば、前記第１領域及び第２領域を挟んで両
側にメモリバンクが配置される。比較的回路規模の大き
な電気ヒューズのような第２記憶素子が配置される第２
領域には両側のメモリバンクの各側のメモリバンクに固
有の第２記憶素子を２段で離間配置する。これに対し、
比較的回路規模の小さな切断ヒューズのような第１記憶
素子が配置される第１領域には両側のメモリバンクの各
側のメモリバンクに固有の第１記憶素子を３段で離間配
置する。回路規模の小さな切断ヒューズのような第１記
憶素子の配置を３段配置で高密度化すれば、この点で
も、チップ占有面積の増大を抑える事ができる。
レイ部に対して複数メモリバンク構成を想定する。この
とき、前記第１メモリアレイ部及び第２メモリアレイ部
は前記第１領域及び第２領域を挟んで両側に配置され
る。換言すれば、前記第１領域及び第２領域を挟んで両
側にメモリバンクが配置される。比較的回路規模の大き
な電気ヒューズのような第２記憶素子が配置される第２
領域には両側のメモリバンクの各側のメモリバンクに固
有の第２記憶素子を２段で離間配置する。これに対し、
比較的回路規模の小さな切断ヒューズのような第１記憶
素子が配置される第１領域には両側のメモリバンクの各
側のメモリバンクに固有の第１記憶素子を３段で離間配
置する。回路規模の小さな切断ヒューズのような第１記
憶素子の配置を３段配置で高密度化すれば、この点で
も、チップ占有面積の増大を抑える事ができる。
【００１６】救済回路による救済可能な上限に対し、上
限一杯の欠陥が最初に生じている場合には、それを救済
した後に発生する新たな欠陥の救済は不可能になる。最
初の欠陥が救済可能な上限よりも少なければ、それを救
済した後に発生する新たな欠陥の救済が可能である。前
者における救済処理の効率化を考えた場合、最初の欠陥
が上限一杯でもそうでなくても同じ手順で救済処理を施
すことができるようにするのが効率的である。すなわ
ち、前記第１記憶素子によって記憶可能なアドレス数
は、前記第２メモリアレイ部によって救済可能な救済ア
ドレス数の上限に等しくされていればよい。例えばその
ためには、少なくとも前記第１記憶素子の個数は第２記
憶素子の個数よりも多く、前記第１及び第２記憶素子に
よって記憶可能なアドレス数は、前記第２メモリアレイ
部によって救済可能な救済アドレス数の上限よりも多く
され、一部の第１比較回路の比較結果と第２比較回路の
比較結果を選択する選択手段を備えればよい。
限一杯の欠陥が最初に生じている場合には、それを救済
した後に発生する新たな欠陥の救済は不可能になる。最
初の欠陥が救済可能な上限よりも少なければ、それを救
済した後に発生する新たな欠陥の救済が可能である。前
者における救済処理の効率化を考えた場合、最初の欠陥
が上限一杯でもそうでなくても同じ手順で救済処理を施
すことができるようにするのが効率的である。すなわ
ち、前記第１記憶素子によって記憶可能なアドレス数
は、前記第２メモリアレイ部によって救済可能な救済ア
ドレス数の上限に等しくされていればよい。例えばその
ためには、少なくとも前記第１記憶素子の個数は第２記
憶素子の個数よりも多く、前記第１及び第２記憶素子に
よって記憶可能なアドレス数は、前記第２メモリアレイ
部によって救済可能な救済アドレス数の上限よりも多く
され、一部の第１比較回路の比較結果と第２比較回路の
比較結果を選択する選択手段を備えればよい。
【００１７】〔２〕救済アドレス情報を保持する電気ヒ
ューズのような第２記憶素子は長期に亘る情報保持性能
に高い信頼性を持つことが望ましい。この観点による第
２記憶素子には、第１ソース電極、第１ドレイン電極、
フローティングゲート電極及びコントロールゲート電極
を有し、異なる閾値電圧を持つことが可能な不揮発性記
憶トランジスタ素子と、第２ソース電極及び第２ドレイ
ン電極を有し前記フローティングゲート電極をゲート電
極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて
異なる相互コンダクタンスを持つことが可能な読み出し
トランジスタ素子を設け、前記読み出しトランジスタ素
子の相互コンダクタンスに応じて発生される信号を伝達
手段に伝達するように構成すればよい。
ューズのような第２記憶素子は長期に亘る情報保持性能
に高い信頼性を持つことが望ましい。この観点による第
２記憶素子には、第１ソース電極、第１ドレイン電極、
フローティングゲート電極及びコントロールゲート電極
を有し、異なる閾値電圧を持つことが可能な不揮発性記
憶トランジスタ素子と、第２ソース電極及び第２ドレイ
ン電極を有し前記フローティングゲート電極をゲート電
極とし、前記不揮発性記憶素子が持つ閾値電圧に応じて
異なる相互コンダクタンスを持つことが可能な読み出し
トランジスタ素子を設け、前記読み出しトランジスタ素
子の相互コンダクタンスに応じて発生される信号を伝達
手段に伝達するように構成すればよい。
【００１８】上記において、例えば、前記不揮発性記憶
トランジスタ素子の一つの閾値電圧を相対的に高い閾値
電圧（例えばフローティングゲートに電子が注入された
書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧
（例えばフローティングゲートから電子が放出されら消
去状態の閾値電圧）とするとき、高閾値電圧状態におい
て前記読み出しトランジスタ素子はカットオフ状態、低
閾値電圧状態において読み出しトランジスタ素子はオン
状態にされるものとする（トランジスタ素子の導電型に
よっては当然逆の場合もある）。不揮発性記憶トランジ
スタ素子に対する消去状態は、例えば不揮発性記憶トラ
ンジスタ素子の第１ドレイン電極とコントロールゲート
電極を回路の接地電圧のような０Ｖ、不揮発性記憶トラ
ンジスタ素子の第１ソース電極を６Ｖとし、フローティ
ングゲート電極からトンネル電流で電子を第１ソース電
極に引き抜くことによって達成できる。前記書込み状態
は、例えば不揮発性記憶トランジスタ素子の第１ドレイ
ン電極とコントロールゲート電極を５Ｖ、不揮発性記憶
トランジスタ素子の第１ソース電極を回路の接地電圧の
ような０Ｖとし、第１ドレイン電極で発生したホットエ
レクトロンをフローティングゲートに注入することによ
って達成することができる。
トランジスタ素子の一つの閾値電圧を相対的に高い閾値
電圧（例えばフローティングゲートに電子が注入された
書込み状態の閾値電圧）、他の閾値電圧を低い閾値電圧
（例えばフローティングゲートから電子が放出されら消
去状態の閾値電圧）とするとき、高閾値電圧状態におい
て前記読み出しトランジスタ素子はカットオフ状態、低
閾値電圧状態において読み出しトランジスタ素子はオン
状態にされるものとする（トランジスタ素子の導電型に
よっては当然逆の場合もある）。不揮発性記憶トランジ
スタ素子に対する消去状態は、例えば不揮発性記憶トラ
ンジスタ素子の第１ドレイン電極とコントロールゲート
電極を回路の接地電圧のような０Ｖ、不揮発性記憶トラ
ンジスタ素子の第１ソース電極を６Ｖとし、フローティ
ングゲート電極からトンネル電流で電子を第１ソース電
極に引き抜くことによって達成できる。前記書込み状態
は、例えば不揮発性記憶トランジスタ素子の第１ドレイ
ン電極とコントロールゲート電極を５Ｖ、不揮発性記憶
トランジスタ素子の第１ソース電極を回路の接地電圧の
ような０Ｖとし、第１ドレイン電極で発生したホットエ
レクトロンをフローティングゲートに注入することによ
って達成することができる。
【００１９】不揮発性記憶トランジスタ素子のフローテ
ィングゲート電極は前記読み出しトランジスタ素子のゲ
ート電極になるから、読み出しトランジスタ素子は、フ
ローティングゲート電極の電子注入状態・電子放出状
態、換言すれば書込み状態・消去状態に応じたスイッチ
状態若しくは相互コンダクタンスを採り、これに応じた
電流を前記伝達手段に流すことができる。上記より、読
み出し動作では、不揮発性記憶トランジスタ素子の閾値
電圧に応じて当該トランジスタにチャネル電流を流す必
要はない。したがって、読み出し動作時には不揮発性記
憶トランジスタ素子のソース電極及びドレイン電極を夫
々０Ｖのような回路の接地電位にしてもよい。よって、
第１ドレイン電極からフローティングゲートに弱いホッ
トエレクトロン注入は生じない。この時コントロールゲ
ート電極も回路の接地電位にされている場合にはトンネ
ル電流も生じない。したがって、長期のデータ保持性能
を向上させ、読み出し不良率の低下を実現することが可
能になる。
ィングゲート電極は前記読み出しトランジスタ素子のゲ
ート電極になるから、読み出しトランジスタ素子は、フ
ローティングゲート電極の電子注入状態・電子放出状
態、換言すれば書込み状態・消去状態に応じたスイッチ
状態若しくは相互コンダクタンスを採り、これに応じた
電流を前記伝達手段に流すことができる。上記より、読
み出し動作では、不揮発性記憶トランジスタ素子の閾値
電圧に応じて当該トランジスタにチャネル電流を流す必
要はない。したがって、読み出し動作時には不揮発性記
憶トランジスタ素子のソース電極及びドレイン電極を夫
々０Ｖのような回路の接地電位にしてもよい。よって、
第１ドレイン電極からフローティングゲートに弱いホッ
トエレクトロン注入は生じない。この時コントロールゲ
ート電極も回路の接地電位にされている場合にはトンネ
ル電流も生じない。したがって、長期のデータ保持性能
を向上させ、読み出し不良率の低下を実現することが可
能になる。
【００２０】前記第２記憶素子としての電気ヒューズは
フローティングゲートとコントロールゲートを縦積みに
したスタック構造のフラッシュメモリセルで構成しても
よいが、ＣＭＯＳプロセスなどに比べて製造プロセスが
複雑になる。上記救済手段をＣＭＯＳプロセスで製造さ
れるＤＲＡＭ等の半導体装置に適用することを考慮すれ
ば、前記電気ヒューズのような第２記憶素子はＣＭＯＳ
プロセス若しくは単層ポリシリコンゲートプロセスで製
造可能であればなおよい。例えば、前記不揮発性記憶ト
ランジスタ素子は、コントロールゲート電極として機能
される第１半導体領域の上に絶縁層を介して容量電極が
設けられたＭＩＳ容量素子と、第２半導体領域に形成さ
れた第１ソース電極及び第１ドレイン電極とゲート電極
とを有するＭＩＳトランジスタとを有し、前記容量電極
は前記ゲート電極に共通接続されてフローティングゲー
ト電極として機能されるように構成すればよい。
フローティングゲートとコントロールゲートを縦積みに
したスタック構造のフラッシュメモリセルで構成しても
よいが、ＣＭＯＳプロセスなどに比べて製造プロセスが
複雑になる。上記救済手段をＣＭＯＳプロセスで製造さ
れるＤＲＡＭ等の半導体装置に適用することを考慮すれ
ば、前記電気ヒューズのような第２記憶素子はＣＭＯＳ
プロセス若しくは単層ポリシリコンゲートプロセスで製
造可能であればなおよい。例えば、前記不揮発性記憶ト
ランジスタ素子は、コントロールゲート電極として機能
される第１半導体領域の上に絶縁層を介して容量電極が
設けられたＭＩＳ容量素子と、第２半導体領域に形成さ
れた第１ソース電極及び第１ドレイン電極とゲート電極
とを有するＭＩＳトランジスタとを有し、前記容量電極
は前記ゲート電極に共通接続されてフローティングゲー
ト電極として機能されるように構成すればよい。
【００２１】これにより、前記電気ヒューズのような第
２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若
しくは単層ポリシリコンゲートプロセスのような、通常
のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等
に対して、全く新たなプロセスを追加することなく製造
可能になる。
２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若
しくは単層ポリシリコンゲートプロセスのような、通常
のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等
に対して、全く新たなプロセスを追加することなく製造
可能になる。
【００２２】〔３〕本発明による別の観点の半導体装置
は、複数のメモリセルを有するメモリセルアレイと、前
記メモリセルにおいて救済すべきメモリセルのアドレス
情報を記憶する複数の第１記憶素子を含む第１救済アド
レス記憶回路と、前記メモリセルにおいて救済すべきメ
モリセルのアドレス情報を記憶する複数の第２記憶素子
を含む第２救済アドレス記憶回路と、前記第１救済アド
レス記憶回路及び第２救済アドレス記憶回路に夫々の記
憶アドレス情報と比較されるべきアドレス情報を共通に
伝達するアドレス信号配線とを含む。そして、前記第１
記憶素子と第２記憶素子は異なる素子構造を有し、前記
第１救済アドレス記憶回路は前記アドレス信号配線に沿
って第１領域に形成され、前記第２救済アドレス記憶回
路は前記第１領域に隣接する第２領域に形成される。
は、複数のメモリセルを有するメモリセルアレイと、前
記メモリセルにおいて救済すべきメモリセルのアドレス
情報を記憶する複数の第１記憶素子を含む第１救済アド
レス記憶回路と、前記メモリセルにおいて救済すべきメ
モリセルのアドレス情報を記憶する複数の第２記憶素子
を含む第２救済アドレス記憶回路と、前記第１救済アド
レス記憶回路及び第２救済アドレス記憶回路に夫々の記
憶アドレス情報と比較されるべきアドレス情報を共通に
伝達するアドレス信号配線とを含む。そして、前記第１
記憶素子と第２記憶素子は異なる素子構造を有し、前記
第１救済アドレス記憶回路は前記アドレス信号配線に沿
って第１領域に形成され、前記第２救済アドレス記憶回
路は前記第１領域に隣接する第２領域に形成される。
【００２３】本発明による更に別の観点の半導体装置
は、複数のメモリセルを有し一部のメモリセルは他のメ
モリセルを代替する冗長用のメモリセルとされるメモリ
セルアレイと、前記冗長用のメモリセルで救済すべきメ
モリセルのアドレス情報を記憶する複数の第１記憶素子
と第１比較回路を含む第１救済アドレス記憶回路と、前
記冗長用のメモリセルで救済すべきメモリセルのアドレ
ス情報を記憶する複数の第２記憶素子と第２比較回路を
含む第２救済アドレス記憶回路と、前記第１救済アドレ
ス記憶回路及び第２救済アドレス記憶回路に夫々の記憶
アドレス情報と比較されるべきアドレス情報を共通に伝
達するアドレス信号配線とを含む。そして、前記第１記
憶素子と第２記憶素子は異なる素子構造を有し、前記第
１比較回路は前記第１記憶素子に記憶されたアドレス情
報とアドレス信号配線上の信号情報との比較結果が一致
したとき第１選択信号を出力し、前記第２比較回路は前
記第２記憶素子に記憶されたアドレス情報とアドレス信
号配線上の信号情報との比較結果が一致したとき第２選
択信号を出力し、前記第１選択信号又は第２選択信号の
一方を選択して前記冗長用のメモリセルの選択指示信号
とする選択回路を有する。
は、複数のメモリセルを有し一部のメモリセルは他のメ
モリセルを代替する冗長用のメモリセルとされるメモリ
セルアレイと、前記冗長用のメモリセルで救済すべきメ
モリセルのアドレス情報を記憶する複数の第１記憶素子
と第１比較回路を含む第１救済アドレス記憶回路と、前
記冗長用のメモリセルで救済すべきメモリセルのアドレ
ス情報を記憶する複数の第２記憶素子と第２比較回路を
含む第２救済アドレス記憶回路と、前記第１救済アドレ
ス記憶回路及び第２救済アドレス記憶回路に夫々の記憶
アドレス情報と比較されるべきアドレス情報を共通に伝
達するアドレス信号配線とを含む。そして、前記第１記
憶素子と第２記憶素子は異なる素子構造を有し、前記第
１比較回路は前記第１記憶素子に記憶されたアドレス情
報とアドレス信号配線上の信号情報との比較結果が一致
したとき第１選択信号を出力し、前記第２比較回路は前
記第２記憶素子に記憶されたアドレス情報とアドレス信
号配線上の信号情報との比較結果が一致したとき第２選
択信号を出力し、前記第１選択信号又は第２選択信号の
一方を選択して前記冗長用のメモリセルの選択指示信号
とする選択回路を有する。
【００２４】
【発明の実施の形態】図２には本発明に係る半導体装置
の一例であるＤＲＡＭが示される。同図に示されるＤＲ
ＡＭは、特に制限されないが、単結晶シリコンのような
１個の半導体基板（半導体チップ）に公知のＣＭＯＳ半
導体集積回路製造技術によって形成される。
の一例であるＤＲＡＭが示される。同図に示されるＤＲ
ＡＭは、特に制限されないが、単結晶シリコンのような
１個の半導体基板（半導体チップ）に公知のＣＭＯＳ半
導体集積回路製造技術によって形成される。
【００２５】ＤＲＡＭ１は４個のメモリバンクＢＮＫ１
〜ＢＮＫ４を有する。各メモリバンクＢＮＫ１〜ＢＮＫ
４は左右２マットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４
Ｒ，ＭＡＴ４Ｌに分割され、マット間にＸデコーダ（ロ
ウアドレスデコーダ）ＸＤＥＣ１〜ＸＤＥＣ４が配置さ
れる。マット毎に、Ｙデコーダ（カラムアドレスデコー
ダ）ＹＤＥＣ１Ｒ，ＹＤＥＣ１Ｌ〜ＹＤＥＣ４Ｒ，ＹＤ
ＥＣ４Ｌ、カラムスイッチ・メインアンプ回路ＳＷ・Ａ
ＭＰ１Ｒ，ＳＷ・ＡＭＰ１Ｌ〜ＳＷ・ＡＭＰ４Ｒ，ＳＷ
・ＡＭＰ４Ｌが配置される。
〜ＢＮＫ４を有する。各メモリバンクＢＮＫ１〜ＢＮＫ
４は左右２マットＭＡＴ１Ｒ，ＭＡＴ１Ｌ〜ＭＡＴ４
Ｒ，ＭＡＴ４Ｌに分割され、マット間にＸデコーダ（ロ
ウアドレスデコーダ）ＸＤＥＣ１〜ＸＤＥＣ４が配置さ
れる。マット毎に、Ｙデコーダ（カラムアドレスデコー
ダ）ＹＤＥＣ１Ｒ，ＹＤＥＣ１Ｌ〜ＹＤＥＣ４Ｒ，ＹＤ
ＥＣ４Ｌ、カラムスイッチ・メインアンプ回路ＳＷ・Ａ
ＭＰ１Ｒ，ＳＷ・ＡＭＰ１Ｌ〜ＳＷ・ＡＭＰ４Ｒ，ＳＷ
・ＡＭＰ４Ｌが配置される。
【００２６】上下２段に配置されたメモリバンクＢＮＫ
１、ＢＮＫ２とＢＮＫ３，ＢＮＫ４との間には、データ
入出力バッファＤＢＵＦ、アドレス入力バッファＡＢＵ
Ｆ、メモリアクセス制御信号の入力バッファＣＢＵＦが
配置され、その周辺には前記バッファＤＢＵＦ，ＡＢＵ
Ｆ，ＣＢＵＦに接続する図示を省略するボンディングパ
ッド等の外部接続電極が配置される。
１、ＢＮＫ２とＢＮＫ３，ＢＮＫ４との間には、データ
入出力バッファＤＢＵＦ、アドレス入力バッファＡＢＵ
Ｆ、メモリアクセス制御信号の入力バッファＣＢＵＦが
配置され、その周辺には前記バッファＤＢＵＦ，ＡＢＵ
Ｆ，ＣＢＵＦに接続する図示を省略するボンディングパ
ッド等の外部接続電極が配置される。
【００２７】前記メモリマットＭＡＴ１Ｒ，ＭＡＴ１Ｌ
〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌは、特に制限されないが、メ
モリマットＭＡＴ１Lに代表的に図示されるように、セ
ンスアンプＳＡを中心とした折り返し交点方式のビット
線ＢＬにデータ入出力端子が結合されると共に選択端子
がワード線ＷＬに接続されたダイナミックメモリセルＭ
Ｃを多数有する。折り返し交点方式に代えて１交点方式
を採用してもよい。ワード線ＷＬの選択はＸＤＥＣ１に
代表されるXデコーダで行い、選択されたメモリセルＭ
Ｃから相補ビット線ＢＬ，ＢＬに読み出された記憶情報
はセンスアンプＳＡで増幅される。相補ビット線ＢＬ，
ＢＬの選択はＹＤＥＣ１Ｌで代表されるＹデコーダから
の選択信号により、ＳＷ・ＡＭＰ１Ｌで代表されるカラ
ムスイッチ・アンプ回路のカラムスイッチで行なわれ
る。データ読み出し動作であれば、メモリセルの読み出
しデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッ
チ・メインアンプ回路のメインアンプで増幅され、デー
タ入出力バッファＤＢＵＦから外部に出力される。デー
タ書き込み動作であれば、データ入出力バッファＤＢＵ
Ｆから入力された書込みデータがＳＷ・ＡＭＰ１Ｌで代
表されるカラムスイッチ・メインアンプ回路のメインア
ンプで増幅されて相補ビット線に与えられる。特に詳細
な説明は省略するが、ＤＲＡＭは所要のリフレッシュイ
ンターバルでメモリセルの記憶情報に対するリフレッシ
ュ動作を行うようになっている。
〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌは、特に制限されないが、メ
モリマットＭＡＴ１Lに代表的に図示されるように、セ
ンスアンプＳＡを中心とした折り返し交点方式のビット
線ＢＬにデータ入出力端子が結合されると共に選択端子
がワード線ＷＬに接続されたダイナミックメモリセルＭ
Ｃを多数有する。折り返し交点方式に代えて１交点方式
を採用してもよい。ワード線ＷＬの選択はＸＤＥＣ１に
代表されるXデコーダで行い、選択されたメモリセルＭ
Ｃから相補ビット線ＢＬ，ＢＬに読み出された記憶情報
はセンスアンプＳＡで増幅される。相補ビット線ＢＬ，
ＢＬの選択はＹＤＥＣ１Ｌで代表されるＹデコーダから
の選択信号により、ＳＷ・ＡＭＰ１Ｌで代表されるカラ
ムスイッチ・アンプ回路のカラムスイッチで行なわれ
る。データ読み出し動作であれば、メモリセルの読み出
しデータがＳＷ・ＡＭＰ１Ｌで代表されるカラムスイッ
チ・メインアンプ回路のメインアンプで増幅され、デー
タ入出力バッファＤＢＵＦから外部に出力される。デー
タ書き込み動作であれば、データ入出力バッファＤＢＵ
Ｆから入力された書込みデータがＳＷ・ＡＭＰ１Ｌで代
表されるカラムスイッチ・メインアンプ回路のメインア
ンプで増幅されて相補ビット線に与えられる。特に詳細
な説明は省略するが、ＤＲＡＭは所要のリフレッシュイ
ンターバルでメモリセルの記憶情報に対するリフレッシ
ュ動作を行うようになっている。
【００２８】前記各メモリマットＭＡＴ１Ｌ、ＭＡＴ１
Ｒ〜ＭＡＴ４Ｌ，ＭＡＴ４Ｒは、正規アレイ（第１メモ
リアレイ）ＮＡＲＹと冗長アレイ（第２メモリアレイ）
ＲＡＲＹに分けられ、各アレイＮＡＲＹ，ＲＡＲＹには
前記メモリセルが配置されている。冗長アレイＲＡＲＹ
は正規アレイＮＡＲＹにおける欠陥の救済する為に利用
される救済アレイとして位置付けられ、これに対して正
規アレイＮＡＲＹは被救済アレイとして位置付けられ
る。
Ｒ〜ＭＡＴ４Ｌ，ＭＡＴ４Ｒは、正規アレイ（第１メモ
リアレイ）ＮＡＲＹと冗長アレイ（第２メモリアレイ）
ＲＡＲＹに分けられ、各アレイＮＡＲＹ，ＲＡＲＹには
前記メモリセルが配置されている。冗長アレイＲＡＲＹ
は正規アレイＮＡＲＹにおける欠陥の救済する為に利用
される救済アレイとして位置付けられ、これに対して正
規アレイＮＡＲＹは被救済アレイとして位置付けられ
る。
【００２９】前記正規アレイＮＡＲＹの欠陥を前記冗長
アレイＲＡＲＹのメモリセルで代替する為の救済アドレ
ス情報の記憶、並びにアクセスアドレスと救済アドレス
情報の比較等の、救済の為の動作を行う救済用回路２
が、メモリバンク間の領域に設けられている。メモリの
救済は、Ｘアドレス（ロウアドレス）、Ｙアドレス（カ
ラムアドレス）の各々に対して可能とするのが一般的で
あるが、ここではＸアドレス救済を例に採って説明す
る。
アレイＲＡＲＹのメモリセルで代替する為の救済アドレ
ス情報の記憶、並びにアクセスアドレスと救済アドレス
情報の比較等の、救済の為の動作を行う救済用回路２
が、メモリバンク間の領域に設けられている。メモリの
救済は、Ｘアドレス（ロウアドレス）、Ｙアドレス（カ
ラムアドレス）の各々に対して可能とするのが一般的で
あるが、ここではＸアドレス救済を例に採って説明す
る。
【００３０】図３には救済規模の概念を示す。特に制限
されないが、救済規模はメモリバンク単位で２８ワード
線分である。即ち、図２の例に従えば、一つのメモリバ
ンクの正規アレイＮＡＲＹのワード線に対し、冗長アレ
イＲＡＲＹの一つの領域に２８ワード線分の冗長用のワ
ード線が配置されている。冗長用のワード線をどの正規
のワード線の代替に用いるかは、切断ヒューズブロック
ＬＦＢ、電気ヒューズセットＭＦＳに救済アドレスとし
て格納される。切断ヒューズブロックＬＦＢは８個の切
断ヒューズセットＬＦＳ１〜ＬＦＳ８を有し、４個の切
断ヒューズセットＬＦＳ１〜ＬＦＳ４は夫々レーザヒュ
ーズによる救済アドレスの切断記憶回路（第１救済アド
レス記憶回路）ＬＦＡを４個有し、４個の切断ヒューズ
セットＬＦＳ５〜ＬＦＳ８は夫々レーザヒューズによる
救済アドレスの切断記憶回路ＬＦＡを３個有する。レー
ザヒューズ（第１記憶素子）は切断の有無に応じて記憶
情報の論理値が決定される。図３の例では、一つの救済
アドレス（ここでは１本のワード線のアドレス）は１０
ビットのアドレス信号で特定でき、救済アドレスの記憶
はその相補アドレス信号で行うため、一つの救済アドレ
スの切断記憶回路ＬＦＡには２０個のレーザヒューズが
配置されている。
されないが、救済規模はメモリバンク単位で２８ワード
線分である。即ち、図２の例に従えば、一つのメモリバ
ンクの正規アレイＮＡＲＹのワード線に対し、冗長アレ
イＲＡＲＹの一つの領域に２８ワード線分の冗長用のワ
ード線が配置されている。冗長用のワード線をどの正規
のワード線の代替に用いるかは、切断ヒューズブロック
ＬＦＢ、電気ヒューズセットＭＦＳに救済アドレスとし
て格納される。切断ヒューズブロックＬＦＢは８個の切
断ヒューズセットＬＦＳ１〜ＬＦＳ８を有し、４個の切
断ヒューズセットＬＦＳ１〜ＬＦＳ４は夫々レーザヒュ
ーズによる救済アドレスの切断記憶回路（第１救済アド
レス記憶回路）ＬＦＡを４個有し、４個の切断ヒューズ
セットＬＦＳ５〜ＬＦＳ８は夫々レーザヒューズによる
救済アドレスの切断記憶回路ＬＦＡを３個有する。レー
ザヒューズ（第１記憶素子）は切断の有無に応じて記憶
情報の論理値が決定される。図３の例では、一つの救済
アドレス（ここでは１本のワード線のアドレス）は１０
ビットのアドレス信号で特定でき、救済アドレスの記憶
はその相補アドレス信号で行うため、一つの救済アドレ
スの切断記憶回路ＬＦＡには２０個のレーザヒューズが
配置されている。
【００３１】前記電気ヒューズセットＭＦＳは電気ヒュ
ーズによる救済アドレスの電気的記憶回路（第２救済ア
ドレス記憶回路）ＭＦＡを４個有する。電気ヒューズ
（第２記憶素子）は、閾値電圧の相違によって情報記憶
を行う電気的にプログラム可能な不揮発性メモリ素子を
用いた構成を有する。構成それ自体の詳細は後述する。
ーズによる救済アドレスの電気的記憶回路（第２救済ア
ドレス記憶回路）ＭＦＡを４個有する。電気ヒューズ
（第２記憶素子）は、閾値電圧の相違によって情報記憶
を行う電気的にプログラム可能な不揮発性メモリ素子を
用いた構成を有する。構成それ自体の詳細は後述する。
【００３２】図４には一つのメモリバンクに対する救済
方式の概念が示される。図３の説明から明らかなよう
に、一つのメモリバンクで２８ワード線分の冗長ワード
線を救済に割当て可能なとき、救済アドレスの切断記憶
回路ＬＦＡが救済の上限に匹敵する２８個設けられ、そ
の上更に、救済アドレスの電気的記憶回路ＭＦＡが４個
設けられている。要するに、２８本の冗長ワード線の内
４本はレーザヒューズでも電気ヒューズでも救済アドレ
スの設定が可能になる。このときの救済方式の概念を示
す図４において、ＲＷＬ０〜ＲＷＬ２７は冗長ワード
線、ＲＷＤＲＶは冗長ワード線を駆動する冗長ワードド
ライバを意味する。救済アドレスの切断記憶回路ＬＦＡ
は夫々固有の冗長ワード線の選択に割当てられる。図４
において３で示されるものは冗長ワード線の選択信号を
総称する。そのうち、冗長ワード線ＲＷＬ２４〜ＲＷＬ
２７の選択は、＃３、＃７、＃１１、＃１５の番号の切
断記憶回路ＬＦＡ又は＃１，＃２，＃３，＃４の電気的
記憶回路ＭＦＡの何れによっても可能にされる。何れの
出力を対応する冗長ワード線の選択に利用するかはセレ
クタＳＥＬ１〜ＳＥＬ４で選択する。その選択は、同じ
く閾値電圧の相違によって情報記憶を行う電気的にプロ
グラム可能な電気ヒューズ回路４でプログラマブルに決
定することができる。尚、セレクタＳＥＬ１〜ＳＥＬ４
によって選択可能な構成に限定されず、電気ヒューズセ
ットＭＦＡをそれ専用の冗長ワード線の救済に割当てる
ようにしてもよい。
方式の概念が示される。図３の説明から明らかなよう
に、一つのメモリバンクで２８ワード線分の冗長ワード
線を救済に割当て可能なとき、救済アドレスの切断記憶
回路ＬＦＡが救済の上限に匹敵する２８個設けられ、そ
の上更に、救済アドレスの電気的記憶回路ＭＦＡが４個
設けられている。要するに、２８本の冗長ワード線の内
４本はレーザヒューズでも電気ヒューズでも救済アドレ
スの設定が可能になる。このときの救済方式の概念を示
す図４において、ＲＷＬ０〜ＲＷＬ２７は冗長ワード
線、ＲＷＤＲＶは冗長ワード線を駆動する冗長ワードド
ライバを意味する。救済アドレスの切断記憶回路ＬＦＡ
は夫々固有の冗長ワード線の選択に割当てられる。図４
において３で示されるものは冗長ワード線の選択信号を
総称する。そのうち、冗長ワード線ＲＷＬ２４〜ＲＷＬ
２７の選択は、＃３、＃７、＃１１、＃１５の番号の切
断記憶回路ＬＦＡ又は＃１，＃２，＃３，＃４の電気的
記憶回路ＭＦＡの何れによっても可能にされる。何れの
出力を対応する冗長ワード線の選択に利用するかはセレ
クタＳＥＬ１〜ＳＥＬ４で選択する。その選択は、同じ
く閾値電圧の相違によって情報記憶を行う電気的にプロ
グラム可能な電気ヒューズ回路４でプログラマブルに決
定することができる。尚、セレクタＳＥＬ１〜ＳＥＬ４
によって選択可能な構成に限定されず、電気ヒューズセ
ットＭＦＡをそれ専用の冗長ワード線の救済に割当てる
ようにしてもよい。
【００３３】救済アドレスの切断記憶回路ＬＦＡ、及び
電気的記憶回路ＭＦＡには被救済回路としての正規アレ
イＮＡＲＹにおいて救済すべきワード線のアドレス、換
言すればそのワード線に選択端子が接続するメモリセル
に共通のロウアドレスが設定される。ウェーハ段階での
救済は切断記憶回路ＬＦＡのレーザヒューズをレーザで
切断して行なわれる。組立て後に新たな欠陥が発生し、
或いはウェーハ段階の救済が不完全であった場合、最早
レーザヒューズの切断は不可能であるから、電気的記憶
回路ＭＦＡを電気的にプログラムして新たな救済アドレ
スの記憶を行う。救済が施されたＤＲＡＭにおいて、切
断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡは、夫々に
救済アドレスとアクセスアドレスとを比較し、一致した
とき対応する冗長ワード線の選択信号３を選択レベルに
する。切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡに
記憶された何れか一つの救済アドレスがアクセスアドレ
スに一致（救済ヒット）されると、そのアクセスアドレ
スによる正規アレイＮＡＲＹに対するアドレシング動作
は抑止され、これに代えて、救済ヒットされた冗長ワー
ド線がアドレシングされてメモリ動作が行われる。
電気的記憶回路ＭＦＡには被救済回路としての正規アレ
イＮＡＲＹにおいて救済すべきワード線のアドレス、換
言すればそのワード線に選択端子が接続するメモリセル
に共通のロウアドレスが設定される。ウェーハ段階での
救済は切断記憶回路ＬＦＡのレーザヒューズをレーザで
切断して行なわれる。組立て後に新たな欠陥が発生し、
或いはウェーハ段階の救済が不完全であった場合、最早
レーザヒューズの切断は不可能であるから、電気的記憶
回路ＭＦＡを電気的にプログラムして新たな救済アドレ
スの記憶を行う。救済が施されたＤＲＡＭにおいて、切
断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡは、夫々に
救済アドレスとアクセスアドレスとを比較し、一致した
とき対応する冗長ワード線の選択信号３を選択レベルに
する。切断記憶回路ＬＦＡ及び電気的記憶回路ＭＦＡに
記憶された何れか一つの救済アドレスがアクセスアドレ
スに一致（救済ヒット）されると、そのアクセスアドレ
スによる正規アレイＮＡＲＹに対するアドレシング動作
は抑止され、これに代えて、救済ヒットされた冗長ワー
ド線がアドレシングされてメモリ動作が行われる。
【００３４】前述の如く、一つのメモリバンクで２８ワ
ード線分の冗長ワード線を救済に割当て可能なとき、救
済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵す
る２８個設けられ、その上更に、救済アドレスの電気的
記憶回路ＭＦＡが４個設けられていて、２８本の冗長ワ
ード線の内４本はレーザヒューズでも電気ヒューズでも
救済アドレスの設定が可能になっている。救済回路によ
る救済可能な上限に対し、上限一杯の欠陥が最初に生じ
ている場合には、それを救済した後に発生する新たな欠
陥の救済は不可能になる。最初の欠陥が救済可能な上限
よりも少なければ、それを救済した後に発生する新たな
欠陥の救済が可能である。前者における救済処理の効率
化を考えた場合、最初の欠陥が上限一杯でもそうでなく
ても同じ同じ手順で救済処理を施すことができるように
するのが効率的である。これを考慮して、前記レーザヒ
ューズによって記憶可能なアドレス数は、前記冗長ワー
ド線によって救済可能な救済アドレス数の上限に等しく
されている。
ード線分の冗長ワード線を救済に割当て可能なとき、救
済アドレスの切断記憶回路ＬＦＡが救済の上限に匹敵す
る２８個設けられ、その上更に、救済アドレスの電気的
記憶回路ＭＦＡが４個設けられていて、２８本の冗長ワ
ード線の内４本はレーザヒューズでも電気ヒューズでも
救済アドレスの設定が可能になっている。救済回路によ
る救済可能な上限に対し、上限一杯の欠陥が最初に生じ
ている場合には、それを救済した後に発生する新たな欠
陥の救済は不可能になる。最初の欠陥が救済可能な上限
よりも少なければ、それを救済した後に発生する新たな
欠陥の救済が可能である。前者における救済処理の効率
化を考えた場合、最初の欠陥が上限一杯でもそうでなく
ても同じ同じ手順で救済処理を施すことができるように
するのが効率的である。これを考慮して、前記レーザヒ
ューズによって記憶可能なアドレス数は、前記冗長ワー
ド線によって救済可能な救済アドレス数の上限に等しく
されている。
【００３５】図５には切断記憶回路ＬＦＡの具体例が示
される。ＲＡＴＴ＜ｉ＞（ｉ＝３〜１２）はロウアドレ
ス信号の非反転ロウアドレス配線、ＲＡＢＴ＜ｉ＞はロ
ウアドレス信号の反転ロウアドレス配線である。それら
を内部相補ロウアドレス信号配線と総称し、ここでは１
０ビットのアドレス信号Ａ３〜Ａ１２の相補アドレス信
号に対応する２０本とされる。夫々の内部相補ロウアド
レス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞にｎチャ
ネル型のスイッチＭＯＳトランジスタＱ１のゲートが接
続され、ＭＯＳトランジスタＱ１のソースと回路の接地
端子Ｖｓｓの間にレーザヒューズ５が配置され、ＭＯＳ
トランジスタＱ１のドレインはセンス線６に共通接続さ
れる。センス線６には、ｐチャネル型プリチャージＭＯ
ＳトランジスタＱ３が接続されると共に、ｐチャンネル
型ＭＯＳトランジスタＱ２とインバータＩＶから成るク
ランプ回路が接続される。前記ＭＯＳトランジスタＱ１
は第１の比較回路の一例とされる。
される。ＲＡＴＴ＜ｉ＞（ｉ＝３〜１２）はロウアドレ
ス信号の非反転ロウアドレス配線、ＲＡＢＴ＜ｉ＞はロ
ウアドレス信号の反転ロウアドレス配線である。それら
を内部相補ロウアドレス信号配線と総称し、ここでは１
０ビットのアドレス信号Ａ３〜Ａ１２の相補アドレス信
号に対応する２０本とされる。夫々の内部相補ロウアド
レス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞にｎチャ
ネル型のスイッチＭＯＳトランジスタＱ１のゲートが接
続され、ＭＯＳトランジスタＱ１のソースと回路の接地
端子Ｖｓｓの間にレーザヒューズ５が配置され、ＭＯＳ
トランジスタＱ１のドレインはセンス線６に共通接続さ
れる。センス線６には、ｐチャネル型プリチャージＭＯ
ＳトランジスタＱ３が接続されると共に、ｐチャンネル
型ＭＯＳトランジスタＱ２とインバータＩＶから成るク
ランプ回路が接続される。前記ＭＯＳトランジスタＱ１
は第１の比較回路の一例とされる。
【００３６】レーザヒューズ５は初期状態において接続
状態であり、救済アドレスのプログラムは、救済アドレ
スＡ１２〜Ａ３の相補信号が救済アドレス相補ロウアド
レス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞に入力さ
れたとき、ハイレベルの信号配線線、換言すればオン状
態にされるＭＯＳトランジスタ側のヒューズを切断す
る。例えば救済アドレスＡ１２〜Ａ３が“０００１０１
０１０１”のとき、＃２０、＃１９、＃１８、＃７、＃
１６、＃５、＃１４、＃３、＃１２、＃１の番号のレー
ザヒューズを切断することによって救済アドレスが設定
される。これより明らかなように、設定された救済アド
レスのアドレス信号が入力されると、これによってオン
状態にされるＭＯＳトランジスタＱ１に接続するヒュー
ズは全て接地端子Ｖｓｓから分断されているから、セン
ス線６はディスチャージされない。設定された救済アド
レス以外のアドレスが入力されたときはセンス線６は必
ずディスチャージする。このように、センス線６がディ
スチャージするか否かによって救済ヒットか否かを判定
できる。例えば、プリチャージＭＯＳトランジスタＱ３
はメモリアクセスサイクル毎にセンス線６をハイレベル
（電源電圧Ｖｄｄ）にプリチャージし、その状態でクラ
ンプ回路Ｑ２，ＩＶがクランプ状態にされ、信号３がハ
イレベルに初期化する。救済ヒットであればクランプ回
路Ｑ２，ＩＶのクランプ状態が維持される。
状態であり、救済アドレスのプログラムは、救済アドレ
スＡ１２〜Ａ３の相補信号が救済アドレス相補ロウアド
レス信号配線ＲＡＴＴ＜ｉ＞，ＲＡＢＴ＜ｉ＞に入力さ
れたとき、ハイレベルの信号配線線、換言すればオン状
態にされるＭＯＳトランジスタ側のヒューズを切断す
る。例えば救済アドレスＡ１２〜Ａ３が“０００１０１
０１０１”のとき、＃２０、＃１９、＃１８、＃７、＃
１６、＃５、＃１４、＃３、＃１２、＃１の番号のレー
ザヒューズを切断することによって救済アドレスが設定
される。これより明らかなように、設定された救済アド
レスのアドレス信号が入力されると、これによってオン
状態にされるＭＯＳトランジスタＱ１に接続するヒュー
ズは全て接地端子Ｖｓｓから分断されているから、セン
ス線６はディスチャージされない。設定された救済アド
レス以外のアドレスが入力されたときはセンス線６は必
ずディスチャージする。このように、センス線６がディ
スチャージするか否かによって救済ヒットか否かを判定
できる。例えば、プリチャージＭＯＳトランジスタＱ３
はメモリアクセスサイクル毎にセンス線６をハイレベル
（電源電圧Ｖｄｄ）にプリチャージし、その状態でクラ
ンプ回路Ｑ２，ＩＶがクランプ状態にされ、信号３がハ
イレベルに初期化する。救済ヒットであればクランプ回
路Ｑ２，ＩＶのクランプ状態が維持される。
【００３７】図６には電気的記憶回路ＭＦＡの具体例が
示される。電気的記憶回路ＭＦＡはロウアドレス１ビッ
ト分の単位ユニットＵＮＩＴｂを１０セット有し、各単
位ユニットＵＮＩＴｂの出力は図５と同様にセンス線６
に共通接続され、センス線６にはプリチャージＭＯＳト
ランジスタＱ３と、クランプ用のＭＯＳトランジスタＱ
２及びインバータＩＶが接続されている。図６の単位ユ
ニットＵＮＩＴｂは図５のアドレス１ビット分の単位ユ
ニットＵＮＩＴａの機能に対応される。
示される。電気的記憶回路ＭＦＡはロウアドレス１ビッ
ト分の単位ユニットＵＮＩＴｂを１０セット有し、各単
位ユニットＵＮＩＴｂの出力は図５と同様にセンス線６
に共通接続され、センス線６にはプリチャージＭＯＳト
ランジスタＱ３と、クランプ用のＭＯＳトランジスタＱ
２及びインバータＩＶが接続されている。図６の単位ユ
ニットＵＮＩＴｂは図５のアドレス１ビット分の単位ユ
ニットＵＮＩＴａの機能に対応される。
【００３８】単位ユニットＵＮＩＴｂは電気ヒューズ部
１０、ラッチ部１１、及び比較部１２を有する。前記ラ
ッチ部１１及び比較部１２は第２の比較回路の一例とさ
れる。
１０、ラッチ部１１、及び比較部１２を有する。前記ラ
ッチ部１１及び比較部１２は第２の比較回路の一例とさ
れる。
【００３９】電気ヒューズ部１０は長期に亘る情報保持
性能に高い信頼性を持つ構造を実現するものであり、ｎ
チャンネル型ＭＯＳトランジスタＱ１０、ｐチャンネル
型のＭＯＳ容量素子Ｑ１１、ｎチャネル型読み出しＭＯ
ＳトランジスタＱ１３から成る。前記ＭＯＳトランジス
タＱ１０及びＭＯＳ容量素子Ｑ１１は、第１ソース電極
ＳＴ、第１ドレイン電極ＤＴ、フローティングゲート電
極ＦＧ及びコントロールゲート電極ＣＧを構成し、異な
る閾値電圧を持つことが可能な不揮発性記憶トランジス
タ素子を実現する。ドレイン電極ＤＴにはｎチャンネル
型ＭＯＳトランジスタＱ１２を介して電圧ＰＲＧが印加
され、ソース電極ＳＴには電圧ＳＬＴが、コントロール
ゲート電極ＣＧには電圧ＣＧＴが印加される。
性能に高い信頼性を持つ構造を実現するものであり、ｎ
チャンネル型ＭＯＳトランジスタＱ１０、ｐチャンネル
型のＭＯＳ容量素子Ｑ１１、ｎチャネル型読み出しＭＯ
ＳトランジスタＱ１３から成る。前記ＭＯＳトランジス
タＱ１０及びＭＯＳ容量素子Ｑ１１は、第１ソース電極
ＳＴ、第１ドレイン電極ＤＴ、フローティングゲート電
極ＦＧ及びコントロールゲート電極ＣＧを構成し、異な
る閾値電圧を持つことが可能な不揮発性記憶トランジス
タ素子を実現する。ドレイン電極ＤＴにはｎチャンネル
型ＭＯＳトランジスタＱ１２を介して電圧ＰＲＧが印加
され、ソース電極ＳＴには電圧ＳＬＴが、コントロール
ゲート電極ＣＧには電圧ＣＧＴが印加される。
【００４０】読み出しＭＯＳトランジスタＱ１３は前記
フローティングゲート電極ＦＧをゲート電極とし、前記
不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コ
ンダクタンスを持つことが可能にされる。読み出し用Ｍ
ＯＳトランジスタＱ１３の相互コンダクタンスに応じた
電流の経路はｐチャネル型のプリチャージＭＯＳトラン
ジスタＱ１５とｎチャンネル型のゲートＭＯＳトランジ
スタＱ１４の直列回路によって構成される。
フローティングゲート電極ＦＧをゲート電極とし、前記
不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コ
ンダクタンスを持つことが可能にされる。読み出し用Ｍ
ＯＳトランジスタＱ１３の相互コンダクタンスに応じた
電流の経路はｐチャネル型のプリチャージＭＯＳトラン
ジスタＱ１５とｎチャンネル型のゲートＭＯＳトランジ
スタＱ１４の直列回路によって構成される。
【００４１】上記電気ヒューズ部１０において、例え
ば、ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１
１から成る不揮発性記憶トランジスタ素子の一つの閾値
電圧を相対的に高い閾値電圧（例えばフローティングゲ
ート（ＦＧ）に電子が注入された書込み状態の閾値電
圧）、他の閾値電圧を低い閾値電圧（例えばフローティ
ングゲートから電子が放出されら消去状態の閾値電圧）
とするとき、高閾値電圧状態において前記読み出しＭＯ
ＳトランジスタＱ１３はカットオフ状態、低閾値電圧状
態において読み出しＭＯＳトランジスタＱ１３はオン状
態にされる。不揮発性記憶トランジスタ素子（Ｑ１０，
Ｑ１１）に対する消去状態は、例えば不揮発性記憶トラ
ンジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極
（ＤＴ）とコントロールゲート電極（ＣＧＴ）を回路の
接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子
（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を６Ｖと
し、フローティングゲート電極（ＦＧ）からトンネル電
流で電子を第１ソース電極（ＳＴ）に引き抜くことによ
って達成できる。不揮発性記憶トランジスタ素子（Ｑ１
０，Ｑ１１）に対する書込み状態は、例えば不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン
電極（ＤＴ）とコントロールゲート電極（ＣＧ）を５
Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）
の第１ソース電極（ＳＴ）を回路の接地電圧Ｖｓｓのよ
うな０Ｖとし、第１ドレイン電極（ＤＴ）で発生したホ
ットエレクトロンをフローティングゲート（ＦＧ）に注
入することによって達成することができる。
ば、ＭＯＳトランジスタＱ１０及びＭＯＳ容量素子Ｑ１
１から成る不揮発性記憶トランジスタ素子の一つの閾値
電圧を相対的に高い閾値電圧（例えばフローティングゲ
ート（ＦＧ）に電子が注入された書込み状態の閾値電
圧）、他の閾値電圧を低い閾値電圧（例えばフローティ
ングゲートから電子が放出されら消去状態の閾値電圧）
とするとき、高閾値電圧状態において前記読み出しＭＯ
ＳトランジスタＱ１３はカットオフ状態、低閾値電圧状
態において読み出しＭＯＳトランジスタＱ１３はオン状
態にされる。不揮発性記憶トランジスタ素子（Ｑ１０，
Ｑ１１）に対する消去状態は、例えば不揮発性記憶トラ
ンジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン電極
（ＤＴ）とコントロールゲート電極（ＣＧＴ）を回路の
接地電圧のような０Ｖ、不揮発性記憶トランジスタ素子
（Ｑ１０，Ｑ１１）の第１ソース電極（ＳＴ）を６Ｖと
し、フローティングゲート電極（ＦＧ）からトンネル電
流で電子を第１ソース電極（ＳＴ）に引き抜くことによ
って達成できる。不揮発性記憶トランジスタ素子（Ｑ１
０，Ｑ１１）に対する書込み状態は、例えば不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）の第１ドレイン
電極（ＤＴ）とコントロールゲート電極（ＣＧ）を５
Ｖ、不揮発性記憶トランジスタ素子（Ｑ１０，Ｑ１１）
の第１ソース電極（ＳＴ）を回路の接地電圧Ｖｓｓのよ
うな０Ｖとし、第１ドレイン電極（ＤＴ）で発生したホ
ットエレクトロンをフローティングゲート（ＦＧ）に注
入することによって達成することができる。
【００４２】不揮発性記憶トランジスタ素子（Ｑ１０，
Ｑ１１）のフローティングゲート電極（ＦＧ）は前記読
み出しＭＯＳトランジスタＱ１３のゲート電極になるか
ら、読み出しＭＯＳトランジスタＱ１３は、フローティ
ングゲート電極（ＦＧ）の電子注入状態・電子放出状
態、換言すれば書込み状態・消去状態に応じたスイッチ
状態若しくは相互コンダクタンスを採り、これに応じた
電流をゲートＭＯＳトランジスタＱ１４を介して流すこ
とができる。上記より、読み出し動作では、不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧に応
じてＭＯＳトランジスタＱ１０にチャネル電流を流す必
要はない。したがって、読み出し動作時には不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）のソース電極
（ＳＴ）及びドレイン電極（ＤＴ）を夫々０Ｖのような
回路の接地電圧Ｖｓｓにしてもよい。よって、第１ドレ
イン電極（ＤＴ）からフローティングゲート（ＦＧ）に
弱いホットエレクトロン注入は生じない。この時コント
ロールゲート電極（ＣＧ）も回路の接地電位Ｖｓｓにさ
れている場合にはトンネル電流も生じない。したがっ
て、長期のデータ保持性能を向上させ、読み出し不良率
の低下を実現することが可能になる。
Ｑ１１）のフローティングゲート電極（ＦＧ）は前記読
み出しＭＯＳトランジスタＱ１３のゲート電極になるか
ら、読み出しＭＯＳトランジスタＱ１３は、フローティ
ングゲート電極（ＦＧ）の電子注入状態・電子放出状
態、換言すれば書込み状態・消去状態に応じたスイッチ
状態若しくは相互コンダクタンスを採り、これに応じた
電流をゲートＭＯＳトランジスタＱ１４を介して流すこ
とができる。上記より、読み出し動作では、不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）の閾値電圧に応
じてＭＯＳトランジスタＱ１０にチャネル電流を流す必
要はない。したがって、読み出し動作時には不揮発性記
憶トランジスタ素子（Ｑ１０，Ｑ１１）のソース電極
（ＳＴ）及びドレイン電極（ＤＴ）を夫々０Ｖのような
回路の接地電圧Ｖｓｓにしてもよい。よって、第１ドレ
イン電極（ＤＴ）からフローティングゲート（ＦＧ）に
弱いホットエレクトロン注入は生じない。この時コント
ロールゲート電極（ＣＧ）も回路の接地電位Ｖｓｓにさ
れている場合にはトンネル電流も生じない。したがっ
て、長期のデータ保持性能を向上させ、読み出し不良率
の低下を実現することが可能になる。
【００４３】前記ラッチ部１１はインバータＩＶ１，Ｉ
Ｖ２が逆並列接続されたスタティックラッチにて構成さ
れる。
Ｖ２が逆並列接続されたスタティックラッチにて構成さ
れる。
【００４４】比較部１２はセンス線６と回路の接地端子
Ｖｓｓとの間に、ｎチャンネル型ＭＯＳトランジスタＱ
１６，Ｑ１７の直列経路と、ｎチャンネル型ＭＯＳトラ
ンジスタＱ１８，Ｑ１９の直列経路を有する。ＭＯＳト
ランジスタＱ１６のゲートにはインバータＩＶ１の出力
が、ＭＯＳトランジスタＱ１８のゲートにはインバータ
ＩＶ２の出力が結合される。ＭＯＳトランジスタＱ１７
のゲートは前記ロウアドレス信号の反転ロウアドレス配
線ＲＡＢＴ＜ｉ＞に、ＭＯＳトランジスタＱ１９のゲー
トは前記ロウアドレス信号の非反転ロウアドレス配線Ｒ
ＡＴＴ＜ｉ＞に接続される。
Ｖｓｓとの間に、ｎチャンネル型ＭＯＳトランジスタＱ
１６，Ｑ１７の直列経路と、ｎチャンネル型ＭＯＳトラ
ンジスタＱ１８，Ｑ１９の直列経路を有する。ＭＯＳト
ランジスタＱ１６のゲートにはインバータＩＶ１の出力
が、ＭＯＳトランジスタＱ１８のゲートにはインバータ
ＩＶ２の出力が結合される。ＭＯＳトランジスタＱ１７
のゲートは前記ロウアドレス信号の反転ロウアドレス配
線ＲＡＢＴ＜ｉ＞に、ＭＯＳトランジスタＱ１９のゲー
トは前記ロウアドレス信号の非反転ロウアドレス配線Ｒ
ＡＴＴ＜ｉ＞に接続される。
【００４５】電気ヒューズ部１０に救済アドレスを記憶
する場合、特に制限されないが、救済アドレスのアドレ
スビット“１”を書き込み対象とし、その他に対しては
消去状態を維持させる。例えば、図６に例示される一つ
の電気ヒューズ部１０に対応される救済アドレスのアド
レスビットが“１”であるなら、当該電気ヒューズ部１
０に書き込みが行なわれ、不揮発性記憶トランジスタ素
子（Ｑ１０，Ｑ１１）の閾値電圧は高い閾値電圧状態に
され、前記読み出しＭＯＳトランジスタＱ１３はカット
オフ状態にされる。その他に対する消去状態では低閾値
電圧状態により読み出しＭＯＳトランジスタＱ１３はオ
ン状態にされる。
する場合、特に制限されないが、救済アドレスのアドレ
スビット“１”を書き込み対象とし、その他に対しては
消去状態を維持させる。例えば、図６に例示される一つ
の電気ヒューズ部１０に対応される救済アドレスのアド
レスビットが“１”であるなら、当該電気ヒューズ部１
０に書き込みが行なわれ、不揮発性記憶トランジスタ素
子（Ｑ１０，Ｑ１１）の閾値電圧は高い閾値電圧状態に
され、前記読み出しＭＯＳトランジスタＱ１３はカット
オフ状態にされる。その他に対する消去状態では低閾値
電圧状態により読み出しＭＯＳトランジスタＱ１３はオ
ン状態にされる。
【００４６】電気ヒューズ部１０に対する読み出し動作
は、特に制限されないが、電源投入時若しくはリセット
時に行なわれ、動作電源が維持されている限り読み出し
データは前記ラッチ部１１に保持される。救済アドレス
の論理値“１”に対応して書き込みされた電気ヒューズ
部１０に対応するものはインバータＩＮ１の出力が
“１”、インバータＩＶ２の出力が“０”にされる。従
って、ＲＡＢＴ＜ｉ＞をゲートに受けるＭＯＳトランジ
スタＱ１７のスイッチ状態により対応アドレスビットが
救済アドレスの対応ビットに一致するかを判定すること
ができる。ＲＡＢＴ＜ｉ＞は対応するアクセスロウアド
レスビットの反転レベルであるから、対応するアクセス
ロウアドレスビットが“１”であればＭＯＳトランジス
タＱ１７のオフ状態且つセンス線６をハイレベルに維持
する。救済アドレスの論理値“０”、非救済アドレスの
論理値“１”、“０”に対応して消去状態にされている
電気ヒューズ部１０に対応するものでは、前記とは逆に
インバータＩＮ１の出力が“０”、インバータＩＶ２の
出力が“１”にされる。従って、この場合にはＲＡＴＴ
＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１９のス
イッチ状態により対応アドレスビットが救済アドレスの
対応ビットに一致するかを判定することができる。ＲＡ
ＴＴ＜ｉ＞は対応するアクセスロウアドレスビットの非
反転レベルであるから、対応するアクセスロウアドレス
ビットが“０”であればＭＯＳトランジスタＱ１７のオ
フ状態且つセンス線６をハイレベルに維持する。これよ
り明らかなように、プログラムした救済アドレスに一致
するアクセスロウアドレスが供給されたときはセンス線
６をハイレベルに維持する。この関係は切断ヒューズに
よる切断記憶回路ＬＦＡの場合と同じである。
は、特に制限されないが、電源投入時若しくはリセット
時に行なわれ、動作電源が維持されている限り読み出し
データは前記ラッチ部１１に保持される。救済アドレス
の論理値“１”に対応して書き込みされた電気ヒューズ
部１０に対応するものはインバータＩＮ１の出力が
“１”、インバータＩＶ２の出力が“０”にされる。従
って、ＲＡＢＴ＜ｉ＞をゲートに受けるＭＯＳトランジ
スタＱ１７のスイッチ状態により対応アドレスビットが
救済アドレスの対応ビットに一致するかを判定すること
ができる。ＲＡＢＴ＜ｉ＞は対応するアクセスロウアド
レスビットの反転レベルであるから、対応するアクセス
ロウアドレスビットが“１”であればＭＯＳトランジス
タＱ１７のオフ状態且つセンス線６をハイレベルに維持
する。救済アドレスの論理値“０”、非救済アドレスの
論理値“１”、“０”に対応して消去状態にされている
電気ヒューズ部１０に対応するものでは、前記とは逆に
インバータＩＮ１の出力が“０”、インバータＩＶ２の
出力が“１”にされる。従って、この場合にはＲＡＴＴ
＜ｉ＞をゲートに受けるＭＯＳトランジスタＱ１９のス
イッチ状態により対応アドレスビットが救済アドレスの
対応ビットに一致するかを判定することができる。ＲＡ
ＴＴ＜ｉ＞は対応するアクセスロウアドレスビットの非
反転レベルであるから、対応するアクセスロウアドレス
ビットが“０”であればＭＯＳトランジスタＱ１７のオ
フ状態且つセンス線６をハイレベルに維持する。これよ
り明らかなように、プログラムした救済アドレスに一致
するアクセスロウアドレスが供給されたときはセンス線
６をハイレベルに維持する。この関係は切断ヒューズに
よる切断記憶回路ＬＦＡの場合と同じである。
【００４７】尚、全ビット“０”の非救済アドレスに対
して救済ヒットを判定しないようにするために、特に図
示はしないが、電気的記憶回路ＭＦＡは救済イネーブル
ビットを生成するための単位ユニットを有し、この単位
ユニットは前記電気ヒューズ部１０及びラッチ部１１を
含み、当該電気的記憶回路ＭＦＡで救済を行った場合に
は電気ヒューズ部１０に書き込みを行い、インバータＩ
Ｖ１の出力をセンス線６に結合し、救済に利用されてい
ない電気的記憶回路ＭＦＡのセンス線６を接地電圧Ｖｓ
ｓに強制するようになっている。
して救済ヒットを判定しないようにするために、特に図
示はしないが、電気的記憶回路ＭＦＡは救済イネーブル
ビットを生成するための単位ユニットを有し、この単位
ユニットは前記電気ヒューズ部１０及びラッチ部１１を
含み、当該電気的記憶回路ＭＦＡで救済を行った場合に
は電気ヒューズ部１０に書き込みを行い、インバータＩ
Ｖ１の出力をセンス線６に結合し、救済に利用されてい
ない電気的記憶回路ＭＦＡのセンス線６を接地電圧Ｖｓ
ｓに強制するようになっている。
【００４８】前記不揮発性記憶トランジスタ素子（Ｑ１
０，Ｑ１１）はフローティングゲートとコントロールゲ
ートを縦積みにしたスタック構造のフラッシュメモリセ
ルで構成してもよいが、ＣＭＯＳプロセスなどに比べて
製造プロセスが複雑になる。図６の救済手段をＣＭＯＳ
プロセスで製造されるＤＲＡＭ等の半導体装置に適用す
ることを考慮すれば、前記不揮発性記憶トランジスタ素
子（Ｑ１０，Ｑ１１）はＣＭＯＳプロセス若しくは単層
ポリシリコンゲートプロセスで製造可能であれば都合よ
い。例えば、特に図示はしないが、前記不揮発性記憶ト
ランジスタ素子（Ｑ１０，Ｑ１１）は、コントロールゲ
ート電極（ＣＧ）として機能されるｎ型ウェル領域（第
１半導体領域）の上にゲート酸化膜のような絶縁層を介
して容量電極（ＦＧ）が設けられたＭＩＳ容量素子Ｑ１
１と、ｐ型ウェル領域（第２半導体領域）に形成された
第１ソース電極（ＳＴ）及び第１ドレイン電極（ＤＴ）
とゲート電極（ＦＧ）とを有するＭＩＳトランジスタＱ
１０とを有し、前記容量電極は前記ゲート電極に共通接
続されてフローティングゲート電極（ＦＧ）として機能
されるように構成すればよい。
０，Ｑ１１）はフローティングゲートとコントロールゲ
ートを縦積みにしたスタック構造のフラッシュメモリセ
ルで構成してもよいが、ＣＭＯＳプロセスなどに比べて
製造プロセスが複雑になる。図６の救済手段をＣＭＯＳ
プロセスで製造されるＤＲＡＭ等の半導体装置に適用す
ることを考慮すれば、前記不揮発性記憶トランジスタ素
子（Ｑ１０，Ｑ１１）はＣＭＯＳプロセス若しくは単層
ポリシリコンゲートプロセスで製造可能であれば都合よ
い。例えば、特に図示はしないが、前記不揮発性記憶ト
ランジスタ素子（Ｑ１０，Ｑ１１）は、コントロールゲ
ート電極（ＣＧ）として機能されるｎ型ウェル領域（第
１半導体領域）の上にゲート酸化膜のような絶縁層を介
して容量電極（ＦＧ）が設けられたＭＩＳ容量素子Ｑ１
１と、ｐ型ウェル領域（第２半導体領域）に形成された
第１ソース電極（ＳＴ）及び第１ドレイン電極（ＤＴ）
とゲート電極（ＦＧ）とを有するＭＩＳトランジスタＱ
１０とを有し、前記容量電極は前記ゲート電極に共通接
続されてフローティングゲート電極（ＦＧ）として機能
されるように構成すればよい。
【００４９】これにより、前記電気ヒューズのような第
２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若
しくは単層ポリシリコンゲートプロセスのような、通常
のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等
に対して、全く新たなプロセスを追加することなく製造
可能になる。
２記憶素子を有する半導体装置は、ＣＭＯＳプロセス若
しくは単層ポリシリコンゲートプロセスのような、通常
のロジック回路プロセス或いは汎用ＤＲＡＭプロセス等
に対して、全く新たなプロセスを追加することなく製造
可能になる。
【００５０】図１には前記電気ヒューズセットを構成す
る救済アドレスの電気的記憶回路ＭＦＳと救済アドレス
の切断記憶回路ＬＦＳのレイアウト構成が例示される。
図５と図６を比較すれば明らかなようにロウアドレス１
ビット分に単位ユニットＵＮＩＴａ，ＵＮＩＴｂの回路
規模は格段に相違する。これに着目して、救済アドレス
の電気的記憶回路ＭＦＳ及び切断記憶回路ＬＦＳにアド
レス比較のためのロウアドレス信号を供給するアドレス
信号配線２０を直線状に敷設し、そのアドレス信号配線
２０に沿って前記救済アドレスの切断記憶回路ＬＦＳを
第１領域２１に形成し、これに隣接する第２領域２２に
前記救済アドレスの電気的記憶回路ＭＦＳを形成する。
図１において電気的記憶回路ＭＦＳの単位ユニットＵＮ
ＩＴｂにおいて、Ｅｂ１は電気ヒューズ部１０の形成領
域、Ｅｂ２は第２の比較回路であるラッチ部１１及び比
較部１２の形成領域である。切断記憶回路ＭＦＳの単位
ユニットＵＮＩＴａにおいて、Ｅａ１はレーザヒューズ
５の形成領域、Ｅａ２は第１の比較回路であるスイッチ
ＭＯＳトランジスタＱ１の形成領域である。領域２３は
前記プリチャージトランジスタＱ３及びクランプ回路
（Ｑ２，ＩＶ）の形成領域である。領域２３の各クラン
プ回路（Ｑ２，ＩＶ）の出力は図４の構成にしたがい冗
長ワード線選択信号として冗長ワードドライバＲＷＤＲ
Ｖに向けて供給される。更に、領域２３の各クランプ回
路（Ｑ２，ＩＶ）の出力は救済制御回路２４に供給され
る。救済制御回路２４は、領域２３の各クランプ回路
（Ｑ２，ＩＶ）の出力に基づいて一つでも救済ヒットを
判定すると、正規メモリアレイ部ＮＡＲＹに対するアク
セスを冗長メモリアレイ部ＲＡＲＹに対するアクセスに
切換え制御するために、正規のワードドライバ及び正規
のロウデコーダの動作を禁止するアクセス禁止信号２５
を活性化する。
る救済アドレスの電気的記憶回路ＭＦＳと救済アドレス
の切断記憶回路ＬＦＳのレイアウト構成が例示される。
図５と図６を比較すれば明らかなようにロウアドレス１
ビット分に単位ユニットＵＮＩＴａ，ＵＮＩＴｂの回路
規模は格段に相違する。これに着目して、救済アドレス
の電気的記憶回路ＭＦＳ及び切断記憶回路ＬＦＳにアド
レス比較のためのロウアドレス信号を供給するアドレス
信号配線２０を直線状に敷設し、そのアドレス信号配線
２０に沿って前記救済アドレスの切断記憶回路ＬＦＳを
第１領域２１に形成し、これに隣接する第２領域２２に
前記救済アドレスの電気的記憶回路ＭＦＳを形成する。
図１において電気的記憶回路ＭＦＳの単位ユニットＵＮ
ＩＴｂにおいて、Ｅｂ１は電気ヒューズ部１０の形成領
域、Ｅｂ２は第２の比較回路であるラッチ部１１及び比
較部１２の形成領域である。切断記憶回路ＭＦＳの単位
ユニットＵＮＩＴａにおいて、Ｅａ１はレーザヒューズ
５の形成領域、Ｅａ２は第１の比較回路であるスイッチ
ＭＯＳトランジスタＱ１の形成領域である。領域２３は
前記プリチャージトランジスタＱ３及びクランプ回路
（Ｑ２，ＩＶ）の形成領域である。領域２３の各クラン
プ回路（Ｑ２，ＩＶ）の出力は図４の構成にしたがい冗
長ワード線選択信号として冗長ワードドライバＲＷＤＲ
Ｖに向けて供給される。更に、領域２３の各クランプ回
路（Ｑ２，ＩＶ）の出力は救済制御回路２４に供給され
る。救済制御回路２４は、領域２３の各クランプ回路
（Ｑ２，ＩＶ）の出力に基づいて一つでも救済ヒットを
判定すると、正規メモリアレイ部ＮＡＲＹに対するアク
セスを冗長メモリアレイ部ＲＡＲＹに対するアクセスに
切換え制御するために、正規のワードドライバ及び正規
のロウデコーダの動作を禁止するアクセス禁止信号２５
を活性化する。
【００５１】アドレス信号配線２０に沿って第１領域２
１と第２領域２２が割当てられ、それらは隣接配置され
るから、デバイス構造並びに回路規模の異なる電気ヒュ
ーズと切断ヒューズを救済アドレス記憶用に併存させて
も、その構成の違いによるチップ占有面積の差をアドレ
ス信号配線２０方向のサイズで調整でき、レイアウト的
な観点より、救済回路に電気ヒューズを併用したときチ
ップ占有面積の増大を極力抑えることが可能になる。
１と第２領域２２が割当てられ、それらは隣接配置され
るから、デバイス構造並びに回路規模の異なる電気ヒュ
ーズと切断ヒューズを救済アドレス記憶用に併存させて
も、その構成の違いによるチップ占有面積の差をアドレ
ス信号配線２０方向のサイズで調整でき、レイアウト的
な観点より、救済回路に電気ヒューズを併用したときチ
ップ占有面積の増大を極力抑えることが可能になる。
【００５２】第１領域２１と第２領域２２のアドレス比
較回路はアドレス信号配線２０を共有している。第１領
域２１と第２領域２２のはアドレス信号配線２０に沿っ
て配置されているから別々にする必然性はなく、アドレ
ス信号配線２０の共有化はチップ占有面積の増大を抑え
る様に作用する。この状態を模式的に示すと図７のよう
に表現することができる。救済制御回路２４は電気的記
憶回路（ＵＮＩＴｂ）と切断記憶回路（ＵＮＩＴａ）に
おいて共通化される。望ましい形態として、前記アドレ
ス信号配線２０には前記第１領域２１と第２領域２２の
隣接部分を直線で横断させてある。屈曲部が少なければ
それだけアドレス信号配線２０の為の配線チャネル幅が
小さくて済み、この点でもチップ占有面積の増大を抑え
る事ができる。
較回路はアドレス信号配線２０を共有している。第１領
域２１と第２領域２２のはアドレス信号配線２０に沿っ
て配置されているから別々にする必然性はなく、アドレ
ス信号配線２０の共有化はチップ占有面積の増大を抑え
る様に作用する。この状態を模式的に示すと図７のよう
に表現することができる。救済制御回路２４は電気的記
憶回路（ＵＮＩＴｂ）と切断記憶回路（ＵＮＩＴａ）に
おいて共通化される。望ましい形態として、前記アドレ
ス信号配線２０には前記第１領域２１と第２領域２２の
隣接部分を直線で横断させてある。屈曲部が少なければ
それだけアドレス信号配線２０の為の配線チャネル幅が
小さくて済み、この点でもチップ占有面積の増大を抑え
る事ができる。
【００５３】電気ヒューズに対する電気的な書き込みに
高電圧を要する場合、図８に例示されるように、電気ヒ
ューズの閾値電圧をプログラムする為のプログラム電圧
の発生回路である昇圧電源回路２６に対し、電気ヒュー
ズは切断ヒューズよりも前記昇圧電源回路２６に接近配
置するのがよい。これにより、プログラム電圧を電気ヒ
ューズに伝達する電圧配線を短くでき、この点でもチッ
プ占有面積の増大を抑える事ができる。
高電圧を要する場合、図８に例示されるように、電気ヒ
ューズの閾値電圧をプログラムする為のプログラム電圧
の発生回路である昇圧電源回路２６に対し、電気ヒュー
ズは切断ヒューズよりも前記昇圧電源回路２６に接近配
置するのがよい。これにより、プログラム電圧を電気ヒ
ューズに伝達する電圧配線を短くでき、この点でもチッ
プ占有面積の増大を抑える事ができる。
【００５４】前記第１領域２１及び第２領域２２を挟ん
で両側にメモリバンクが配置された構成を考慮すると、
図９に例示されるように、比較的回路規模の大きな電気
ヒューズが配置される第２領域２２には両側のメモリバ
ンクの各側のメモリバンクに固有の電気ヒューズを２段
で離間配置する。これに対し、比較的回路規模の小さな
切断ヒューズが配置される第１領域２１には両側のメモ
リバンクの各側のメモリバンクに固有の切断ヒューズを
併せて３段で離間配置することができる。回路規模の小
さな切断ヒューズの配置を３段配置で高密度化すれば、
この点においても、チップ占有面積の増大を抑える事が
できる。図１０には前記切断ヒューズの３段離間配置状
態がＤＲＡＭ１の全体で示される。図１１には前記切断
ヒューズの３段離間配置状態が更に詳細に例示される。
図１１において３０はレーザヒューズ５のアレイ、３１
はＭＯＳトランジスタＱ１のアレイ、３２はセンス線６
などを現す。
で両側にメモリバンクが配置された構成を考慮すると、
図９に例示されるように、比較的回路規模の大きな電気
ヒューズが配置される第２領域２２には両側のメモリバ
ンクの各側のメモリバンクに固有の電気ヒューズを２段
で離間配置する。これに対し、比較的回路規模の小さな
切断ヒューズが配置される第１領域２１には両側のメモ
リバンクの各側のメモリバンクに固有の切断ヒューズを
併せて３段で離間配置することができる。回路規模の小
さな切断ヒューズの配置を３段配置で高密度化すれば、
この点においても、チップ占有面積の増大を抑える事が
できる。図１０には前記切断ヒューズの３段離間配置状
態がＤＲＡＭ１の全体で示される。図１１には前記切断
ヒューズの３段離間配置状態が更に詳細に例示される。
図１１において３０はレーザヒューズ５のアレイ、３１
はＭＯＳトランジスタＱ１のアレイ、３２はセンス線６
などを現す。
【００５５】図１２には救済回路の配置を変えた例が示
される。図２で説明したメモリバンクの構成を図１２の
ように構成し、ＸデコーダＸＤＥＣの間に救済回路２ａ
〜２ｄを配置するようにしてもよい。救済回路２ａ〜２
ｄは前記救済回路２と同様の構成を有する。ＸＤＥＣは
ロウデコーダ、ＹＤＥＣはカラムデコーダ、ＳＷ・ＡＭ
Ｐはカラムスイッチ・メインアンプ回路である。救済回
路２ａはメモリマットＭＡＴ１Ｕ，ＭＡＴ２Ｕに割当て
られ、救済回路２ｂはメモリマットＭＡＴ１Ｌ，ＭＡＴ
２Ｌに割当てられ、救済回路２ｃはメモリマットＭＡＴ
３Ｕ，ＭＡＴ４Ｕに割当てられ、救済回路２ｄはメモリ
マットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられる。
される。図２で説明したメモリバンクの構成を図１２の
ように構成し、ＸデコーダＸＤＥＣの間に救済回路２ａ
〜２ｄを配置するようにしてもよい。救済回路２ａ〜２
ｄは前記救済回路２と同様の構成を有する。ＸＤＥＣは
ロウデコーダ、ＹＤＥＣはカラムデコーダ、ＳＷ・ＡＭ
Ｐはカラムスイッチ・メインアンプ回路である。救済回
路２ａはメモリマットＭＡＴ１Ｕ，ＭＡＴ２Ｕに割当て
られ、救済回路２ｂはメモリマットＭＡＴ１Ｌ，ＭＡＴ
２Ｌに割当てられ、救済回路２ｃはメモリマットＭＡＴ
３Ｕ，ＭＡＴ４Ｕに割当てられ、救済回路２ｄはメモリ
マットＭＡＴ３Ｕ，ＭＡＴ４Ｕに割当てられる。
【００５６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００５７】例えば、メモリバンクとメモリマットの数
は図２などで説明した構成に限定されず適宜増減可能で
ある。また、電気ヒューズの回路構成も適宜変更可能で
ある。例えば、図６のＱ１０，Ｑ１１、Ｑ１３を複数組
設け、各組のＱ１３を直列接続すれば、救済情報の長期
保持に対する信頼性は更に向上する。また、Ｘアドレス
救済に限定されず、Ｙアドレス救済又はＸ、Ｙアドレス
双方を救済可能にしてよい。また、電気ヒューズと切断
ヒューズの段数は、２段と３段に限定されず、適宜の段
数に変更可能である。また、本発明はＤＲＡＭに限定さ
れず、シンクロナスＤＲＡＭ、スタティックＲＡＭ、そ
のようなメモリと一緒に中央処理装置（ＣＰＵ）などを
搭載したシステムＬＳＩなどの半導体装置に広く適用す
る事が可能である。
は図２などで説明した構成に限定されず適宜増減可能で
ある。また、電気ヒューズの回路構成も適宜変更可能で
ある。例えば、図６のＱ１０，Ｑ１１、Ｑ１３を複数組
設け、各組のＱ１３を直列接続すれば、救済情報の長期
保持に対する信頼性は更に向上する。また、Ｘアドレス
救済に限定されず、Ｙアドレス救済又はＸ、Ｙアドレス
双方を救済可能にしてよい。また、電気ヒューズと切断
ヒューズの段数は、２段と３段に限定されず、適宜の段
数に変更可能である。また、本発明はＤＲＡＭに限定さ
れず、シンクロナスＤＲＡＭ、スタティックＲＡＭ、そ
のようなメモリと一緒に中央処理装置（ＣＰＵ）などを
搭載したシステムＬＳＩなどの半導体装置に広く適用す
る事が可能である。
【００５８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５９】すなわち、電気ヒューズと切断型ヒューズ
に代表されるように素子構造の異なる記憶素子を救済用
のアドレス情報の保持に用いる場合に、それら記憶素子
によるチップ占有面積の増大をレイアウトの観点より極
力減らすことができる。
に代表されるように素子構造の異なる記憶素子を救済用
のアドレス情報の保持に用いる場合に、それら記憶素子
によるチップ占有面積の増大をレイアウトの観点より極
力減らすことができる。
【００６０】電気的プログラムによって救済用のアドレ
ス情報を保持する場合における長期に亘るデータ保持の
信頼性を向上させることができる。
ス情報を保持する場合における長期に亘るデータ保持の
信頼性を向上させることができる。
【図１】電気ヒューズセットを構成する救済アドレスの
電気的記憶回路と救済アドレスの切断記憶回路のレイア
ウト構成を例示する説明図である。
電気的記憶回路と救済アドレスの切断記憶回路のレイア
ウト構成を例示する説明図である。
【図２】本発明に係る半導体装置の一例であるＤＲＡＭ
を示すブロック図である。
を示すブロック図である。
【図３】図２のＤＲＡＭにおける救済規模の概念を例示
する説明図である。
する説明図である。
【図４】図２のＤＲＡＭにおける一つのメモリバンクに
対する救済方式の概念を例示する説明図である。
対する救済方式の概念を例示する説明図である。
【図５】切断記憶回路の具体例を新す回路図である。
【図６】電気的記憶回路の具体例を示す回路図である。
【図７】第１領域と第２領域によるアドレス信号配線の
共有化の状態を模式的に示して説明図である。
共有化の状態を模式的に示して説明図である。
【図８】電気ヒューズの閾値電圧をプログラムする為の
プログラム電圧の発生回路に対する電気ヒューズと切断
ヒューズの配置例を示す説明図である。
プログラム電圧の発生回路に対する電気ヒューズと切断
ヒューズの配置例を示す説明図である。
【図９】回路規模の小さな切断ヒューズの配置を３段配
置で高密度化した例を示す説明図である。
置で高密度化した例を示す説明図である。
【図１０】切断ヒューズの３段離間配置状態をＤＲＡＭ
の全体で示すブロック図である。
の全体で示すブロック図である。
【図１１】切断ヒューズの３段離間配置状態を詳細に例
示する回路図である。
示する回路図である。
【図１２】救済回路及びメモリバンクの配置が異なった
別のＤＲＡＭのブロック図である。
別のＤＲＡＭのブロック図である。
１ ＤＲＡＭ ＢＮＫ１〜ＢＮＫ４ メモリバンク ＭＡＴ１Ｒ，ＭＡＲ１Ｌ〜ＭＡＴ４Ｒ，ＭＡＴ４Ｌ メ
モリマット ＭＣ メモリセル ＮＡＲＹ 正規アレイ（第１メモリアレイ） ＲＡＲＹ 冗長アレイ（第２メモリアレイ） ２ 救済用回路 ＬＦＢ 切断ヒューズブロック ＬＦＳ１〜ＬＦＳ８ 切断ヒューズセット ＭＦＳ 電気ヒューズセット ＬＦＡ 救済アドレスの切断記憶回路（第１救済アドレ
ス記憶回路） ＭＦＡ 救済アドレスの電気的記憶回路（第２救済アド
レス記憶回路） ＵＮＩＴａ 切断記憶回路の単位ユニット ＵＮＩＴｂ 電気的記憶回路の単位ユニット ＲＷＬ０〜ＲＷＬ２７ 冗長ワード線 ＲＷＤＲＶ 冗長ワードドライバ ＲＡＴＴ＜ｉ＞ 非反転ロウアドレス配線 ＲＡＢＴ＜ｉ＞ 反転ロウアドレス配線 ３ 冗長ワード線選択信号 ＳＥＬ１〜ＳＥＬ３ セレクタ ５ レーザヒューズ ６ センス線 Ｑ１ スイッチＭＯＳトランジスタ Ｑ２，ＩＶ クランプ回路構成素子 Ｑ３ プリチャージＭＯＳトランジスタ １０ 電気ヒューズ部１０ １１ ラッチ部 １２ 比較部 Ｑ１０，Ｑ１１ 不揮発性トランジスタ素子構成用ＭＯ
Ｓトランジスタ Ｑ１３ 読み出しＭＯＳトランジスタ ＦＧ フローティングゲート電極 ＣＧ コントロールゲート電極 ＤＴ ドレイン電極 ＳＴ ソース電極 ２０ アドレス信号配線 ２１ 第１領域 ２２ 第２領域 ２３ Ｑ３、Ｑ２、ＩＶの形成領域 ２４ 救済制御回路 ２６ 昇圧電源回路
モリマット ＭＣ メモリセル ＮＡＲＹ 正規アレイ（第１メモリアレイ） ＲＡＲＹ 冗長アレイ（第２メモリアレイ） ２ 救済用回路 ＬＦＢ 切断ヒューズブロック ＬＦＳ１〜ＬＦＳ８ 切断ヒューズセット ＭＦＳ 電気ヒューズセット ＬＦＡ 救済アドレスの切断記憶回路（第１救済アドレ
ス記憶回路） ＭＦＡ 救済アドレスの電気的記憶回路（第２救済アド
レス記憶回路） ＵＮＩＴａ 切断記憶回路の単位ユニット ＵＮＩＴｂ 電気的記憶回路の単位ユニット ＲＷＬ０〜ＲＷＬ２７ 冗長ワード線 ＲＷＤＲＶ 冗長ワードドライバ ＲＡＴＴ＜ｉ＞ 非反転ロウアドレス配線 ＲＡＢＴ＜ｉ＞ 反転ロウアドレス配線 ３ 冗長ワード線選択信号 ＳＥＬ１〜ＳＥＬ３ セレクタ ５ レーザヒューズ ６ センス線 Ｑ１ スイッチＭＯＳトランジスタ Ｑ２，ＩＶ クランプ回路構成素子 Ｑ３ プリチャージＭＯＳトランジスタ １０ 電気ヒューズ部１０ １１ ラッチ部 １２ 比較部 Ｑ１０，Ｑ１１ 不揮発性トランジスタ素子構成用ＭＯ
Ｓトランジスタ Ｑ１３ 読み出しＭＯＳトランジスタ ＦＧ フローティングゲート電極 ＣＧ コントロールゲート電極 ＤＴ ドレイン電極 ＳＴ ソース電極 ２０ アドレス信号配線 ２１ 第１領域 ２２ 第２領域 ２３ Ｑ３、Ｑ２、ＩＶの形成領域 ２４ 救済制御回路 ２６ 昇圧電源回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤澤 宏樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 海老原 稔 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 成井 誠司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 磯田 正典 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 太田 陽 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 HH03 JJ37 KB52 NN03 NN09 PP02 QQ15 QQ16 5L106 AA01 AA02 CC04 CC09 CC13 CC17 CC21 CC32 GG06 GG07
Claims (13)
- 【請求項１】 夫々複数のメモリセルを有する第１メモ
リアレイ部及び第２メモリアレイ部と、 前記第１メモリアレイ部において救済すべきメモリセル
のアドレス情報を記憶すると共に相互に素子構造の異な
る複数個の第１記憶素子及び第２記憶素子と、 前記第１記憶素子に記憶されたアドレス情報とアドレス
信号配線上の信号情報とを比較する複数の第１比較回路
と、 前記第２記憶素子に記憶されたアドレス情報とアドレス
信号配線上の信号情報とを比較する複数の第２比較回路
と、 前記第１比較回路及び第２比較回路による比較結果の一
致に係る第１メモリアレイ部に対するアクセスを第２メ
モリアレイ部に対するアクセスに切換え制御する救済制
御回路と、を含み、 前記複数個の第１記憶素子及び第１比較回路はアドレス
信号配線に沿って第１領域に形成され、前記第２記憶素
子及び第２比較回路は前記第１領域に隣接する第２領域
に形成されて成るものであることを特徴とする半導体装
置。 - 【請求項２】 前記第１比較回路及び第２比較回路はア
ドレス信号配線を共有するものであることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記アドレス信号配線は前記第１領域と
第２領域の隣接部分を直線で横断して成るものであるこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１記憶素子は切断の有無によって
情報記憶を行う切断型ヒューズ素子であり、前記第２記
憶素子は閾値電圧の相違によって情報記憶を行う電気的
にプログラム可能な不揮発性メモリ素子であることを特
徴とする請求項１乃至３の何れか１項記載の半導体装
置。 - 【請求項５】 前記第１メモリアレイ部及び第２メモリ
アレイ部は前記第１領域及び第２領域を挟んで両側に配
置され、第１領域には両側の第１及び第２メモリアレイ
部の各側に固有の第１記憶素子が３段で離間配置され、
第２領域には両側の第１及び第２メモリアレイ部の各側
に固有の第２記憶素子が２段で離間配置されて成るもの
であることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第２記憶素子のプログラムに利用さ
れるプログラム電圧の発生回路を有し、前記第２記憶素
子は第１記憶素子よりも前記プログラム電圧の発生回路
に接近配置されて成るものであることを特徴とする請求
項４記載の半導体装置。 - 【請求項７】 前記第１記憶素子の個数は第２記憶素子
の個数よりも多く、前記第１及び第２記憶素子によって
記憶可能なアドレス数は、前記第２メモリアレイ部によ
って救済可能な救済アドレス数の上限よりも多くされ、
一部の第１比較回路の比較結果と第２比較回路の比較結
果を選択する選択手段を更に有して成るものであること
を特徴とする請求項４記載の半導体装置。 - 【請求項８】 前記第１記憶素子によって記憶可能なア
ドレス数は、前記第２メモリアレイ部によって救済可能
な救済アドレス数の上限に等しくされて成るものである
ことを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記第２記憶素子は、第１ソース電極、
第１ドレイン電極、フローティングゲート電極及びコン
トロールゲート電極を有し、異なる閾値電圧を持つこと
が可能な不揮発性記憶トランジスタ素子と、 第２ソース電極及び第２ドレイン電極を有し前記フロー
ティングゲート電極をゲート電極とし、前記不揮発性記
憶素子が持つ閾値電圧に応じて異なる相互コンダクタン
スを持つことが可能な読み出しトランジスタ素子と、 前記読み出しトランジスタ素子の相互コンダクタンスに
応じて発生される信号の伝達手段と、を含んで成るもの
であることを特徴とする請求項４記載の半導体装置。 - 【請求項１０】 前記不揮発性記憶トランジスタ素子
は、コントロールゲート電極として機能される第１半導
体領域の上に絶縁層を介して容量電極が設けられたＭＩ
Ｓ容量素子と、第２半導体領域に形成された第１ソース
電極及び第１ドレイン電極とゲート電極とを有するＭＩ
Ｓトランジスタとを有し、前記容量電極は前記ゲート電
極に共通接続されてフローティングゲート電極として機
能されて成るものであることを特徴とする請求項９項記
載の半導体装置。 - 【請求項１１】 複数のメモリセルを有するメモリセル
アレイと、 前記メモリセルにおいて救済すべきメモリセルのアドレ
ス情報を記憶する複数の第１記憶素子を含む第１救済ア
ドレス記憶回路と、 前記メモリセルにおいて救済すべきメモリセルのアドレ
ス情報を記憶する複数の第２記憶素子を含む第２救済ア
ドレス記憶回路と、 前記第１救済アドレス記憶回路及び第２救済アドレス記
憶回路に夫々の記憶アドレス情報と比較されるべきアド
レス情報を共通に伝達するアドレス信号配線と、を含
み、 前記第１記憶素子と第２記憶素子は異なる素子構造を有
し、前記第１救済アドレス記憶回路は前記アドレス信号
配線に沿って第１領域に形成され、前記第２救済アドレ
ス記憶回路は前記第１領域に隣接する第２領域に形成さ
れて成るものであることを特徴とする半導体装置。 - 【請求項１２】 複数のメモリセルを有し一部のメモリ
セルは他のメモリセルを代替する冗長用のメモリセルと
されるメモリセルアレイと、 前記冗長用のメモリセルで救済すべきメモリセルのアド
レス情報を記憶する複数の第１記憶素子と第１比較回路
を含む第１救済アドレス記憶回路と、 前記冗長用のメモリセルで救済すべきメモリセルのアド
レス情報を記憶する複数の第２記憶素子と第２比較回路
を含む第２救済アドレス記憶回路と、 前記第１救済アドレス記憶回路及び第２救済アドレス記
憶回路に夫々の記憶アドレス情報と比較されるべきアド
レス情報を共通に伝達するアドレス信号配線と、を含
み、 前記第１記憶素子と第２記憶素子は異なる素子構造を有
し、 前記第１比較回路は前記第１記憶素子に記憶されたアド
レス情報とアドレス信号配線上の信号情報との比較結果
が一致したとき第１選択信号を出力し、 前記第２比較回路は前記第２記憶素子に記憶されたアド
レス情報とアドレス信号配線上の信号情報との比較結果
が一致したとき第２選択信号を出力し、 前記第１選択信号又は第２選択信号の一方を選択して前
記冗長用のメモリセルの選択指示信号とする選択回路を
有して成るものであることを特徴とする半導体装置。 - 【請求項１３】 前記第１救済アドレス記憶回路は前記
アドレス信号配線に沿って第１領域に形成され、前記第
２救済アドレス記憶回路は前記第１領域に隣接する第２
領域に形成されて成るものであることを特徴とする半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212162A JP4600792B2 (ja) | 2000-07-13 | 2000-07-13 | 半導体装置 |
| TW090115002A TW514930B (en) | 2000-07-13 | 2001-06-20 | Semiconductor device |
| KR1020010041481A KR100873381B1 (ko) | 2000-07-13 | 2001-07-11 | 반도체장치 |
| US09/903,509 US6388941B2 (en) | 2000-07-13 | 2001-07-13 | Semiconductor device |
| US10/134,521 US6563750B2 (en) | 2000-07-13 | 2002-04-30 | Semiconductor memory including a circuit for selecting redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025289A true JP2002025289A (ja) | 2002-01-25 |
| JP4600792B2 JP4600792B2 (ja) | 2010-12-15 |
Family
ID=18708115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6388941B2 (ja) |
| JP (1) | JP4600792B2 (ja) |
| KR (1) | KR100873381B1 (ja) |
| TW (1) | TW514930B (ja) |
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