JP2013504839A - 選択的バイアスによって高容量メモリにおけるメモリアレイリークを低減するためのシステムおよび方法 - Google Patents
選択的バイアスによって高容量メモリにおけるメモリアレイリークを低減するためのシステムおよび方法 Download PDFInfo
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Abstract
Description
たとえば図4を参照すると、FET402が閉じられるようにNo Bias308がローに駆動され、BC1 312とBC2 314が共にハイに駆動されたときは、VSS_SEC218の電圧はFET410およびFET408の両方の両端の電圧降下によって決まる。FET402が閉じられるようにNo Bias308がローに駆動され、BC1 312がローに駆動され、BC2 314がハイに駆動されたときは、VSS_SEC218の電圧はFET408の両端の電圧降下によって決まる。FET402が閉じられるようにNo Bias308がローに駆動され、BC1 312がハイに駆動され、BC2 314がローに駆動されたときは、VSS_SEC218の電圧はFET410の両端の電圧降下によって決まる。VSS_SECを3つの電圧レベル(VSSレベル1、VSSレベル2、VSSレベル3)の1つにプログラムできることは、異なるシリコンチップ(たとえば、異なるドーパント、および/または電圧リークを防止するための最適値に影響を及ぼす他の特徴を有するチップ)にわたってリークを最小化することが可能になるので非常に有利である。
本明細書で引用したすべての参考文献は、それぞれの個々の出版物または特許もしくは特許出願が、すべての目的においてその全体が参照により本明細書に組み込まれるように明確にかつ個々に示されているのと同じ程度に、すべての目的においてその全体が参照により本明細書に組み込まれるものとする。
本発明の動作および構成は、上記の「発明を実施するための形態」から明らかになるものと考える。示され、説明された方法および回路のいくつかの態様は、好ましいものとして特徴付けたが、以下の「特許請求の範囲」に記載の本発明の範囲から逸脱せずに、それらに様々な変更および改良を行い得ることが容易に理解されよう。
Claims (21)
- スタティックランダムアクセスメモリ(SRAM)において、
複数のセクタであって、前記複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のSRAMセルを有し、前記複数のセクタ内のセクタごとに、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、1対のデータノードを形成するように結合された1対の交差結合インバータを有し、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のSRAMセルの前記プルダウンデバイスは一緒に結合され、
前記各セクタの前記複数のSRAMセルは、選択的に、(i)前記複数のSRAMセル内のデータにアクセスすることができ、前記セクタ内の前記SRAMセルの前記プルダウンデバイスは第1の電圧に駆動される動作モード、または(ii)前記セクタ内の前記SRAMセルの前記プルダウンデバイスは第2の電圧に駆動されるスタンバイモードとなる、複数のセクタと、
セクタデコーダであって、(i)セクタアドレスの範囲内のデコードされたセクタアドレスに基づいて前記動作モードに選択的にアクティベートされるべき、前記複数のセクタ内のセクタを特定し、(ii)前記デコードされたセクタアドレスに基づいてセクタ選択的無バイアス信号を供給するように構成された、セクタデコーダと、
複数のセクタバイアス回路であって、
前記複数のセクタバイアス回路内の各セクタバイアス回路は、
(A)(i)前記セクタデコーダと、(ii)前記各セクタバイアス回路に対応する、前記複数のセクタ内のセクタとに結合され、
(B)前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスに前記第1の電圧または前記第2の電圧を供給するように選択的に構成され、前記各セクタバイアス回路は、
前記各セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のSRAMセルの前記プルダウンデバイスに前記第2の電圧を供給し、
前記各セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のSRAMセルの前記プルダウンデバイスに前記第1の電圧を供給する、複数のセクタバイアス回路と
を備えることを特徴とするスタティックランダムアクセスメモリ。 - 前記複数のセクタは第1の複数のセクタであり、
前記セクタデコーダは第1のセクタデコーダであり、
前記複数のセクタバイアス回路は第1の複数のセクタバイアス回路であり、
セクタアドレスの前記範囲はセクタアドレスの第1の範囲であり、
前記スタティックランダムアクセスメモリは、
第2の複数のセクタであって、前記第2の複数のセクタ内の各セクタは、複数のビット線の行と複数のビット線の列に配置された複数のSRAMセルを有し、前記第2の複数のセクタ内セクタごとに、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、1対のデータノードを形成するように結合された1対の交差結合インバータを有し、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のSRAMセルの前記プルダウンデバイスは一緒に結合され、
前記各セクタの前記複数のSRAMセルは、選択的に、(i)前記複数のSRAMセル内のデータにアクセスすることができ、前記セクタ内の前記SRAMセルの前記プルダウンデバイスは前記第1の電圧に駆動される動作モード、または(ii)前記各セクタ内の前記SRAMセルの前記プルダウンデバイスは前記第2の電圧に駆動されるスタンバイモードとなる、第2の複数のセクタと、
第2のセクタデコーダであって、(i)セクタアドレスの第2の範囲内のデコードされたセクタアドレスに基づいて前記動作モードに選択的にアクティベートされるべき、前記第2の複数のセクタ内のセクタを特定し、(ii)前記デコードされたセクタアドレスに基づいてセクタ選択的無バイアス信号を供給するように構成された、第2のセクタデコーダと、
第2の複数のセクタバイアス回路であって、前記第2の複数のセクタバイアス回路内の各セクタバイアス回路は、
(A)(i)前記第2のセクタデコーダと、(ii)前記各セクタバイアス回路に対応する、前記第2の複数のセクタ内のセクタとに結合され、
(B)前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスに前記第1の電圧または前記第2の電圧を供給するように選択的に構成され、前記各セクタバイアス回路は、
前記各セクタバイアス回路が前記第2のセクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のSRAMセルの前記プルダウンデバイスに前記第2の電圧を供給し、
前記各セクタバイアス回路が前記第2のセクタデコーダから前記セクタ選択的無バイアス信号を受け取っているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記複数のSRAMセルの前記プルダウンデバイスに前記第1の電圧を供給する、第2の複数のセクタバイアス回路と
をさらに備えることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。 - 前記スタティックランダムアクセスメモリは複数のメモリバンクを備え、
前記複数のメモリバンク内のメモリバンクは複数のセクタを備えることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。 - 前記第2の電圧はプログラマブルであることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記各セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときに前記複数のセクタバイアス回路内のセクタバイアス回路によって供給される前記第2の電圧は、
(i)第1の制御信号の2値論理状態と、
(ii)第2の制御信号の2値論理状態と、
(iii)前記セクタバイアス回路によって受け取られる接地電圧と
の組み合わせの関数であることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。 - 前記セクタバイアス回路が前記セクタデコーダから前記セクタ選択的無バイアス信号を受け取っていないときに前記複数のセクタバイアス回路内のセクタバイアス回路によって供給される前記第2の電圧は、
前記第1の制御信号の状態が論理「1」で、前記第2の制御信号の状態が論理「0」のときは第1の値、
前記第1の制御信号の状態が論理「0」で、前記第2の制御信号の状態が論理「1」のときは第2の値、
前記第1の制御信号の状態が論理「1」で、前記第2の制御信号の状態が論理「1」のときは第3の値
であることを特徴とする請求項5に記載のスタティックランダムアクセスメモリ。 - 前記複数のセクタ内のセクタの前記複数のSRAMセル内のSRAMセルの前記プルダウンデバイスは、Nチャネル電界効果トランジスタ(N−FET)デバイスを備えることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記第2の電圧は約50ミリボルトから約250ミリボルトの範囲内であり、前記第1の電圧は50ミリボルト未満であることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記第2の電圧は、前記複数のSRAMセル内のSRAMセルの前記データノードに記憶された論理レベルの安定性を保つように動作可能であることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記第2の電圧は、前記プルダウンデバイスのボディウェル電位をバイアスすることによって印加されることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記第2の電圧は、前記複数のセクタにおけるセクタ内の前記複数のSRAMセルの安定性を保つように選択されることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記第2の電圧は、前記プルダウンデバイスのそれぞれのソース端子をバイアスすることによって印加されることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記セクタデコーダは、セクタアドレスの前記範囲内の前記デコードされたセクタアドレスに基づいて、前記複数のセクタ内の残りのセクタをスタンバイモードに維持しながら、動作モードに選択的にアクティベートされるべき、前記複数のセクタ内の前記セクタを特定するように構成されることを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。
- 前記複数のセクタバイアス回路内の各セクタバイアス回路は、前記各セクタバイアス回路が前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスに第1の電圧を供給しているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスを前記第2の電圧から分離し、
前記各セクタバイアス回路は、前記各セクタバイアス回路が前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスに前記第2の電圧を供給しているときは、前記各セクタバイアス回路に結合された前記セクタ内の前記SRAMセルの前記プルダウンデバイスを前記第1の電圧から分離することを特徴とする請求項1に記載のスタティックランダムアクセスメモリ。 - スタティックランダムアクセスメモリ(SRAM)に関連するメモリ動作方法であって、前記SRAMは複数のセクタを備え、前記複数のセクタ内の各セクタは複数のビット線の行と複数のビット線の列に配置された複数のSRAMセルを有し、前記複数のセクタ内のセクタごとに、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、1対のデータノードを形成するように結合された1対の交差結合インバータを有し、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のSRAMセルの前記プルダウンデバイスは一緒に結合され、
前記方法は、
(A)第1のメモリ読み出し動作のためにセクタアドレスの範囲内の第1のセクタアドレスをデコードし、それによって第1のデコードされたセクタアドレスを得るステップと、
(B)前記第1のデコードされたセクタアドレスに基づいて、前記複数のセクタ内の第1のセクタの前記複数のSRAMセルを、前記第1のセクタの前記複数のSRAMセルのプルダウンデバイスを第1の電圧で駆動することによって、選択的にアクティベートするステップと、
(C)前記第1のセクタの前記複数のSRAMセルのプルダウンデバイスを前記第1の電圧で駆動し続けながら、前記第1のセクタ内の選択されたSRAMセルに記憶されたデータ値を読み出すステップと、
(D)第2のメモリ読み出し動作のために第2のセクタアドレスをデコードし、それによって第2のデコードされたセクタアドレスを得るステップと、
(E)前記第2のデコードされたセクタアドレスに基づいて、第2のセクタの前記複数のSRAMセルを、前記第2のセクタの前記複数のSRAMセルのプルダウンデバイスを前記第1の電圧で駆動することによって、選択的にアクティベートするステップと、
(F)前記第1のセクタ内の前記複数のSRAMセルのプルダウンデバイスを第2の電圧で駆動するステップと
を含むことを特徴とするメモリ動作方法。 - 前記読み出すステップ(C)は、
(i)列アドレスに基づいて前記第1のセクタ内の特定のビット線の列を選択するステップと、
(ii)行アドレスに基づいて前記第1のセクタ内の特定のビット線の行を選択し、それによって前記選択されたSRAMセルを特定するステップと
を含むことを特徴とする請求項15に記載のメモリ動作方法。 - 前記第2の電圧の値は、
(i)第1の制御信号の2値論理状態と、
(ii)第2の制御信号の2値論理状態と、
(iii)前記第1のセクタに結合されたセクタバイアス回路によって受け取られる接地電圧と
の組み合わせの関数によって決定されることを特徴とする請求項15に記載のメモリ動作方法。 - 前記第2の電圧の値は、
前記第1の制御信号の状態が論理「1」で、前記第2の制御信号の状態が論理「0」のときは第1の値、
前記第1の制御信号の状態が論理「0」で、前記第2の制御信号の状態が論理「1」のときは第2の値、
前記第1の制御信号の状態が論理「1」で、前記第2の制御信号の状態が論理「1」のときは第3の値
であることを特徴とする請求項17に記載のメモリ動作方法。 - 前記第2の電圧の値は約50ミリボルトから約250ミリボルトの範囲内であることを特徴とする請求項15に記載のメモリ動作方法。
- 前記複数のセクタは第1の複数のセクタであり、セクタアドレスの前記範囲はセクタアドレスの第1の範囲であり、前記SRAMは第2の複数のセクタを備え、前記第2の複数のセクタ内の各セクタは複数のビット線の行と複数のビット線の列に配置された複数のSRAMセルを備え、前記第2の複数のセクタ内のセクタごとに、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、1対のデータノードを形成するように結合された1対の交差結合インバータを有し、
前記各セクタの前記複数のSRAMセル内の各SRAMセルは、プルダウンデバイスを有し、
前記各セクタの前記複数のSRAMセルの前記プルダウンデバイスは一緒に結合され、
前記メモリ動作方法は、
前記第1のセクタアドレスがセクタアドレスの前記第1の範囲にあるときは、(A)から(F)のステップを実行するステップとを含み、
前記第1のセクタアドレスがセクタアドレスの第2の範囲にあるときは、
(A2)メモリ読み出し動作のためにセクタアドレスの前記第2の範囲内の前記第1のセクタアドレスをデコードし、それによって第3のデコードされたセクタアドレスを得るステップと、
(B2)前記デコードされたセクタアドレスに基づいて、前記第2の複数のセクタ内の第3のセクタの前記複数のSRAMセルを、前記第3のセクタの前記複数のSRAMセルのプルダウンデバイスを前記第1の電圧で駆動することによって、選択的にアクティベートするステップと、
(C2)前記第3のセクタの前記複数のSRAMセルのプルダウンデバイスを前記第1の電圧で駆動し続けながら、前記第3のセクタ内の選択されたSRAMセルに記憶されたデータ値を読み出すステップと、
(D2)第2のメモリ読み出し動作のために第2のセクタアドレスをデコードし、それによって第2のデコードされたセクタアドレスを得るステップと、
(E2)前記第2のデコードされたセクタアドレスに基づいて、第2のセクタの前記複数のSRAMセルを、前記第2のセクタの前記複数のSRAMセルのプルダウンデバイスを前記第1の電圧で駆動することによって、選択的にアクティベートするステップと、
(F2)前記第3のセクタ内の前記複数のSRAMセルの前記プルダウンデバイスを第2の電圧で駆動するステップと
を実行するステップとを含むことを特徴とする請求項15に記載のメモリ動作方法。 - 前記第2の電圧は約50ミリボルトから約250ミリボルトの範囲内であり、前記第1の電圧は50ミリボルト未満であることを特徴とする請求項15に記載のメモリ動作方法。
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