JPH11135754A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11135754A JPH11135754A JP9316080A JP31608097A JPH11135754A JP H11135754 A JPH11135754 A JP H11135754A JP 9316080 A JP9316080 A JP 9316080A JP 31608097 A JP31608097 A JP 31608097A JP H11135754 A JPH11135754 A JP H11135754A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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-
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 チップ面積の増加を抑え消費電流を減らしア
ドレス線遷移のスピード、リダンダンシー選択のスピー
ドを速くした半導体メモリ装置を提供する。 【解決手段】 リダンダンシー用スペアエレメントを増
やすためにアドレスフューズの並び１、１′を複数段に
した場合、同一アドレスに対応する複数のアドレスフュ
ーズからなるアドレスフューズ群の少なくともひとつを
複数段のどれかひとつのフューズの並びに配置すること
を特徴とする。そのアドレスフューズ群に対応するアド
レス線ＡＤＤ〈０〜ｎ〉の数をアドレスフューズの並び
の段数よりも少なくし、そのアドレス線の１つを対応す
るアドレスフューズ群を含む隣接する２段のアドレスフ
ューズの並びの段の中心よりも対応するアドレスフュー
ズ群寄りに配置する。アドレス線はローカル配線を介し
てリダンダンシーコントロール回路６に接続される。特
定アドレスに対するアドレス線容量が抑えられる。
ドレス線遷移のスピード、リダンダンシー選択のスピー
ドを速くした半導体メモリ装置を提供する。 【解決手段】 リダンダンシー用スペアエレメントを増
やすためにアドレスフューズの並び１、１′を複数段に
した場合、同一アドレスに対応する複数のアドレスフュ
ーズからなるアドレスフューズ群の少なくともひとつを
複数段のどれかひとつのフューズの並びに配置すること
を特徴とする。そのアドレスフューズ群に対応するアド
レス線ＡＤＤ〈０〜ｎ〉の数をアドレスフューズの並び
の段数よりも少なくし、そのアドレス線の１つを対応す
るアドレスフューズ群を含む隣接する２段のアドレスフ
ューズの並びの段の中心よりも対応するアドレスフュー
ズ群寄りに配置する。アドレス線はローカル配線を介し
てリダンダンシーコントロール回路６に接続される。特
定アドレスに対するアドレス線容量が抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に、ＤＲＡＭにおいてアドレスフューズの並
びが複数段で構成されたリダンダンシーに関するもので
ある。
に係り、特に、ＤＲＡＭにおいてアドレスフューズの並
びが複数段で構成されたリダンダンシーに関するもので
ある。
【０００２】
【従来の技術】半導体装置の半導体基板（チップ）に組
み込まれている半導体素子が微細化され、１チップの中
に含まれる素子数が巨大化するにつれて、欠陥に対する
対策の水準も向上するが、開発段階や量産の初期におい
ては低い歩留まりが問題になっている。この問題を解決
するために冗長回路（以下、リダンダンシー（ｒｅｄｕ
ｎｄａｎｃｙ）又はリダンダンシー回路という）技術が
提案され実用化されてきた。例えば、メモリ素子の製造
工程中に作られる欠陥を救済するリダンダンシーにおい
て、メモリセルの配列中に欠陥のロウ又はカラムが存在
した場合に、スペアのロウラインやカラムラインを各々
何本か用意しておき、欠陥部分に相当するアドレス信号
が入力されたときに、スペアのロウラインやカラムライ
ンを選択するように回路を構成することで欠陥を含みな
がらも良品として扱うことができる。このリダンダンシ
ーによってチップ面積は若干増大するが歩留まりが大幅
に向上する。
み込まれている半導体素子が微細化され、１チップの中
に含まれる素子数が巨大化するにつれて、欠陥に対する
対策の水準も向上するが、開発段階や量産の初期におい
ては低い歩留まりが問題になっている。この問題を解決
するために冗長回路（以下、リダンダンシー（ｒｅｄｕ
ｎｄａｎｃｙ）又はリダンダンシー回路という）技術が
提案され実用化されてきた。例えば、メモリ素子の製造
工程中に作られる欠陥を救済するリダンダンシーにおい
て、メモリセルの配列中に欠陥のロウ又はカラムが存在
した場合に、スペアのロウラインやカラムラインを各々
何本か用意しておき、欠陥部分に相当するアドレス信号
が入力されたときに、スペアのロウラインやカラムライ
ンを選択するように回路を構成することで欠陥を含みな
がらも良品として扱うことができる。このリダンダンシ
ーによってチップ面積は若干増大するが歩留まりが大幅
に向上する。
【０００３】プログラムされた特定の入力アドレス時に
おいてリダンダンシー用スペアエレメントを活性化する
ためにスペアエレメントのそれぞれに対し、図９に示さ
れるリダンダンシーコントロール回路６が存在する。リ
ダンダンシーコントロール回路６は、スペアエレメント
を選択するために必要なアドレス数分のフューズラッチ
回路（図１０参照）からなるフューズラッチ回路群４と
比較回路５（図１２参照）から構成されている。
おいてリダンダンシー用スペアエレメントを活性化する
ためにスペアエレメントのそれぞれに対し、図９に示さ
れるリダンダンシーコントロール回路６が存在する。リ
ダンダンシーコントロール回路６は、スペアエレメント
を選択するために必要なアドレス数分のフューズラッチ
回路（図１０参照）からなるフューズラッチ回路群４と
比較回路５（図１２参照）から構成されている。
【０００４】フューズラッチ回路は、図１０に示される
ように、フューズラッチイニシャライズ信号Ａがゲート
に入力されるＰＭＯＳトランジスタＴｒ１、ソース／ド
レインの一方がトランジスタＴｒ１のソース／ドレイン
の一方に接続され、他方がアドレスフューズ３に接続さ
れ、フューズラッチイニシャライズ信号Ｂがゲートに入
力されるＮＭＯＳトランジスタＴｒ２と、入力側がトラ
ンジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接
続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとから構成され、ＮＭＯＳトラ
ンジスタのゲートがインバータＩＮＶ１の出力側にトラ
ンスミッションゲートＴｒ３と、ＮＭＯＳトランジスタ
のゲートがトランスミッションゲートＴｒ３のＰＭＯＳ
トランジスタのゲート及びインバータＩＮＶ１の入力側
に接続され、ＰＭＯＳトランジスタのゲートがインバー
タＩＮＶ１の出力側に接続されたトランスミッションゲ
ートＴｒ４と、入力側がトランスミッションゲートＴｒ
４のＰＭＯＳトランジスタのゲート及びインバータＩＮ
Ｖ１の出力側に接続され、出力側がインバータＩＮＶ１
の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ド
レインの一方に接続されるインバータＩＮＶ２とから構
成されている。トランスミッションゲートＴｒ３にはア
ドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力
される。トランスミッションゲートＴｒ４にはアドレス
ｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補
信号）を表わす。以下、同じである。）が入力され、Ｆ
ＯＵＴ〈ｉ〉が出力される。
ように、フューズラッチイニシャライズ信号Ａがゲート
に入力されるＰＭＯＳトランジスタＴｒ１、ソース／ド
レインの一方がトランジスタＴｒ１のソース／ドレイン
の一方に接続され、他方がアドレスフューズ３に接続さ
れ、フューズラッチイニシャライズ信号Ｂがゲートに入
力されるＮＭＯＳトランジスタＴｒ２と、入力側がトラ
ンジスタＴｒ１、Ｔｒ２のソース／ドレインの一方に接
続されるインバータＩＮＶ１と、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとから構成され、ＮＭＯＳトラ
ンジスタのゲートがインバータＩＮＶ１の出力側にトラ
ンスミッションゲートＴｒ３と、ＮＭＯＳトランジスタ
のゲートがトランスミッションゲートＴｒ３のＰＭＯＳ
トランジスタのゲート及びインバータＩＮＶ１の入力側
に接続され、ＰＭＯＳトランジスタのゲートがインバー
タＩＮＶ１の出力側に接続されたトランスミッションゲ
ートＴｒ４と、入力側がトランスミッションゲートＴｒ
４のＰＭＯＳトランジスタのゲート及びインバータＩＮ
Ｖ１の出力側に接続され、出力側がインバータＩＮＶ１
の入力側及びトランジスタＴｒ１、Ｔｒ２のソース／ド
レインの一方に接続されるインバータＩＮＶ２とから構
成されている。トランスミッションゲートＴｒ３にはア
ドレスＡＤＤ〈ｉ〉が入力され、ＦＯＵＴ〈ｉ〉が出力
される。トランスミッションゲートＴｒ４にはアドレス
ｂＡＤＤ〈ｉ〉（「ｂ」は、当該信号の反転信号（相補
信号）を表わす。以下、同じである。）が入力され、Ｆ
ＯＵＴ〈ｉ〉が出力される。
【０００５】比較回路５は、図１２に示されるように、
入力側のＮＡＮＤ回路とこれに直列接続された出力側の
ＮＯＴ回路から構成されている。フューズラッチ回路群
４を構成するフューズラッチ回路にはアドレスバス（ア
ドレス線）からローカル配線を介して相補的なアドレス
信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、この
ためにはアドレスバス自体が相補的な信号であってもロ
ーカルに相補信号を生成しても構わない。フューズラッ
チ回路は、パワーオン時、図１１のようなフューズラッ
チイニシャライズ信号Ａ、Ｂによってイニシャライズさ
れる。アドレスが遷移すると、フューズの状態に応じて
ＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズ
ラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。そし
て、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又
はロウ）になるようなアドレスが入力した場合にリダン
ダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発
生されてリダンダンシーエレメントを活性化する。リダ
ンダンシーエレメント（スペアエレメント）のそれぞれ
に、複数のアドレスに対応した複数のアドレスフューズ
からなるフューズセットが存在する。したがって、リダ
ンダンシーエレメントを増やそうとするとアドレスフュ
ーズの総数は増えて一列のフューズ並びには収まりきれ
なくなり、図８のようにアドレスフューズ３を、例え
ば、２段のアドレスフューズの並び１、１′に配置しな
ければならなくなる。図において、アドレスバス（アド
レス線）は、複数段のアドレスフューズの並び１、１′
の間に配線されている。
入力側のＮＡＮＤ回路とこれに直列接続された出力側の
ＮＯＴ回路から構成されている。フューズラッチ回路群
４を構成するフューズラッチ回路にはアドレスバス（ア
ドレス線）からローカル配線を介して相補的なアドレス
信号ＡＤＤ〈ｉ〉、ｂＡＤＤ〈ｉ〉を入力するが、この
ためにはアドレスバス自体が相補的な信号であってもロ
ーカルに相補信号を生成しても構わない。フューズラッ
チ回路は、パワーオン時、図１１のようなフューズラッ
チイニシャライズ信号Ａ、Ｂによってイニシャライズさ
れる。アドレスが遷移すると、フューズの状態に応じて
ＡＤＤ〈ｉ〉又はｂＡＤＤ〈ｉ〉のどちらかがフューズ
ラッチ回路の出力ＦＯＵＴ〈ｉ〉に接続される。そし
て、比較回路において全てのＦＯＵＴ〈ｉ〉がハイ（又
はロウ）になるようなアドレスが入力した場合にリダン
ダンシーエレメントイネーブル信号ＲＥＮＡＢＬＥが発
生されてリダンダンシーエレメントを活性化する。リダ
ンダンシーエレメント（スペアエレメント）のそれぞれ
に、複数のアドレスに対応した複数のアドレスフューズ
からなるフューズセットが存在する。したがって、リダ
ンダンシーエレメントを増やそうとするとアドレスフュ
ーズの総数は増えて一列のフューズ並びには収まりきれ
なくなり、図８のようにアドレスフューズ３を、例え
ば、２段のアドレスフューズの並び１、１′に配置しな
ければならなくなる。図において、アドレスバス（アド
レス線）は、複数段のアドレスフューズの並び１、１′
の間に配線されている。
【０００６】多数のアドレスフューズを２段の並びのど
ちらかに配置する際、従来の方法では図１３のように、
あるスペアエレメントに属する複数のアドレスに対応し
た複数のアドレスフューズからなるフューズセットを一
まとまりとして、そのフューズセットをどちらかのフュ
ーズの並びに振り分けていた（ｇｒｏｕｐｅｄ ｆｕｓ
ｅ ｓｅｔｓ）。図において、１段目のアドレスフュー
ズの並び１には、あるスペアエレメントに属するフュー
ズセット２（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）があ
り、２段目のアドレスフューズの並び１′には、別のス
ペアエレメントに属するフューズセット２′（Ａ０、Ａ
１、Ａ２、・・・、Ａｎ）が配置されている。つまり、
ある特定のアドレスに対応する複数のアドレスフューズ
は、２列のフューズの並びのどちらにも存在していた。
ちらかに配置する際、従来の方法では図１３のように、
あるスペアエレメントに属する複数のアドレスに対応し
た複数のアドレスフューズからなるフューズセットを一
まとまりとして、そのフューズセットをどちらかのフュ
ーズの並びに振り分けていた（ｇｒｏｕｐｅｄ ｆｕｓ
ｅ ｓｅｔｓ）。図において、１段目のアドレスフュー
ズの並び１には、あるスペアエレメントに属するフュー
ズセット２（Ａ０、Ａ１、Ａ２、・・・、Ａｎ）があ
り、２段目のアドレスフューズの並び１′には、別のス
ペアエレメントに属するフューズセット２′（Ａ０、Ａ
１、Ａ２、・・・、Ａｎ）が配置されている。つまり、
ある特定のアドレスに対応する複数のアドレスフューズ
は、２列のフューズの並びのどちらにも存在していた。
【０００７】
【発明が解決しようとする課題】したがって従来の方法
では、アドレス線とフューズラッチ回路を接続するアド
レスローカル配線において、図１４のようにあるアドレ
ス線ＡＤＤ〈ｎ〉から２段のリダンダンシーコントロー
ル回路６のフューズラッチ回路へのアドレスローカル配
線がレイアウトし難い場合には、２段のアドレスフュー
ズの並び１、１′それぞれに対し１つずつ２本のアドレ
ス線（相補的なアドレス信号の場合合計４本）を準備し
ていた。１段目のアドレスフューズの並び１でも２段目
のアドレスフューズの並び１′でもそれぞれＡ０、Ａ
１、Ａ２、・・・、Ａｎ（図では６本を表示する）から
なるアドレス線ＡＤＤ〈ｎ〉が配線されている。つま
り、ひとつのアドレスに対し２本のアドレス線が存在す
ることになり、チップ全体に占めるアドレス線の領域が
大きくなりチップ面積の増加に繋がった。また、アドレ
ス線を駆動する際の消費電流も大きくなるし、アドレス
線の容量が増加するためアドレスドライバのサイズを大
きくしないとアドレス線の遷移するスピードが遅くなり
ひいてはリダンダンシー選択のスピードが遅くなるとい
う問題があった。
では、アドレス線とフューズラッチ回路を接続するアド
レスローカル配線において、図１４のようにあるアドレ
ス線ＡＤＤ〈ｎ〉から２段のリダンダンシーコントロー
ル回路６のフューズラッチ回路へのアドレスローカル配
線がレイアウトし難い場合には、２段のアドレスフュー
ズの並び１、１′それぞれに対し１つずつ２本のアドレ
ス線（相補的なアドレス信号の場合合計４本）を準備し
ていた。１段目のアドレスフューズの並び１でも２段目
のアドレスフューズの並び１′でもそれぞれＡ０、Ａ
１、Ａ２、・・・、Ａｎ（図では６本を表示する）から
なるアドレス線ＡＤＤ〈ｎ〉が配線されている。つま
り、ひとつのアドレスに対し２本のアドレス線が存在す
ることになり、チップ全体に占めるアドレス線の領域が
大きくなりチップ面積の増加に繋がった。また、アドレ
ス線を駆動する際の消費電流も大きくなるし、アドレス
線の容量が増加するためアドレスドライバのサイズを大
きくしないとアドレス線の遷移するスピードが遅くなり
ひいてはリダンダンシー選択のスピードが遅くなるとい
う問題があった。
【０００８】また、図１５に示すように１本のアドレス
線ＡＤＤ〈ｎ〉からのアドレスローカル配線が可能な場
合がある。１段目のアドレスフューズの並び１と２段目
のアドレスフューズの並び１′との間にＡ０、Ａ１、Ａ
２、・・・、Ａｎ（図では６本を表示する）からなるア
ドレス線ＡＤＤ〈ｎ〉が配線され、双方のアドレスフュ
ーズの並び１、１′にそれぞれアドレスローカル配線を
介してリダンダンシーコントロール回路６のフューズラ
ッチ回路に接続されている。つまり、この場合、アドレ
スローカル配線を２方向に伸ばさなければならず、全体
としてのローカル配線の長さが長くなりアドレスバスの
寄生容量は大きくなり、アドレスバスを駆動する際の消
費電流が大きくなる。したがって、アドレスドライバの
サイズを大きくしないと、アドレス線の遷移するスピー
ドが遅くなりひいてはリダンダンシー選択のスピードが
遅くなるという問題があった。本発明は、このような事
情によりなされたものであり、チップ面積の増加を抑
え、消費電流を減らし、アドレス線遷移のスピード、リ
ダンダンシー選択のスピードを速くする半導体メモリを
提供する。
線ＡＤＤ〈ｎ〉からのアドレスローカル配線が可能な場
合がある。１段目のアドレスフューズの並び１と２段目
のアドレスフューズの並び１′との間にＡ０、Ａ１、Ａ
２、・・・、Ａｎ（図では６本を表示する）からなるア
ドレス線ＡＤＤ〈ｎ〉が配線され、双方のアドレスフュ
ーズの並び１、１′にそれぞれアドレスローカル配線を
介してリダンダンシーコントロール回路６のフューズラ
ッチ回路に接続されている。つまり、この場合、アドレ
スローカル配線を２方向に伸ばさなければならず、全体
としてのローカル配線の長さが長くなりアドレスバスの
寄生容量は大きくなり、アドレスバスを駆動する際の消
費電流が大きくなる。したがって、アドレスドライバの
サイズを大きくしないと、アドレス線の遷移するスピー
ドが遅くなりひいてはリダンダンシー選択のスピードが
遅くなるという問題があった。本発明は、このような事
情によりなされたものであり、チップ面積の増加を抑
え、消費電流を減らし、アドレス線遷移のスピード、リ
ダンダンシー選択のスピードを速くする半導体メモリを
提供する。
【０００９】
【課題を解決するための手段】本発明は、リダンダンシ
ー用スペアエレメントを増やすためにアドレスフューズ
の並びを複数段にした場合において、同一アドレスに対
応する複数のアドレスフューズからなるアドレスフュー
ズ群の少なくともひとつを複数段のどれかひとつのフュ
ーズの並びに配置することを特徴とする。また、そのア
ドレスフューズ群に対応するアドレス線の数をアドレス
フューズの並びの段数よりも少なくし、そのアドレス線
の１つを対応するアドレスフューズ群を含む隣接する２
段のアドレスフューズの並びの段の中心よりも対応する
アドレスフューズ群寄りに配置することを特徴とする。
複数のアドレス信号からなるアドレスバスのうち、少な
くとも１つを２段のアドレスフューズの並びに対して唯
１つだけ準備すれば良いので、アドレス線の占める面積
を抑え、その特定アドレスに対するアドレス線の容量が
抑えられる。またローカル配線が一方向にのみ伸び、か
つローカル配線長を短くすることができるので、ローカ
ル配線の寄生容量が抑えられる。
ー用スペアエレメントを増やすためにアドレスフューズ
の並びを複数段にした場合において、同一アドレスに対
応する複数のアドレスフューズからなるアドレスフュー
ズ群の少なくともひとつを複数段のどれかひとつのフュ
ーズの並びに配置することを特徴とする。また、そのア
ドレスフューズ群に対応するアドレス線の数をアドレス
フューズの並びの段数よりも少なくし、そのアドレス線
の１つを対応するアドレスフューズ群を含む隣接する２
段のアドレスフューズの並びの段の中心よりも対応する
アドレスフューズ群寄りに配置することを特徴とする。
複数のアドレス信号からなるアドレスバスのうち、少な
くとも１つを２段のアドレスフューズの並びに対して唯
１つだけ準備すれば良いので、アドレス線の占める面積
を抑え、その特定アドレスに対するアドレス線の容量が
抑えられる。またローカル配線が一方向にのみ伸び、か
つローカル配線長を短くすることができるので、ローカ
ル配線の寄生容量が抑えられる。
【００１０】すなわち、本発明の半導体メモリ装置は、
複数のメモリセルが行列状に配列されているメモリセル
アレイと、アドレス信号に基づいて複数のワード線から
その一部を選択するロウデコーダと、アドレス信号に基
づいて複数のビット線からその一部を選択するカラムデ
コーダと、前記ワード線又はビット線に接続された不良
メモリセルを置き換える複数のスペアエレメントと、前
記不良メモリセルを前記スペアエレメントに置き換える
情報をプログラムする複数のアドレスフューズと、前記
アドレスフューズにアドレス信号を伝えるアドレス線と
を備え、前記アドレスフューズの並びは、複数段から構
成され、かつ同一アドレスに対応する複数のアドレスフ
ューズからなるアドレスフューズ群の少なくとも１つは
前記複数段のどれか１つのアドレスフューズの並びの段
に配置されていることを特徴としている。前記アドレス
線は、対応するアドレスフューズ群が配置されている前
記アドレスフューズの並びの段に近接して配置されてい
るようにしても良い。前記複数段のどれか１つのアドレ
スフューズの並びの段に配置されているアドレスフュー
ズ群に対応するアドレス線の数が、前記複数段のアドレ
スフューズの並びの数よりも少ないようにしても良い。
前記対応するアドレスフューズ群が複数段のどれか１つ
のアドレスフューズの並びの段に配置されたアドレス線
の１つを前記対応するアドレスフューズ群を含む隣接す
る２段の中心よりも、前記対応するアドレスフューズ群
が配置された段寄りに配置するようにしても良い。前記
複数段のどれか１つのアドレスフューズの並びの段に配
置されているアドレスフューズ群内のアドレスフューズ
少なくとも２個を隣り合わせに配置するようにしても良
い。前記アドレスフューズの並びの段の内少なくとも１
つをロウデコーダ又はカラムデコーダに近接して配置
し、前記複数段の内前記ロウデコーダ又はカラムデコー
ダに近いアドレスフューズの並びの段の所定のアドレス
フューズ間に前記アドレス線が通る間隙を形成しても良
い。前記対応するアドレスフューズ群が複数段のどれか
１つのアドレスフューズの並びの段に配置されたアドレ
ス線の１つは、前記アドレスフューズ間に隙間を作った
アドレスフューズの並びの段を含む隣接する２段のアド
レスフューズの並びの段の間に配置され、このアドレス
線がロウデコーダ、カラムデコーダもしくはセカンドセ
ンスアンプに用いられるアドレス線として共有しても良
い。前記複数段のどれか１つのアドレスフューズの並び
の段にはロウスペアエレメントに対応するリダンダンシ
ー及びカラムスペアエレメントに対応するリダンダンシ
ーの両方に用いられるアドレスフューズが含まれるよう
にしても良い。あるアドレスに対応する複数のロウスペ
アエレメントに対応するリダンダンシー用アドレスフュ
ーズの少なくとも２個を隣り合わせに配置し且つそのア
ドレスに対応する複数のカラムスペアエレメントに対応
するリダンダンシー用アドレスフューズの少なくとも２
個を隣り合わせに配置するようにしても良い。前記アド
レスフューズがカラムデコーダに隣接する側に配置され
ている場合において、隣り合わせに配置されたカラムス
ペアエレメントに対応するリダンダンシー用アドレスフ
ューズを、一方の隣り合わせに配置されたロウスペアエ
レメントに対応するリダンダンシー用アドレスフューズ
よりも、フューズの隙間近くに配置し、もしこれらアド
レスフューズがロウデコーダに隣接する側に配置されて
いる場合には、隣り合わせに配置されたロウスペアエレ
メントに対応するリダンダンシー用アドレスフューズ
を、他方の隣り合わせに配置されたカラムスペアエレメ
ントに対応するリダンダンシー用アドレスフューズより
もアドレスフューズの隙間近くに配置しても良い。
複数のメモリセルが行列状に配列されているメモリセル
アレイと、アドレス信号に基づいて複数のワード線から
その一部を選択するロウデコーダと、アドレス信号に基
づいて複数のビット線からその一部を選択するカラムデ
コーダと、前記ワード線又はビット線に接続された不良
メモリセルを置き換える複数のスペアエレメントと、前
記不良メモリセルを前記スペアエレメントに置き換える
情報をプログラムする複数のアドレスフューズと、前記
アドレスフューズにアドレス信号を伝えるアドレス線と
を備え、前記アドレスフューズの並びは、複数段から構
成され、かつ同一アドレスに対応する複数のアドレスフ
ューズからなるアドレスフューズ群の少なくとも１つは
前記複数段のどれか１つのアドレスフューズの並びの段
に配置されていることを特徴としている。前記アドレス
線は、対応するアドレスフューズ群が配置されている前
記アドレスフューズの並びの段に近接して配置されてい
るようにしても良い。前記複数段のどれか１つのアドレ
スフューズの並びの段に配置されているアドレスフュー
ズ群に対応するアドレス線の数が、前記複数段のアドレ
スフューズの並びの数よりも少ないようにしても良い。
前記対応するアドレスフューズ群が複数段のどれか１つ
のアドレスフューズの並びの段に配置されたアドレス線
の１つを前記対応するアドレスフューズ群を含む隣接す
る２段の中心よりも、前記対応するアドレスフューズ群
が配置された段寄りに配置するようにしても良い。前記
複数段のどれか１つのアドレスフューズの並びの段に配
置されているアドレスフューズ群内のアドレスフューズ
少なくとも２個を隣り合わせに配置するようにしても良
い。前記アドレスフューズの並びの段の内少なくとも１
つをロウデコーダ又はカラムデコーダに近接して配置
し、前記複数段の内前記ロウデコーダ又はカラムデコー
ダに近いアドレスフューズの並びの段の所定のアドレス
フューズ間に前記アドレス線が通る間隙を形成しても良
い。前記対応するアドレスフューズ群が複数段のどれか
１つのアドレスフューズの並びの段に配置されたアドレ
ス線の１つは、前記アドレスフューズ間に隙間を作った
アドレスフューズの並びの段を含む隣接する２段のアド
レスフューズの並びの段の間に配置され、このアドレス
線がロウデコーダ、カラムデコーダもしくはセカンドセ
ンスアンプに用いられるアドレス線として共有しても良
い。前記複数段のどれか１つのアドレスフューズの並び
の段にはロウスペアエレメントに対応するリダンダンシ
ー及びカラムスペアエレメントに対応するリダンダンシ
ーの両方に用いられるアドレスフューズが含まれるよう
にしても良い。あるアドレスに対応する複数のロウスペ
アエレメントに対応するリダンダンシー用アドレスフュ
ーズの少なくとも２個を隣り合わせに配置し且つそのア
ドレスに対応する複数のカラムスペアエレメントに対応
するリダンダンシー用アドレスフューズの少なくとも２
個を隣り合わせに配置するようにしても良い。前記アド
レスフューズがカラムデコーダに隣接する側に配置され
ている場合において、隣り合わせに配置されたカラムス
ペアエレメントに対応するリダンダンシー用アドレスフ
ューズを、一方の隣り合わせに配置されたロウスペアエ
レメントに対応するリダンダンシー用アドレスフューズ
よりも、フューズの隙間近くに配置し、もしこれらアド
レスフューズがロウデコーダに隣接する側に配置されて
いる場合には、隣り合わせに配置されたロウスペアエレ
メントに対応するリダンダンシー用アドレスフューズ
を、他方の隣り合わせに配置されたカラムスペアエレメ
ントに対応するリダンダンシー用アドレスフューズより
もアドレスフューズの隙間近くに配置しても良い。
【００１１】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。図１及び図２は、ＤＲＡＭなどの
半導体メモリ装置の複数段のアドレスフューズの並びと
アドレスローカル配線（以下、ローカル配線という）を
介してフューズラッチ回路と接続されたアドレス線の配
置を示すブロック図である。この実施例では、アドレス
フューズの並びの複数断として２段を例示している。本
発明ではアドレスフューズの並びは２段に限らず、３
段、４段、・・・と多段で構成されていても良い。ま
た、アドレス線ＡＤＤ〈０〜ｎ〉は、６本（Ａ０、Ａ
１、Ａ２、・・・、Ａｎ）で例示している。さらに、こ
の実施例では、ローカル配線は、半導体チップ上におい
て、第１層目のアルミニウムなどの金属配線層から形成
され、アドレス線は、第２層目のアルミニウムなどの金
属配線層から形成されている。アドレス線は、また、ロ
ーカル配線を介してフューズラッチ回路群４及び比較回
路５から構成される（図９参照）リダンダンシーコント
ロール回路６に接続される。リダンダンシーコントロー
ル回路６は、対応するアドレスフューズが配置されてい
るアドレスフューズの並びの段に近接して配置されてい
る。
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。図１及び図２は、ＤＲＡＭなどの
半導体メモリ装置の複数段のアドレスフューズの並びと
アドレスローカル配線（以下、ローカル配線という）を
介してフューズラッチ回路と接続されたアドレス線の配
置を示すブロック図である。この実施例では、アドレス
フューズの並びの複数断として２段を例示している。本
発明ではアドレスフューズの並びは２段に限らず、３
段、４段、・・・と多段で構成されていても良い。ま
た、アドレス線ＡＤＤ〈０〜ｎ〉は、６本（Ａ０、Ａ
１、Ａ２、・・・、Ａｎ）で例示している。さらに、こ
の実施例では、ローカル配線は、半導体チップ上におい
て、第１層目のアルミニウムなどの金属配線層から形成
され、アドレス線は、第２層目のアルミニウムなどの金
属配線層から形成されている。アドレス線は、また、ロ
ーカル配線を介してフューズラッチ回路群４及び比較回
路５から構成される（図９参照）リダンダンシーコント
ロール回路６に接続される。リダンダンシーコントロー
ル回路６は、対応するアドレスフューズが配置されてい
るアドレスフューズの並びの段に近接して配置されてい
る。
【００１２】このようにＤＲＡＭにおいて、リダンダン
シー用スペアエレメントを増やす目的でアドレスフュー
ズの並びを図８の場合と同様に２段にした場合、同一ア
ドレスＡＤＤ〈ｉ〉に対応する複数のアドレスフューズ
からなるアドレスフューズ群の少なくとも１つを２段の
どちらかのフューズの並びの一方に配置する。そして、
この同一アドレスＡＤＤ〈ｉ〉は、対応する複数のアド
レスフューズが配置されているアドレスフューズの並び
の段に近接してアドレス線が配置されるように構成され
ている。アドレスＡＤＤ〈ｉ〜ｎ〉に対応する複数のア
ドレスフューズからなる複数のアドレスフューズ群は、
１段目のアドレスフューズの並び１に配置される。そし
て、対応するアドレス線（Ａｉ〜Ａｎ）は、２段のアド
レスフューズの並び１、１′の間隙の中心（２列の中心
線）よりもアドレスフューズの並び１寄りに配置されて
いる。アドレスＡＤＤに対応する複数のアドレスフュー
ズからなる複数のアドレスフューズ群は、２段目のアド
レスフューズの並び１′に配置される。そして、対応す
るアドレス線（Ａ０〜Ａｉ−１）は、２段のアドレスフ
ューズの並び１、１′の間隙の中心（２列の中心線）よ
りもアドレスフューズの並び１′寄りに配置されてい
る。つまり、下段（２段目）のアドレスフューズの並び
１′にはＡＤＤ〈ｎ〉に対応するアドレスフューズＡｎ
は存在しない。このように構成することによりそのアド
レスフューズ群に対応するアドレス線からのローカル配
線は、２段のどちらかの一方向に伸ばせば良いので、そ
のアドレス線を対応するアドレスフューズ群が存在する
アドレスフューズの並びに近く、つまりそのアドレス線
を２段のアドレスフューズの並びの中心よりも対応する
アドレスフューズ群寄りに唯１つだけ配置することが容
易にできる。
シー用スペアエレメントを増やす目的でアドレスフュー
ズの並びを図８の場合と同様に２段にした場合、同一ア
ドレスＡＤＤ〈ｉ〉に対応する複数のアドレスフューズ
からなるアドレスフューズ群の少なくとも１つを２段の
どちらかのフューズの並びの一方に配置する。そして、
この同一アドレスＡＤＤ〈ｉ〉は、対応する複数のアド
レスフューズが配置されているアドレスフューズの並び
の段に近接してアドレス線が配置されるように構成され
ている。アドレスＡＤＤ〈ｉ〜ｎ〉に対応する複数のア
ドレスフューズからなる複数のアドレスフューズ群は、
１段目のアドレスフューズの並び１に配置される。そし
て、対応するアドレス線（Ａｉ〜Ａｎ）は、２段のアド
レスフューズの並び１、１′の間隙の中心（２列の中心
線）よりもアドレスフューズの並び１寄りに配置されて
いる。アドレスＡＤＤに対応する複数のアドレスフュー
ズからなる複数のアドレスフューズ群は、２段目のアド
レスフューズの並び１′に配置される。そして、対応す
るアドレス線（Ａ０〜Ａｉ−１）は、２段のアドレスフ
ューズの並び１、１′の間隙の中心（２列の中心線）よ
りもアドレスフューズの並び１′寄りに配置されてい
る。つまり、下段（２段目）のアドレスフューズの並び
１′にはＡＤＤ〈ｎ〉に対応するアドレスフューズＡｎ
は存在しない。このように構成することによりそのアド
レスフューズ群に対応するアドレス線からのローカル配
線は、２段のどちらかの一方向に伸ばせば良いので、そ
のアドレス線を対応するアドレスフューズ群が存在する
アドレスフューズの並びに近く、つまりそのアドレス線
を２段のアドレスフューズの並びの中心よりも対応する
アドレスフューズ群寄りに唯１つだけ配置することが容
易にできる。
【００１３】このように本発明では、複数のアドレス信
号からなるアドレスバスのうち、少なくとも１つを２段
のアドレスフューズの並びに対して唯１つだけ準備すれ
ば良いので（図１４の従来例では２つのアドレスバスを
用いる）、アドレス線の占める面積を抑え、その特定ア
ドレスに対するアドレス線の容量を抑えられる。さら
に、アドレス線を対応するアドレスフューズ群の含まれ
るアドレスフューズの並びの段近くに走らせられるの
で、アドレス線からフューズラッチ回路へのローカル配
線が一方向にのみ伸び、かつローカル配線の長さを短く
することができるので、ローカル配線の寄生容量が抑え
られる。また、ローカル配線のレイアウトが容易となる
利点もある。ローカル配線の寄生容量が抑えられれば、
それが繋がるアドレス線の総容量も小さくなり、アドレ
ス線を駆動する際の消費電流が小さくなり、アドレス線
の遷移するスピードが速くなり、ひいてはリダンダンシ
ー選択のスピードが速くなる。
号からなるアドレスバスのうち、少なくとも１つを２段
のアドレスフューズの並びに対して唯１つだけ準備すれ
ば良いので（図１４の従来例では２つのアドレスバスを
用いる）、アドレス線の占める面積を抑え、その特定ア
ドレスに対するアドレス線の容量を抑えられる。さら
に、アドレス線を対応するアドレスフューズ群の含まれ
るアドレスフューズの並びの段近くに走らせられるの
で、アドレス線からフューズラッチ回路へのローカル配
線が一方向にのみ伸び、かつローカル配線の長さを短く
することができるので、ローカル配線の寄生容量が抑え
られる。また、ローカル配線のレイアウトが容易となる
利点もある。ローカル配線の寄生容量が抑えられれば、
それが繋がるアドレス線の総容量も小さくなり、アドレ
ス線を駆動する際の消費電流が小さくなり、アドレス線
の遷移するスピードが速くなり、ひいてはリダンダンシ
ー選択のスピードが速くなる。
【００１４】以上のように、対応するアドレスフューズ
群が複数段のアドレスフューズの並びのどちらか１つに
配置される構成は、そのようなアドレス数が増えれば増
える程、その効果が大きくなることは明らかである。ま
た、そのようなアドレス信号をレイアウトする際、配線
容量（ゲート容量も含む）の大きなアドレス線をフュー
ズラッチ回路に近い側に走らせることでローカル配線長
を短くすることが出来るのでアドレス線同士の容量ばら
つきを最小化できる。アドレス間の容量差が少なけれ
ば、同じ大きさ（駆動能力）のアドレスドライバを用い
ることができるし、アドレス間のスキューも最少化でき
る。図２は、２段のアドレスフューズの並びのどちらか
一方に振り分けられたアドレスフューズ群の中の各々の
アドレスフューズの配置方法を示している。同一のアド
レスに対応するアドレスフューズ群内のアドレスフュー
ズＡｎの少なくとも２個を隣り合わせに配置すること
で、アドレス線からフューズラッチ回路へのローカル配
線の本数を減らすことができる。その結果、ローカル配
線に起因するアドレス線の容量増加を抑えることができ
る。
群が複数段のアドレスフューズの並びのどちらか１つに
配置される構成は、そのようなアドレス数が増えれば増
える程、その効果が大きくなることは明らかである。ま
た、そのようなアドレス信号をレイアウトする際、配線
容量（ゲート容量も含む）の大きなアドレス線をフュー
ズラッチ回路に近い側に走らせることでローカル配線長
を短くすることが出来るのでアドレス線同士の容量ばら
つきを最小化できる。アドレス間の容量差が少なけれ
ば、同じ大きさ（駆動能力）のアドレスドライバを用い
ることができるし、アドレス間のスキューも最少化でき
る。図２は、２段のアドレスフューズの並びのどちらか
一方に振り分けられたアドレスフューズ群の中の各々の
アドレスフューズの配置方法を示している。同一のアド
レスに対応するアドレスフューズ群内のアドレスフュー
ズＡｎの少なくとも２個を隣り合わせに配置すること
で、アドレス線からフューズラッチ回路へのローカル配
線の本数を減らすことができる。その結果、ローカル配
線に起因するアドレス線の容量増加を抑えることができ
る。
【００１５】次に、図３及び図４を参照して第２の実施
例を説明する。図３は、半導体メモリ装置（ＤＲＡＭ）
のブロック図、図４は、リダンダンシー部分を含む図３
の半導体メモリ装置の一部を拡大したブロック図であ
る。半導体メモリ装置の主要部は、メモリセル部７、ロ
ウデコーダ及びカラムデコーダを備えている。メモリセ
ルが行列状に配列されたメモリセルアレイと不良のメモ
リセルを救済する（身代わりになる）スペアエレメント
（リダンダンシーエレメント）が形成配置されている。
メモリセルアレイから所定のメモリセルを選択するに
は、アドレス信号に基づいてロウデコーダ及びカラムデ
コーダがワード線及びビット線を選択し、これにより所
定のメモリセルのデータが選択される。図１や図２など
に示されるアドレスフューズの並び、それに附随するリ
ダンダンシーコントロール回路及びアドレス線は、リダ
ンダンシー部を構成している。このリダンダンシー部
は、半導体チップの任意の位置に配置させることがで
が、第２の実施例では、ロウデコーダもしくはカラムデ
コーダに近接して形成されている。すなわち、リダンダ
ンシー部の２段のアドレスフューズの並び（Ａ）は、ロ
ウデコーダに隣接して配置される。また、アドレスフュ
ーズの並び（Ｂ）は、カラムデコーダ又は２ｎｄセンス
アンプに隣接する位置に配置される。
例を説明する。図３は、半導体メモリ装置（ＤＲＡＭ）
のブロック図、図４は、リダンダンシー部分を含む図３
の半導体メモリ装置の一部を拡大したブロック図であ
る。半導体メモリ装置の主要部は、メモリセル部７、ロ
ウデコーダ及びカラムデコーダを備えている。メモリセ
ルが行列状に配列されたメモリセルアレイと不良のメモ
リセルを救済する（身代わりになる）スペアエレメント
（リダンダンシーエレメント）が形成配置されている。
メモリセルアレイから所定のメモリセルを選択するに
は、アドレス信号に基づいてロウデコーダ及びカラムデ
コーダがワード線及びビット線を選択し、これにより所
定のメモリセルのデータが選択される。図１や図２など
に示されるアドレスフューズの並び、それに附随するリ
ダンダンシーコントロール回路及びアドレス線は、リダ
ンダンシー部を構成している。このリダンダンシー部
は、半導体チップの任意の位置に配置させることがで
が、第２の実施例では、ロウデコーダもしくはカラムデ
コーダに近接して形成されている。すなわち、リダンダ
ンシー部の２段のアドレスフューズの並び（Ａ）は、ロ
ウデコーダに隣接して配置される。また、アドレスフュ
ーズの並び（Ｂ）は、カラムデコーダ又は２ｎｄセンス
アンプに隣接する位置に配置される。
【００１６】半導体チップに形成されたアドレスフュー
ズの並びは、適宜アドレスフューズ間に隙間を形成する
ことができるので、その隙間に配線を通すことがでる。
この実施例では２段のアドレスフューズの並びのうち、
少なくともロウデコーダやカラムデコーダに面する側の
アドレスフューズの並びに隙間を形成し、そこに配線を
通すことができるので、本発明における対応するアドレ
スフューズ群が２段のアドレスフューズの並びのどちら
か一方に配置されている１本のアドレス線（アドレス線
が相補的な信号の場合は一組２本）は、Ａの側に配置さ
れている場合にはロウデコーダ用のアドレス線として、
Ｂの側に配置されている場合にはカラムデコーダ、セカ
ンドセンスアンプ用のアドレス線として共用することが
できる。このように構成することによりリダンダンシー
用の１本とは別にロウデコーダ、カラムデコーダ用のア
ドレス線をそれぞれ設ける必要がなくなるので、その分
アドレス線の占有面積を減らすことができる。さらに、
アドレス線の総容量が減るので消費電流も減らすことが
可能となる。
ズの並びは、適宜アドレスフューズ間に隙間を形成する
ことができるので、その隙間に配線を通すことがでる。
この実施例では２段のアドレスフューズの並びのうち、
少なくともロウデコーダやカラムデコーダに面する側の
アドレスフューズの並びに隙間を形成し、そこに配線を
通すことができるので、本発明における対応するアドレ
スフューズ群が２段のアドレスフューズの並びのどちら
か一方に配置されている１本のアドレス線（アドレス線
が相補的な信号の場合は一組２本）は、Ａの側に配置さ
れている場合にはロウデコーダ用のアドレス線として、
Ｂの側に配置されている場合にはカラムデコーダ、セカ
ンドセンスアンプ用のアドレス線として共用することが
できる。このように構成することによりリダンダンシー
用の１本とは別にロウデコーダ、カラムデコーダ用のア
ドレス線をそれぞれ設ける必要がなくなるので、その分
アドレス線の占有面積を減らすことができる。さらに、
アドレス線の総容量が減るので消費電流も減らすことが
可能となる。
【００１７】また、図４に示すようにアドレス線が複数
ある場合において、その内少なくとも二つのアドレスに
関して、アドレス線からのローカル配線を直接アドレス
フューズの並びの隙間を通しロウデコーダやカラムデコ
ーダで使うのではなく、そのアドレスをプリデコードし
た信号をアドレスフューズの並び１の隙間を通し、ロウ
デコーダやカラムデコーダでその信号を使う。つまり、
そのアドレスのプリデコード回路は、２段のアドレスフ
ューズの並び１、１′の間であって、且つアドレスフュ
ーズの並び１、１′の隙間の近く、すなわち、隣接する
フューズラッチ回路等のリダンダンシーコントロール回
路間に配置する。その結果、アドレス線からプリデコー
ド回路へのローカル配線長を短くできるのでアドレス線
の寄生容量をさらに最少化できる。
ある場合において、その内少なくとも二つのアドレスに
関して、アドレス線からのローカル配線を直接アドレス
フューズの並びの隙間を通しロウデコーダやカラムデコ
ーダで使うのではなく、そのアドレスをプリデコードし
た信号をアドレスフューズの並び１の隙間を通し、ロウ
デコーダやカラムデコーダでその信号を使う。つまり、
そのアドレスのプリデコード回路は、２段のアドレスフ
ューズの並び１、１′の間であって、且つアドレスフュ
ーズの並び１、１′の隙間の近く、すなわち、隣接する
フューズラッチ回路等のリダンダンシーコントロール回
路間に配置する。その結果、アドレス線からプリデコー
ド回路へのローカル配線長を短くできるのでアドレス線
の寄生容量をさらに最少化できる。
【００１８】次に、図５及び図６を参照して第３の実施
例を説明する。図５は、ＤＲＡＭなどの半導体メモリ装
置の複数段のアドレスフューズの並びとローカル配線を
介してアドレスフューズラッチ回路と接続されたアドレ
ス線の配置を示すブロック図、図６は、リダンダンシー
部分を含む半導体メモリ装置の一部を拡大したブロック
図である。図５では、あるアドレスに対応するロウスペ
アエレメントに対応するリダンダンシー（ロウリダンダ
ンシー）及びカラムスペアエレメントに対応するリダン
ダンシー（カラムリダンダンシー）用の両方の複数のア
ドレスフューズが図３に示す半導体メモリ装置と同様に
ロウデコーダもしくはカラムデコーダに隣接して２段の
アドレスフューズの並び（Ａ又はＢ）として配置され
る。１段目のアドレスフューズの並び１には、ロウリダ
ンダンシー用アドレスフューズ（ＡＲ０、ＡＲ１、ＡＲ
２）及びカラムリダンダンシー用アドレスフューズ（Ａ
Ｃ０、ＡＣ１、ＡＣ２）が混在している。それぞれ対応
するフューズラッチ回路を有し、ローカル配線を介して
対応するアドレス線（Ａ０、Ａ１、Ａ２）に接続されて
いる。２段目のアドレスフューズの並び１′には、ロウ
リダンダンシー用アドレスフューズ（ＡＲ３、ＡＲ４、
ＡＲ５）及びカラムリダンダンシー用アドレスフューズ
（ＡＣ３、ＡＣ４、ＡＣ５）が混在している。それぞれ
対応するフューズラッチ回路を有し、ローカル配線を介
して対応するアドレス線（Ａ３、Ａ４、Ａ５）に接続さ
れている。
例を説明する。図５は、ＤＲＡＭなどの半導体メモリ装
置の複数段のアドレスフューズの並びとローカル配線を
介してアドレスフューズラッチ回路と接続されたアドレ
ス線の配置を示すブロック図、図６は、リダンダンシー
部分を含む半導体メモリ装置の一部を拡大したブロック
図である。図５では、あるアドレスに対応するロウスペ
アエレメントに対応するリダンダンシー（ロウリダンダ
ンシー）及びカラムスペアエレメントに対応するリダン
ダンシー（カラムリダンダンシー）用の両方の複数のア
ドレスフューズが図３に示す半導体メモリ装置と同様に
ロウデコーダもしくはカラムデコーダに隣接して２段の
アドレスフューズの並び（Ａ又はＢ）として配置され
る。１段目のアドレスフューズの並び１には、ロウリダ
ンダンシー用アドレスフューズ（ＡＲ０、ＡＲ１、ＡＲ
２）及びカラムリダンダンシー用アドレスフューズ（Ａ
Ｃ０、ＡＣ１、ＡＣ２）が混在している。それぞれ対応
するフューズラッチ回路を有し、ローカル配線を介して
対応するアドレス線（Ａ０、Ａ１、Ａ２）に接続されて
いる。２段目のアドレスフューズの並び１′には、ロウ
リダンダンシー用アドレスフューズ（ＡＲ３、ＡＲ４、
ＡＲ５）及びカラムリダンダンシー用アドレスフューズ
（ＡＣ３、ＡＣ４、ＡＣ５）が混在している。それぞれ
対応するフューズラッチ回路を有し、ローカル配線を介
して対応するアドレス線（Ａ３、Ａ４、Ａ５）に接続さ
れている。
【００１９】ここでもそのアドレスに対応する複数のア
ドレスフューズからなるアドレスフューズ群の少なくと
もひとつが２段のアドレスフューズの並びのどちらか一
方に配置されている。したがって、上述のようにそのア
ドレスに対応するロウ及びカラムアドレスフューズの両
方が２段のどちらか一方に配置される。こうすること
で、その対応するアドレス線を２段のアドレスフューズ
の並びに対して唯１つだけ走らせる上述の効果に加え、
ロウ及びカラムリダンダンシーの両方でマルチプレクス
したアドレス線を共有できるのでチップ全体に占めるア
ドレス線の面積を減らすことができる。その結果、アド
レス線を駆動する為の消費電流も小さくすることができ
る。このようなロウ及びカラムリダンダンシーで共有さ
れるアドレス線の数が増えれば増える程、その効果が大
きくなる。また、更にロウ及びカラムリダンダンシーの
両方で共有したアドレス線を２段のアドレスフューズの
並びの少なくとも一方のアドレスフューズの並びに隙間
を作り、図３のＡ側もしくはＢ側に配置されているかに
応じて、ロウデコーダもしくはカラムデコーダ用のアド
レス線として更に共有すればその効果は更に大きくな
る。
ドレスフューズからなるアドレスフューズ群の少なくと
もひとつが２段のアドレスフューズの並びのどちらか一
方に配置されている。したがって、上述のようにそのア
ドレスに対応するロウ及びカラムアドレスフューズの両
方が２段のどちらか一方に配置される。こうすること
で、その対応するアドレス線を２段のアドレスフューズ
の並びに対して唯１つだけ走らせる上述の効果に加え、
ロウ及びカラムリダンダンシーの両方でマルチプレクス
したアドレス線を共有できるのでチップ全体に占めるア
ドレス線の面積を減らすことができる。その結果、アド
レス線を駆動する為の消費電流も小さくすることができ
る。このようなロウ及びカラムリダンダンシーで共有さ
れるアドレス線の数が増えれば増える程、その効果が大
きくなる。また、更にロウ及びカラムリダンダンシーの
両方で共有したアドレス線を２段のアドレスフューズの
並びの少なくとも一方のアドレスフューズの並びに隙間
を作り、図３のＡ側もしくはＢ側に配置されているかに
応じて、ロウデコーダもしくはカラムデコーダ用のアド
レス線として更に共有すればその効果は更に大きくな
る。
【００２０】次に、図６は、図５において示された２段
のアドレスフューズの並びのどちらか一方に振り分けら
れ、あるアドレスに対応するロウ及びカラムリダンダン
シー用の複数のアドレスフューズの配置方法を示してい
る。そのアドレスに対応する複数のロウリダンダンシー
用アドレスフューズＡＲｉの少なくとも２個を隣り合わ
せに配置し、かつそのアドレスに対応する複数のカラム
リダンダンシー用アドレスフューズＡＣｉの少なくとも
２個を隣り合わせに配置する。そして、これらアドレス
フューズが、図３のＢ（２段のカラムデコーダ側のアド
レスフューズの並び１、１′）に配置されている場合に
は、隣り合わせに配置されたカラムリダンダンシー用ア
ドレスフューズを、もう一方の隣り合わせに配置された
ロウリダンダンシー用アドレスフューズよりも、アドレ
スフューズの並び１のアドレスフューズの隙間近くに配
置する。カラムリダンダンシーコントロール回路６の出
力（例えばリダンダンシーイネーブル信号）はカラムデ
コーダや２ｎｄセンスアンプで必要となるので、アドレ
スフューズの隙間を走ってカラムデコーダ（又は２ｎｄ
センスアンプ）に入力されることになるが、カラムリダ
ンダンシー用のアドレスフューズをアドレスフューズの
隙間近くに配置すればその配線長を短くできるので配線
の寄生容量を小さくできる。その結果、リダンダンシー
選択のスピードを速くすることができる。
のアドレスフューズの並びのどちらか一方に振り分けら
れ、あるアドレスに対応するロウ及びカラムリダンダン
シー用の複数のアドレスフューズの配置方法を示してい
る。そのアドレスに対応する複数のロウリダンダンシー
用アドレスフューズＡＲｉの少なくとも２個を隣り合わ
せに配置し、かつそのアドレスに対応する複数のカラム
リダンダンシー用アドレスフューズＡＣｉの少なくとも
２個を隣り合わせに配置する。そして、これらアドレス
フューズが、図３のＢ（２段のカラムデコーダ側のアド
レスフューズの並び１、１′）に配置されている場合に
は、隣り合わせに配置されたカラムリダンダンシー用ア
ドレスフューズを、もう一方の隣り合わせに配置された
ロウリダンダンシー用アドレスフューズよりも、アドレ
スフューズの並び１のアドレスフューズの隙間近くに配
置する。カラムリダンダンシーコントロール回路６の出
力（例えばリダンダンシーイネーブル信号）はカラムデ
コーダや２ｎｄセンスアンプで必要となるので、アドレ
スフューズの隙間を走ってカラムデコーダ（又は２ｎｄ
センスアンプ）に入力されることになるが、カラムリダ
ンダンシー用のアドレスフューズをアドレスフューズの
隙間近くに配置すればその配線長を短くできるので配線
の寄生容量を小さくできる。その結果、リダンダンシー
選択のスピードを速くすることができる。
【００２１】また、アドレスフューズが図３のＡ側に配
置されている場合には、隣り合わせに配置されたロウリ
ダンダンシー用アドレスフューズ（ＡＲｉ）を、もう一
方の隣り合わせに配置されたカラムリダンダンシー用ア
ドレスフューズ（ＡＣｉ）よりも、アドレスフューズの
並び１のアドレスフューズの隙間近くに配置することで
同様な効果が得られる。次に、図７を参照してアドレス
フューズの並びとこの並びに近接させるアドレス線の配
置について説明する。図は、２段のアドレスフューズの
並びとアドレス線との配置関係を説明するブロック図で
ある。本発明は、同一アドレスに対応する複数のアドレ
スフューズからなるアドレスフューズ群の少なくとも１
つを複数段のどれか１つのアドレスフューズの並びに配
置することを特徴とし、また、そのアドレスフューズ群
に対応するアドレス線の数をアドレスフューズの並びの
段数よりも少なくし、そのアドレス線の１つを対応する
アドレスフューズ群を含むアドレスフューズの並びに隣
接して配置することを特徴としている。
置されている場合には、隣り合わせに配置されたロウリ
ダンダンシー用アドレスフューズ（ＡＲｉ）を、もう一
方の隣り合わせに配置されたカラムリダンダンシー用ア
ドレスフューズ（ＡＣｉ）よりも、アドレスフューズの
並び１のアドレスフューズの隙間近くに配置することで
同様な効果が得られる。次に、図７を参照してアドレス
フューズの並びとこの並びに近接させるアドレス線の配
置について説明する。図は、２段のアドレスフューズの
並びとアドレス線との配置関係を説明するブロック図で
ある。本発明は、同一アドレスに対応する複数のアドレ
スフューズからなるアドレスフューズ群の少なくとも１
つを複数段のどれか１つのアドレスフューズの並びに配
置することを特徴とし、また、そのアドレスフューズ群
に対応するアドレス線の数をアドレスフューズの並びの
段数よりも少なくし、そのアドレス線の１つを対応する
アドレスフューズ群を含むアドレスフューズの並びに隣
接して配置することを特徴としている。
【００２２】第１の例では２段のアドレスフューズの並
び１、１′は、リダンダンシーコントロール回路が配置
できるように間隔をあけて対向している。１段目のアド
レスフューズの並び１に属すべきアドレス線（Ａ０〜Ａ
ｉ−１）は、アドレスフューズの並び１の下に、これに
近接して配置される。２段目のアドレスフューズの並び
１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレス
フューズの並び１′の上に、これに近接して配置され
る。すなわちこれらアドレス配線は、いずれもアドレス
フューズの並び１、１′の間の隙間に直接対向して配置
されている（図７（ｃ））。第２の例では２段のアドレ
スフューズの並び１、１′は、隙間をあけて対向してい
る。１段目のアドレスフューズの並び１に属すべきアド
レス線（Ａ０〜Ａｉ−１）はアドレスフューズの並び１
の上に、これに近接して配置される。２段目のアドレス
フューズの並び１′に属すべきアドレス線（Ａｉ〜Ａ
ｎ）は、アドレスフューズの並び１′の上に、これに近
接して配置される（図７（ｄ））。第３の例では２段の
アドレスフューズの並びを半導体メモリ装置に形成する
場合、このアドレスフューズの並び１、１′を実質的に
接触させている。
び１、１′は、リダンダンシーコントロール回路が配置
できるように間隔をあけて対向している。１段目のアド
レスフューズの並び１に属すべきアドレス線（Ａ０〜Ａ
ｉ−１）は、アドレスフューズの並び１の下に、これに
近接して配置される。２段目のアドレスフューズの並び
１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレス
フューズの並び１′の上に、これに近接して配置され
る。すなわちこれらアドレス配線は、いずれもアドレス
フューズの並び１、１′の間の隙間に直接対向して配置
されている（図７（ｃ））。第２の例では２段のアドレ
スフューズの並び１、１′は、隙間をあけて対向してい
る。１段目のアドレスフューズの並び１に属すべきアド
レス線（Ａ０〜Ａｉ−１）はアドレスフューズの並び１
の上に、これに近接して配置される。２段目のアドレス
フューズの並び１′に属すべきアドレス線（Ａｉ〜Ａ
ｎ）は、アドレスフューズの並び１′の上に、これに近
接して配置される（図７（ｄ））。第３の例では２段の
アドレスフューズの並びを半導体メモリ装置に形成する
場合、このアドレスフューズの並び１、１′を実質的に
接触させている。
【００２３】そして、１段目のアドレスフューズの並び
１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレ
スフューズの並び１の上に、これに近接して配置され
る。２段目のアドレスフューズの並び１′に属すべきア
ドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び
１′の下に、これに近接して配置される（図７
（ａ））。第４の例では２段のアドレスフューズの並び
１、１′は、間隔をあけて対向している。１段目のアド
レスフューズの並び１に属すべきアドレス線（Ａ０〜Ａ
ｉ−１）は、アドレスフューズの並び１の上に、これに
近接して配置される。２段目のアドレスフューズの並び
１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレス
フューズの並び１′の下に、これに近接して配置され
る。即ち、これらアドレス配線は、いずれもアドレスフ
ューズの並び１、１′の間の隙間外に配置されている
（図７（ｂ））。
１に属すべきアドレス線（Ａ０〜Ａｉ−１）は、アドレ
スフューズの並び１の上に、これに近接して配置され
る。２段目のアドレスフューズの並び１′に属すべきア
ドレス線（Ａｉ〜Ａｎ）は、アドレスフューズの並び
１′の下に、これに近接して配置される（図７
（ａ））。第４の例では２段のアドレスフューズの並び
１、１′は、間隔をあけて対向している。１段目のアド
レスフューズの並び１に属すべきアドレス線（Ａ０〜Ａ
ｉ−１）は、アドレスフューズの並び１の上に、これに
近接して配置される。２段目のアドレスフューズの並び
１′に属すべきアドレス線（Ａｉ〜Ａｎ）は、アドレス
フューズの並び１′の下に、これに近接して配置され
る。即ち、これらアドレス配線は、いずれもアドレスフ
ューズの並び１、１′の間の隙間外に配置されている
（図７（ｂ））。
【００２４】本発明は、以上の実施例に限らず種々の応
用例が含まれることは勿論である。例えば、対応するア
ドレスフューズ群が複数段のどれか１つのアドレスフュ
ーズの並びに配置されたアドレスが複数あり、それらア
ドレスフューズ群が同一のフューズの並びに配置された
場合、対応するフューズラッチ回路に入力するその複数
のアドレス線に関し、配線容量（ゲート容量も含む）の
大きなアドレス線をフューズラッチ回路に近い側に走ら
せるようにすることは本発明に含まれる。
用例が含まれることは勿論である。例えば、対応するア
ドレスフューズ群が複数段のどれか１つのアドレスフュ
ーズの並びに配置されたアドレスが複数あり、それらア
ドレスフューズ群が同一のフューズの並びに配置された
場合、対応するフューズラッチ回路に入力するその複数
のアドレス線に関し、配線容量（ゲート容量も含む）の
大きなアドレス線をフューズラッチ回路に近い側に走ら
せるようにすることは本発明に含まれる。
【００２５】
【発明の効果】本発明は、以上の構成により、ローカル
配線の寄生容量が抑えられそれに繋がるアドレス線の総
容量も小さくなり、アドレス線を駆動する際の消費電流
が小さく、アドレス線の遷移するスピードが速く、リダ
ンダンシー選択のスピードが速くなる。さらに、チップ
面積の増加を抑えることができる。
配線の寄生容量が抑えられそれに繋がるアドレス線の総
容量も小さくなり、アドレス線を駆動する際の消費電流
が小さく、アドレス線の遷移するスピードが速く、リダ
ンダンシー選択のスピードが速くなる。さらに、チップ
面積の増加を抑えることができる。
【図１】本発明の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図２】本発明の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図３】本発明の半導体メモリ装置のブロック図。
【図４】本発明の半導体メモリ装置のアドレスフューズ
の並びとプリデコード回路との位置関係を説明するブロ
ック図。
の並びとプリデコード回路との位置関係を説明するブロ
ック図。
【図５】本発明の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図６】本発明の半導体メモリ装置のカラムデコーダ／
２ｎｄセンスアンプと、アドレスフューズの並びと、リ
ダンダンシーコントロール回路との位置関係を説明する
ブロック図。
２ｎｄセンスアンプと、アドレスフューズの並びと、リ
ダンダンシーコントロール回路との位置関係を説明する
ブロック図。
【図７】本発明の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図８】従来の半導体メモリ装置のアドレスフューズの
並びとアドレス配線との位置関係を説明するブロック
図。
並びとアドレス配線との位置関係を説明するブロック
図。
【図９】従来の半導体メモリ装置のアドレスバスとリダ
ンダンシーコントロール回路との位置関係を説明するブ
ロック図。
ンダンシーコントロール回路との位置関係を説明するブ
ロック図。
【図１０】従来の半導体メモリ装置のフューズラッチ回
路関係を説明するブロック図。
路関係を説明するブロック図。
【図１１】従来の半導体メモリ装置のフューズラッチ回
路に入力されるイニシャライズ信号の波形図。
路に入力されるイニシャライズ信号の波形図。
【図１２】従来の半導体メモリ装置の比較回路を示す回
路配線図。
路配線図。
【図１３】従来の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図１４】従来の半導体メモリ装置のアドレスフューズ
の並びとアドレス配線との位置関係を説明するブロック
図。
の並びとアドレス配線との位置関係を説明するブロック
図。
【図１５】従来の半導体メモリ装置のアドレスバスとア
ドレス配線との位置を説明するブロック図。
ドレス配線との位置を説明するブロック図。
１、１′・・・アドレスフューズの並び、２、２′・・
・フューズセット、 ３・・・アドレスフューズ、４
・・・フューズラッチ回路群、 ５・・・比較回路、
６・・・リダンダンシーコントロール回路、 ７・・
・メモリセル部。
・フューズセット、 ３・・・アドレスフューズ、４
・・・フューズラッチ回路群、 ５・・・比較回路、
６・・・リダンダンシーコントロール回路、 ７・・
・メモリセル部。
Claims (10)
- 【請求項１】 複数のメモリセルが行列状に配列されて
いるメモリセルアレイと、 アドレス信号に基づいて複数のワード線からその一部を
選択するロウデコーダと、 アドレス信号に基づいて複数のビット線からその一部を
選択するカラムデコーダと、 前記ワード線又はビット線に接続された不良メモリセル
を置き換える複数のスペアエレメントと、 前記不良メモリセルを前記スペアエレメントに置き換え
る情報をプログラムする複数のアドレスフューズと、 前記アドレスフューズにアドレス信号を伝えるアドレス
線とを備え、 前記アドレスフューズの並びは、複数段から構成され、
かつ同一アドレスに対応する複数のアドレスフューズか
らなるアドレスフューズ群の少なくとも１つは、前記複
数段のどれか１つのアドレスフューズの並びの段に配置
されていることを特徴とする半導体メモリ装置。 - 【請求項２】 前記アドレス線は、対応するアドレスフ
ューズ群が配置されている前記アドレスフューズの並び
の段に近接して配置されていることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項３】 前記複数段のどれか１つのアドレスフュ
ーズの並びの段に配置されているアドレスフューズ群に
対応するアドレス線の数が、前記複数段のアドレスフュ
ーズの並びの数よりも少ないことを特徴とする請求項２
に記載の半導体メモリ装置。 - 【請求項４】 前記対応するアドレスフューズ群が複数
段のどれか１つのアドレスフューズの並びの段に配置さ
れたアドレス線の１つを前記対応するアドレスフューズ
群を含む隣接する２段の中心よりも、前記対応するアド
レスフューズ群が配置された段寄りに配置することを特
徴とする請求項３に記載の半導体メモリ装置。 - 【請求項５】 前記複数段のどれか１つのアドレスフュ
ーズの並びの段に配置されているアドレスフューズ群内
のアドレスフューズ少なくとも２個を隣り合わせに配置
することを特徴とする請求項１又は請求項２に記載の半
導体メモリ装置。 - 【請求項６】 前記アドレスフューズの並びの段の内少
なくとも１つをロウデコーダ又はカラムデコーダに近接
して配置し、前記複数段の内前記ロウデコーダ又はカラ
ムデコーダに近いアドレスフューズの並びの段の所定の
アドレスフューズ間に前記アドレス線が通る間隙を形成
することを特徴とする請求項１又は請求項２に記載の半
導体メモリ装置。 - 【請求項７】 前記対応するアドレスフューズ群が複数
段のどれか１つのアドレスフューズの並びの段に配置さ
れたアドレス線の１つは、前記アドレスフューズ間に隙
間を作ったアドレスフューズの並びの段を含む隣接する
２段のアドレスフューズの並びの段の間に配置され、こ
のアドレス線がロウデコーダ、カラムデコーダもしくは
セカンドセンスアンプに用いられるアドレス線として共
有されることを特徴とする請求項６に記載の半導体メモ
リ装置。 - 【請求項８】 前記複数段のどれか１つのアドレスフュ
ーズの並びの段にはロウスペアエレメントに対応するリ
ダンダンシー及びカラムスペアエレメントに対応するリ
ダンダンシーの両方に用いられるアドレスフューズが含
まれていることを特徴とする請求項１乃至請求項７のい
ずれかに記載の半導体メモリ装置。 - 【請求項９】 あるアドレスに対応する複数のロウスペ
アエレメントに対応するリダンダンシー用アドレスフュ
ーズの少なくとも２個を隣り合わせに配置し、且つその
アドレスに対応する複数のカラムスペアエレメントに対
応するリダンダンシー用アドレスフューズの少なくとも
２個を隣り合わせに配置することを特徴とする請求項８
に記載の半導体メモリ装置。 - 【請求項１０】 前記アドレスフューズがカラムデコー
ダに隣接する側に配置されている場合において、隣り合
わせに配置されたカラムスペアエレメントに対応するリ
ダンダンシー用アドレスフューズを、一方の隣り合わせ
に配置されたロウスペアエレメントに対応するリダンダ
ンシー用アドレスフューズよりも、フューズの隙間近く
に配置し、もしこれらアドレスフューズがロウデコーダ
に隣接する側に配置されている場合には、隣り合わせに
配置されたロウスペアエレメントに対応するリダンダン
シー用アドレスフューズを、他方の隣り合わせに配置さ
れたカラムスペアエレメントに対応するリダンダンシー
用アドレスフューズよりも、アドレスフューズの隙間近
くに配置したことを特徴とする請求項９に記載の半導体
メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31608097A JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
| TW087117884A TW393766B (en) | 1997-10-31 | 1998-10-28 | Semiconductor memory |
| US09/181,977 US5991211A (en) | 1997-10-31 | 1998-10-29 | Semiconductor memory device with redundancy control circuits |
| KR1019980046597A KR100280165B1 (ko) | 1997-10-31 | 1998-10-31 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31608097A JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135754A true JPH11135754A (ja) | 1999-05-21 |
| JP3803477B2 JP3803477B2 (ja) | 2006-08-02 |
Family
ID=18073038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31608097A Expired - Fee Related JP3803477B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5991211A (ja) |
| JP (1) | JP3803477B2 (ja) |
| KR (1) | KR100280165B1 (ja) |
| TW (1) | TW393766B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272061B1 (en) | 1999-09-02 | 2001-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having fuses and fuse latch circuits |
| JP2002025289A (ja) * | 2000-07-13 | 2002-01-25 | Hitachi Ltd | 半導体装置 |
| WO2004095471A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
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|---|---|---|---|---|
| JP2002208294A (ja) * | 2001-01-12 | 2002-07-26 | Toshiba Corp | リダンダンシーシステムを有する半導体記憶装置 |
| US6469949B1 (en) * | 2001-05-11 | 2002-10-22 | International Business Machines Corp. | Fuse latch array system for an embedded DRAM having a micro-cell architecture |
| US6542418B2 (en) * | 2001-06-26 | 2003-04-01 | International Business Machines Corporation | Redundant memory array having dual-use repair elements |
| TW511097B (en) * | 2001-06-27 | 2002-11-21 | Taiwan Semiconductor Mfg | Memory module structure having adaptable redundancy circuit |
| KR100799130B1 (ko) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
| US8116865B2 (en) | 2007-12-13 | 2012-02-14 | Cardiac Pacemarkers, Inc. | Defibrillation shock output circuit |
| US7692975B2 (en) | 2008-05-09 | 2010-04-06 | Micron Technology, Inc. | System and method for mitigating reverse bias leakage |
| US8433404B2 (en) | 2009-05-19 | 2013-04-30 | Cardiac Pacemakers, Inc. | Integrated high voltage output circuit |
| KR20160042221A (ko) * | 2014-10-07 | 2016-04-19 | 에스케이하이닉스 주식회사 | 리페어 회로 및 이를 이용한 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798974A (en) * | 1996-05-15 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device realizing high speed access and low power consumption with redundant circuit |
-
1997
- 1997-10-31 JP JP31608097A patent/JP3803477B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-28 TW TW087117884A patent/TW393766B/zh not_active IP Right Cessation
- 1998-10-29 US US09/181,977 patent/US5991211A/en not_active Expired - Fee Related
- 1998-10-31 KR KR1019980046597A patent/KR100280165B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272061B1 (en) | 1999-09-02 | 2001-08-07 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having fuses and fuse latch circuits |
| US6373772B2 (en) | 1999-09-02 | 2002-04-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having fuses and fuse latch circuits |
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| WO2004095471A1 (ja) * | 2003-04-23 | 2004-11-04 | Fujitsu Limited | 半導体記憶装置 |
| US7227801B2 (en) | 2003-04-23 | 2007-06-05 | Fujitsu Limited | Semiconductor memory device with reliable fuse circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| TW393766B (en) | 2000-06-11 |
| KR19990037561A (ko) | 1999-05-25 |
| JP3803477B2 (ja) | 2006-08-02 |
| US5991211A (en) | 1999-11-23 |
| KR100280165B1 (ko) | 2001-02-01 |
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