JPH0863995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 歩留りが高く、レイアウト面積が小さく、レ
イアウトが容易で、信号の遅延がなく、冗長ビット線の
数を容易に変更できる半導体記憶装置を提供する。 【構成】 複数のメモリセルアレイブロック３，９，…
のビット線対４．ｎ，……と交差するＩ／Ｏ線対２３．
ｎおよび信号伝達線２５．ｎを設ける。通常カラム選択
回路６．ｎは、ブロック３が選択されかつビット線対
４．ｎが正常である場合はそのビット線対４．ｎをＩ／
Ｏ線対２３．ｎに接続し、ビット線対４．ｎが不良であ
る場合は信号伝達線２５．ｎを活性化させる。信号伝達
線２５．ｎが活性化されたことに応じて、通常カラム／
冗長カラム切換回路１９．ｎに対応する冗長ビット線対
１７．ｎをＩ／Ｏ線対２４．ｎに接続し、Ｉ／Ｏ線切換
回路１４．ｎはＩ／Ｏ線対２３．ｎと２４．ｎを切離
す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、複数のビット線と、前記ビット線と交差して
配置された複数のワード線と、前記ビット線と前記ワー
ド線の各交点に配置されたメモリセルとを含む半導体記
憶装置に関する。

【０００２】

【従来の技術】従来より、不良なビット線対（不良なメ
モリセルに接続されたビット線対、ショートしたビット
線対など）を冗長ビット線対で置換することにより不良
なビット線対を含むメモリセルアレイブロックを救済す
る方法が知られている。

【０００３】図１３は、いわゆるＮＥＤ（Ｎｏｒｍａｌ
Ｅｌｅｍｅｎｔ Ｄｉｓａｂｌｅ）方式が適用された
従来のスタティックランダムアクセスメモリ（以下、Ｓ
ＲＡＭと略記する）の構成を示す一部省略した回路ブロ
ック図である。

【０００４】図１３を参照して、このＳＲＡＭは、メモ
リセルアレイブロック３００、冗長メモリセルアレイブ
ロック３０４、ビット線周辺回路３０７、冗長ビット線
周辺回路３０８およびローカルデコーダ領域３０９を含
む。

【０００５】メモリセルアレイブロック３００と冗長メ
モリセルアレイブロック３０４には複数のローカルワー
ド線３０３，…が共通に設けられており、ローカルデコ
ーダ領域３０９には各ローカルワード線３０３，…に対
応したローカルデコーダ３１０，…が設けられている。
また、メモリセルアレイ３００にはローカルワード線３
０３，…と交差して複数のビット線対３０１，…が設け
られており、ローカルワード線３０３，…とビット線対
３０１，…の各交点にはメモリセル３０２，…が設けら
れている。また、冗長メモリセルアレイ３０４にはロー
カルワード線３０３，…と交差して複数の冗長ビット線
対３０５，…が設けられており、ローカルワード線３０
３，…と冗長ビット線対３０５，…の各交点には冗長メ
モリセル３０６，…が設けられている。

【０００６】ビット線周辺回路３０７は、ビット線対３
０１，…の一方端に設けられており、ビット線選択回
路、読出／書込回路、ビット線負荷、および冗長カラム
との置換プログラム回路を含む。また、冗長ビット線周
辺回路３０８は、冗長ビット線対３０５，…の一方端に
設けられており、冗長ビット線選択回路、冗長読出／書
込回路、冗長ビット線負荷および置換プログラム回路を
含む。

【０００７】動作について説明すると、たとえばビット
線対３０１に接続された通常のメモリセル３０２に不良
があった場合、ビット線周辺回路３０７に含まれる置換
プログラム回路をプログラムすることにより、そのビッ
ト線対３０１が選択されないようにすることができる。
その代わり、冗長ビット線周辺回路３０８に含まれる置
換プログラム回路をプログラムすることにより、ビット
線対３０１に相当するカラムアドレスが選択された場合
に冗長ビット線対３０５が選択されるようにすることが
できる。すわなち、不良なメモリセル３０２に接続され
たビット線対３０１を冗長ビット線対３０５で置換する
ことができる。

【０００８】図１４はＮＥＤ方式が適用されたいわゆる
階層型ビット線構成のＳＲＡＭを示す一部省略した回路
ブロック図である。

【０００９】図１４を参照して、このＳＲＡＭは、メモ
リセルアレイブロック４００、冗長メモリセルアレイブ
ロック４０２、ロウデコーダ４０４、冗長ビット線周辺
回路４０５およびビット線周辺回路４０６を含む。

【００１０】メモリセルアレイブロック４００と冗長メ
モリセルアレイブロック４０２には複数のローカルワー
ド線４３０〜４３２，…が共通に設けられており、ロー
カルワード線４３０〜４３２，…の一方端は冗長メモリ
セルアレイブロック４０２の端部に設けられたロウデコ
ーダ４０４に接続されている。また、メモリセルアレイ
ブロック４００は、ローカルワード線４３０〜４３２，
…と交差して設けられた複数のビット線対４２３〜４２
６，…と、ローカルワード線４３０〜４３２，…とビッ
ト線対４２３〜４２６，…の各交点に設けられたメモリ
セル４０８〜４１９，…と、ビット線対４２３〜４２
６，…の一方端に設けられたビット線周辺回路４０１と
を含む。また冗長メモリセルアレイブロック４０２は、
ローカルワード線４３０〜４３２，…と交差して設けら
れた複数の冗長ビット線対４２８，４２９，…と、ロー
カルワード線４３０〜４３２，…と冗長ビット線対４２
８，４２９，…の各交点に設けられた冗長メモリセル４
２０〜４２２，…と、冗長ビット線対４２８，４２９，
…の一方端に設けられた冗長ビット線周辺回路４０３と
を含む。

【００１１】また、冗長メモリセルアレイブロック４０
２とメモリセルアレイブロック４００の上方には、冗長
ビット線対４２８，４２９，…およびビット線対４２３
〜４２６，…と交差して冗長ビット線信号入出力線対
（以下、冗長Ｉ／Ｏ線対と略記する）４３３，…および
ビット線信号入出力線対（以下、Ｉ／Ｏ線対と略記す
る）４３４〜４３７，…が設けられている。冗長Ｉ／Ｏ
線対４３３，…の一方端は対応する冗長ビット線対４２
８，４２９，…に接続され、その他方端はメモリセルア
レイブロック４００の端部に設けられた冗長ビット線周
辺回路４０５に接続されている。Ｉ／Ｏ線対４３４〜４
３７，…の一方端は対応するビット線対４２３〜４２
６，…に接続され、その他方端はメモリセルアレイブロ
ック４００の端部に設けられたビット線周辺回路４０６
に接続されている。

【００１２】ビット線周辺回路４０１，４０３は、ビッ
ト線負荷、ビット線負荷イコライズ回路などを含む。ビ
ット線周辺回路４０５，４０６は、ビット線選択回路、
読出／書込回路、および冗長カラムとの置換プログラム
回路を含む。一般に、置換プログラム回路にはヒューズ
が用いられている。

【００１３】動作について説明すると、通常のメモリセ
ルアレイブロック４００に不良がない場合は、冗長メモ
リセルアレイブロック４０２は使用されない。たとえば
ビット線対４２４に接続されたメモリセル４１２に不良
があった場合、ビット線周辺回路４０６に含まれる置換
プログラム回路をプログラムすることにより、そのビッ
ト線対４２４が選択されないようにすることができる。
その代わり、冗長ビット線周辺回路４０５中の置換プロ
グラム回路をプログラムすることにより、ビット線対４
２４に相当するカラムアドレスが選択された場合、冗長
ビット線４２８が選択されるようにすることができる。
すなわち、不良なメモリセル４１２に接続されたビット
線対４２４を冗長ビット線対４２８で置換することがで
きる。

【００１４】図１５は、いわゆるシフトリダンダンシー
方式が適用された従来のＳＲＡＭの構成を示す一部省略
した回路ブロック図である。

【００１５】図１５を参照して、このＳＲＡＭは、メモ
リセルアレイブロック５００、ビット線周辺回路５３０
およびローカルデコーダ領域５４０を含む。

【００１６】メモリセルアレイブロック５００は、複数
のビット線対５０１〜５０５，…と、ビット線対５０１
〜５０５，…と交差して配置された複数のローカルワー
ド線５２１，…と、ビット線対５０１〜５０５，…とロ
ーカルワード線５２１，…の各交点に配置されたメモリ
セル５１１〜５１５，…とを含む。メモリセルアレイブ
ロック５００の右端に配置されたビット線対５０１が冗
長ビット線対として使用される。

【００１７】ビット線周辺回路５３０は、ビット線対５
０１〜５０５，…の一方端に接続されており、ビット線
選択回路、読出／書込回路、ビット線負荷、および冗長
カラムとの置換プログラム回路を含む。ローカルデコー
ダ領域５４０は、各ローカルワード線５２１，…に対応
したローカルデコーダ５４１，…を含む。

【００１８】動作について説明すると、通常のメモリセ
ル５１２〜５１５，…に不良がない場合は、右端の冗長
ビット線対５０１を除いた通常のビット線対５０２〜５
０５，…が使用される。たとえばビット線対５０３に接
続された通常のメモリセル５１３に不良があった場合、
ビット線周辺回路５３０に含まれる置換プログラム回路
により、そのビット線対５０３は選択されないようにな
る。その代わり、ビット線対５０３，５０２に相当する
カラムアドレスが選択された場合、ビット線は図の右方
向にずれて選択されることになる。つまり、ビット線対
５０３が選択された場合はビット線対５０２が選択さ
れ、ビット線対５０２が選択された場合は冗長ビット線
対５０１が選択される。これにより、通常のビット線対
５０３，５０２が右方向にシフトして置換されたことに
なる。

【００１９】図１６はシフトリダンダンシー方式が適用
された階層ビット線構成の従来のＳＲＡＭを示す一部省
略した回路ブロック図である。

【００２０】図１６を参照して、このＳＲＡＭは、複数
のビット線対６１１〜６１５，…と、ビット線対６１１
〜６１５と交差して配置された複数のローカルワード線
６２１〜６２３，…と、ビット線対６１１〜６１５，…
とローカルワード線６２１〜６２３の各交点に配置され
たメモリセル６３１〜６４６，…とを含む。図の右端に
配置されたビット線対６１５が冗長ビット線対として使
用される。

【００２１】また、このＳＲＡＭは、ビット線対６１１
〜６１５，…の一方端に接続されたビット線周辺回路６
００と、ローカルワード線６２１〜６２３，…の一方端
に接続されたロウデコーダ６０１とを含む。ビット線周
辺回路６００は、ビット線負荷やビット線イコライズ回
路などを含む。

【００２２】さらに、このＳＲＡＭは、ローカルワード
線６２１〜６２３，…の他方端側に設けられたビット線
周辺回路６０２と、ビット線対６１１〜６１５，…と交
差して配置された複数のＩ／Ｏ線対６５１〜６５５，…
とを含む。Ｉ／Ｏ線対６５１〜６５５の一方端は対応す
るビット線対６１１〜６１５，…と接続され、その他方
端はビット線周辺回路６０２に接続される。ビット周辺
回路６０２は、ビット線選択回路、読出／書込回路、お
よび冗長カラムとの置換プログラム回路を含む。

【００２３】動作について説明すると、通常のメモリセ
ル６３１〜６４３に不良がない場合は右端の冗長ビット
線対６１５を除いたビット線対６１１〜６１４，…が使
用される。たとえばビット線対６１２に接続されたメモ
リセル６３７に不良があった場合、ビット線周辺回路６
０２に含まれる置換プログラム回路により、そのビット
線対６１２は選択されないようになる。その代わり、ビ
ット線対６１２〜６１４に相当するカラムアドレスが選
択された場合、ビット線はその右方向にずれて選択され
ることになる。つまり、ビット線対６１２が選択された
場合はビット線対６１３が選択され、ビット線対６１３
が選択された場合はビット線対６１４が選択され、ビッ
ト線対６１４が選択された場合は冗長ビット線対６１５
が選択される。これにより、通常のビット線対６１２〜
６１４は右方向にシフトして置換されたことになる。

【００２４】また、特開平４−２２８１８８号公報に
は、ビット線対と交差して配置されたＩ／Ｏ線対を含む
階層ビット線構成のＳＲＡＭが開示されている。このＳ
ＲＡＭにあっては、Ｉ／Ｏ線対に接続されるビット線周
辺回路は、１つの場所にまとめて配置されているか、分
割されていてもメモリセルアレイブロックに対して１つ
の方向に配置されていた。したがって、Ｉ／Ｏ線対は１
方向にのみ延在するように形成されていた。

【００２５】

【発明が解決しようとする課題】しかしながら、図１３
〜図１６で示したＳＲＡＭの冗長構成においては、基本
的には同じブロック内でしかビット線対を置換すること
ができず、冗長の自由度が同じブロック内に限られてい
たため、不良がある場合の歩留り（救済率）は冗長ビッ
ト線対の数のわりに低かった。

【００２６】冗長ビット線対の数を増やせば歩留りを高
くすることができるが、ビット線周辺回路の構成が複雑
になる。また、図１４および図１６で示したＳＲＡＭの
冗長構成では、ビット線対の長さは変わらないにも関わ
らず冗長Ｉ／Ｏ線対の数が増えるので、冗長Ｉ／Ｏ線対
およびＩ／Ｏ線対のピッチが小さくなる。

【００２７】そこで、冗長の自由度を高め歩留りを高め
るため、ブロックを越えてビット線対を置換できる冗長
構成が必要となる。しかし、従来例で示した冗長構成を
配列して上記ブロックを越えてビット線を置換できる冗
長構成を実現しようとすると、以下のような問題が生ず
る。

【００２８】すなわち、ブロック選択信号を組込んだプ
ログラミング回路が必要となり、このプログラミング回
路（ヒューズを含む）を含んだビット線周辺回路の構成
が複雑になり、レイアウト面積が大きくなる。また、ブ
ロック間を接続するための配線を配置する領域が新たに
必要となり、レイアウト面積が大きくなり、かつレイア
ウトが難しくなる。また、ブロック間を接続するための
配線が長くなり信号が遅延する。また、歩留り予測に応
じて冗長ビット線対の数を変更する必要があるが、上述
したブロック毎に冗長メモリセルアレイブロックを備え
た構成では冗長ビット線対の数を変更するためには全体
のレイアウトを見直す必要が生じるため、冗長ビット線
対の数の変更は困難である。

【００２９】また、特願平４−２２８１８８号公報のＳ
ＲＡＭにあっては、Ｉ／Ｏ線対は１方向にのみ延在する
ように形成されていたので、Ｉ／Ｏ線対のピッチが小さ
く、ビット線周辺回路のレイアウトが困難であった。

【００３０】それゆえに、この発明の第１の目的は、歩
留りが高く、レイアウト面積が小さく、レイアウトが容
易で、信号の遅延がなく、冗長ビット線の数を容易に変
更できる半導体記憶装置を提供することである。

【００３１】また、この発明の第２の目的は、信号入出
力線のピッチが大きく、ビット線周辺回路のレイアウト
が容易な半導体記憶装置を提供することである。

【００３２】

【課題を解決するための手段】この発明の第１の半導体
記憶装置は、それぞれが複数のビット線と、前記ビット
線と交差して配置された複数のワード線と、前記ビット
線と前記ワード線の各交点に配置されたメモリセルとを
含む複数のメモリセルアレイ、前記複数のビット線のう
ちの不良なビット線と置換するための複数の冗長ビット
線と、前記冗長ビット線と交差して配置された複数のワ
ード線と、前記冗長ビット線と前記ワード線の各交点に
配置された冗長メモリセルとを含む冗長メモリセルアレ
イ、前記複数のメモリセルアレイのビット線と交差して
配置され、かつそれぞれが各メモリセルアレイの複数の
ビット線のうちのいずれか１つのビット線と、前記冗長
メモリセルアレイの複数の冗長ビット線のうちのいずれ
か１つの冗長ビット線とに対応して設けられた複数の信
号入出力線、各メモリセルアレイの各ビット線に対応し
て設けられ、そのメモリセルアレイが選択されかつその
ビット線が正常であることに応じてそのビット線を対応
する信号入出力線に接続し、そのメモリセルアレイが選
択されかつそのビット線が不良であることに応じてその
ビット線を対応する冗長ビット線と置換するための第１
の切換信号を出力する第１の切換手段、および各信号入
出力線に対応して設けられ、前記第１の切換手段から出
力された切換信号に応じて対応する冗長ビット線をその
信号入出力線に接続する第２の切換手段を備えたことを
特徴としている。

【００３３】また、前記第１の切換手段は、対応するビ
ット線が正常であるか不良であるかをプログラムするた
めのヒューズを含むこととしてもよい。

【００３４】また、前記第１の切換手段は、前記第１の
切換信号を対応する信号入出力線に出力させるための第
１の接続手段を含み、前記第２の切換手段は、前記信号
入出力線を介して与えられた前記第１の切換信号に応じ
て第２の切換信号を出力する信号発生手段と、前記第２
の切換信号に応じて対応する冗長ビット線を前記信号入
出力線に接続するための第２の接続手段と、前記第２の
切換信号に応じて前記信号入出力線を前記信号発生手段
側と前記第２の接続手段側とに切離すための第３の接続
手段とを含むこととしてもよい。

【００３５】また、さらに前記第１の切換手段から出力
された第１の切換信号を前記第２の切換手段に与えるた
めの信号伝達線を備えてもよい。

【００３６】また、この発明の第２の半導体記憶装置
は、複数のビット線と、前記ビット線と交差して配置さ
れた複数のワード線と、前記ビット線と前記ワード線の
各交点に配置されたメモリセルとを含むメモリセルアレ
イ、前記メモリセルアレイの前記ビット線の両側の端部
に分散して配置され、かつそれぞれが前記ビット線に対
応して設けられた複数のビット線周辺回路、および前記
ビット線と交差して配置され、かつそれぞれが対応する
ビット線とビット線周辺回路に接続された複数の信号入
出力線を備えたことを特徴としている。

【００３７】また、隣接する２つのビット線は、それぞ
れ対応する信号入出力線を介して前記メモリセルアレイ
の互いに反対側の端部のビット線周辺回路に接続されて
いることとしてもよい。

【００３８】また、前記複数のビット線は、それぞれ対
応する信号入出力線を介して前記メモリセルアレイの近
い方の端部のビット線周辺回路に接続されていることと
してもよい。

【００３９】

【作用】この発明の第１の半導体記憶装置は、複数のメ
モリセルアレイと、それらのビット線と交差して配置さ
れた複数の信号入出力線と、一つの冗長メモリセルアレ
イ等を備え、選択されたビット線が正常である場合はそ
のビット線を対応する信号入出力線に接続し、選択され
たビット線が不良である場合は対応する冗長ビット線を
信号入出力線に接続する。したがって、不良なビット線
を冗長ビット線で置換することができる。

【００４０】また、複数のメモリセルアレイに対して一
つの冗長メモリセルアレイを設けたので、メモリセルア
レイ毎に冗長メモリセルアレイを設けた場合に比べ、冗
長ビット線の数の割に高い歩留りを得ることができ、ま
た、レイアウトの簡単化を図ることができる。また、歩
留り予測に応じて冗長ビット線の数を変更する場合で
も、一つの冗長メモリセルアレイの近傍のレイアウトの
みを見直せばよいので、冗長ビット線の数を容易に変更
できる。

【００４１】また、複数の信号入出力線を複数のメモリ
セルアレイのビット線と交差して設け、この信号入出力
線を複数のメモリセルアレイで共用する構成としたの
で、信号入出力線のレイアウト面積を最小限にすること
ができる。また、信号入出力線の配線長を最短にするこ
とができ、信号の遅延を防止できる。

【００４２】また、第１の切換手段は、対応するビット
線が正常であるか不良であるかをプログラムするための
ヒューズを含むこととすれば、各ビット線が正常である
か否かを容易かつ確実に設定できる。

【００４３】また、第１の切換手段は、第１の切換信号
を対応する信号入出力線に出力させるための第１の接続
手段を含み、第２の切換手段は、信号入出力線を介して
与えられた第１の切換信号に応じて第２の切換信号を出
力する信号発生手段と、第２の切換信号に応じて対応す
る冗長ビット線を信号入出力線に接続するための第２の
接続手段と、第２の切換信号に応じて信号入出力線を信
号発生手段側と第２の接続手段側に切離すための第３の
接続手段とを含むこととすれば、第１および第２の切換
手段を容易に構成できる。また、第１の切換信号を伝達
させるための配線を別途設ける必要がない。

【００４４】また、第１の切換手段から出力された第１
の切換信号を第２の切換手段に与えるための信号伝達線
を備えれば、第１の切換信号の伝達を容易に行なえる。
また、第１および第２の切換手段の回路構成を簡単化で
きる。

【００４５】また、この発明の第２の半導体記憶装置に
あっては、ビット線周辺回路をメモリセルアレイの両側
の端部に分散して配置したので、ビット線周辺回路をメ
モリセルアレイの片側の端部にのみ配置していた従来に
比べ、信号入出力線のピッチを２倍に大きくすることが
でき、また、ビット線周辺回路のレイアウトの簡単化を
図ることができる。

【００４６】また、信号入出力線のピッチを従来と同じ
にすれば、信号入出力線のレイアウト幅を従来の１／２
にすることができ、余った部分を他の配線に使用するこ
とができる。

【００４７】また、隣接する２つのビット線を互いに反
対側の端部のビット線周辺回路に接続すれば、信号入出
力線のピッチを２倍に大きくすることができる。

【００４８】また、各ビット線を近い方の端部のビット
線周辺回路に接続しても同様である。

【００４９】

【実施例】

［実施例１］図１はこの発明の一実施例によるＳＲＡＭ
の構成を示す一部省略したブロック図、図２はその具体
的な構成を示す一部省略した回路ブロック図である。

【００５０】図１および図２を参照して、このＳＲＡＭ
は、メモリセルアレイ領域１、Ｉ／Ｏ線切換回路領域１
３、ローカルデコーダ領域１５、冗長メモリセルアレイ
ブロック１６、通常カラム／冗長カラム切換回路領域１
８および読出／書込回路領域２０を含む。メモリセルア
レイ領域１は、複数のメモリセルアレイブロック３，
９，…と、各メモリセルアレイブロック３，９，…に対
応して設けられたローカルデコーダ領域２，８，…およ
び通常カラム選択回路領域５，１０，…を含む。

【００５１】メモリセルアレイブロック３は、Ｎ対のビ
ット線対４．ｎ（ただし、ｎは１からＮの整数であ
る。）と、ビット線対４．ｎと交差して配置されたＭ本
のワード線３４．ｍ（ただし、ｍは１からＭの整数であ
る。）と、それぞれがビット線対４．ｎとワード線３
４．ｍの交点に配置された複数のメモリセル３１〜３
３，…とを含む。各ビット線対４．ｎの一端にはビット
線負荷回路３５．ｎが接続されている。各ビット線負荷
回路３５．ｎは、ＮチャネルＭＯＳトランジスタ３６，
３７およびＰチャネルＭＯＳトランジスタ３８を含む。
ＮチャネルＭＯＳトランジスタ３６，３７は、それぞれ
ビット線４．ｎａ，４．ｎｂと電源ラインの間に接続さ
れ、そのゲートはともにプリチャージ信号を受ける。Ｐ
チャネルＭＯＳトランジスタ３８はビット線４．ｎａ，
４ｎｂ間に接続され、そのゲートはインバータ５０によ
って反転されたプリチャージ信号を受ける。プリチャー
ジ信号が「Ｈ」レベルになるとＮチャネルＭＯＳトラン
ジスタ３６，３７およびＰチャネルＭＯＳトランジスタ
３８がオン状態になり、各ビット線４．ｎａ，４ｎｂが
電源レベルに充電される。

【００５２】各ローカルデコーダ領域２はＭ個のローカ
ルデコーダ３９．ｍを含む。各ローカルデコーダ３９．
ｍは対応するワード線３４．ｍの一端に接続されてい
る。ローカルデコーダ３９．ｍの出力が「Ｈ」レベル
（選択レベル）になると、そのローカルデコーダ３９．
ｍに対応するワード線３４．ｍに接続されたメモリセル
３１〜３３，…が活性化される。たとえば読出動作の場
合、ビット線負荷回路３５．ｎによってビット線４．ｎ
ａ，４．ｎｂを電源レベルにプリチャージした後、ロー
カルデコーダ３９．ｍによって所望のワード線３４．ｍ
を「Ｈ」レベルにすると、ビット線４．ｎａ，４．ｎｂ
には活性化されたメモリセル３１〜３３，…のデータに
応じた電位差が生じる。他のメモリセルアレイブロック
９，…およびローカルデコーダ領域８，…も同様である
ので、説明は省略される。

【００５３】冗長メモリセルアレイブロック１６は、そ
れぞれが各メモリセルアレイブロック３，９，…のビッ
ト線対４．ｎ，…に対応して設けられたＮ対の冗長ビッ
ト線対１７．ｎと、冗長ビット線対１７．ｎと交差して
配置されたＭ本のワード線６４．ｍと、それぞれが冗長
ビット線対１７．ｎとワード線６４．ｍの交点に配置さ
れた複数の冗長メモリセル６１〜６３，…を含む。各冗
長ビット線対１７．ｎの一端には冗長ビット線負荷回路
が設けられているが、この図では省略されている。

【００５４】ローカルデコーダ領域１５はＭ個のローカ
ルデコーダ６５．ｍを含む。各ローカルデコーダ６５．
ｍは対応するワード線６４．ｍの一端に接続されてい
る。ローカルデコーダ６５．ｍの出力が「Ｈ」レベルに
なると、そのローカルデータ６５．ｍに対応するワード
線６４．ｍに接続された冗長メモリセル６１〜６３，…
が活性化される。たとえば読出動作の場合、冗長ビット
線１７．ｎａ，１７．ｎｂを電源レベルにプリチャージ
した後、ローカルデコーダ６５．ｍによって所望のワー
ド線６５．ｍを「Ｈ」レベルにすると、冗長ビット線１
７．ｎａ，１７．ｎｂには活性化された冗長メモリセル
６１〜６３，…のデータに応じた電位差が生じる。

【００５５】また、このＳＲＡＭは、各メモリセルアレ
イブロック３，９，…のビット線対４．ｎ，…と冗長メ
モリセルアレイブロック１６の冗長ビット線対１７．ｎ
とに交差して配置されたＮ対のＩ／Ｏ線対２３．ｎ，２
４．ｎとＮ本の信号伝達線２５．ｎを含む。Ｎ対のＩ／
Ｏ線対２３．ｎ，２４．ｎとＮ本の信号伝達線２５．ｎ
は、それぞれ各メモリセルアレイブロック３，９，…の
複数のビット線対４．ｎ，…のうちの１対のビット線対
と、冗長メモリセルアレイブロック１６の複数の冗長ビ
ット線対１７．ｎのうちの１対の冗長ビット線対に対応
して設けられている。Ｉ／Ｏ線対２３．ｎ，２４．ｎお
よび信号伝達線２５．ｎは、ビット線対４．ｎ，…およ
び冗長ビット線対１７．ｎの上方に２層目のアルミ配線
層（２Ａｌ）で形成されている。

【００５６】通常カラム選択回路領域５は、Ｎ個の通常
カラム選択回路６．ｎと、１本のブロック選択線７を含
む。Ｎ個の通常カラム選択回路６．ｎは、それぞれメモ
リセルアレイブロック３のビット線対４．ｎに対応して
設けられている。各通常カラム選択回路６．ｎは、Ｎチ
ャネルＭＯＳトランジスタ４１，４２，４７、ゲート回
路４３、電流制限抵抗４４、プログラムヒューズ４５、
およびバッファ４６を含む。ＮチャネルＭＯＳトランジ
スタ４１，４２は、それぞれ対応するビット線４．ｎ
ａ，４．ｎｂとＩ／Ｏ線２３．ｎａ，２３．ｎｂの間に
接続される。ＮチャネルＭＯＳトランジスタ４１，４２
のゲートは、ノードＮ２を介して互いに接続される。抵
抗４４およびヒューズ４５は、電源ラインと接地ライン
の間に直列接続される。バッファ４６およびＮチャネル
ＭＯＳトランジスタ４７は、抵抗４４とヒューズ４５の
接続ノードＮ１と、対応する信号伝達線２５．ｎとの間
に直列接続される。ＮチャネルＭＯＳトランジスタ４７
のゲートはブロック選択線７に接続される。ゲート回路
４３の２つの入力ノードはノードＮ１とブロック選択線
７に接続され、その出力ノードはノードＮ２に接続され
る。ゲート回路４３は、ノードＮ１に現われる２値信号
の反転信号と、ブロック選択線７に現われるブロック選
択信号との論理積信号をノードＮ２に出力する。

【００５７】対応するビット線対４．ｎに接続されたメ
モリセルが不良である場合はヒューズ４５はレーザ光を
照射されて切断される。ヒューズ４５が切断されるとノ
ードＮ１は「Ｈ」レベル（電源レベル）になる。ノード
Ｎ１が「Ｈ」レベルになると、ゲート回路４３の出力は
常に「Ｌ」レベルになり、ＮチャネルＭＯＳトランジス
タ４１，４２はオフ状態になる。したがって、ビット線
対４．ｎとＩ／Ｏ線対２３．ｎは遮断される。一方、ノ
ードＮ１が「Ｈ」レベルの状態で、ブロック選択信号が
「Ｈ」レベルになるとＮチャネルＭＯＳトランジスタ４
７がオン状態になり、信号伝達線２５．ｎが「Ｈ」レベ
ルになる。

【００５８】逆に、対応するビット線対４．ｎに接続さ
れたメモリセルが正常である場合はヒューズ４５は切断
されない。ヒューズ４５が切断されないとノードＮ１は
「Ｌ」レベル（接地レベル）になる。ノードＮ１が
「Ｌ」レベルになると、ゲート回路４３の出力はブロッ
ク選択信号に応じて「Ｈ」レベルまたは「Ｌ」レベルに
なる。すなわち、ブロック選択信号が「Ｈ」レベルにな
るとゲート回路４３の出力も「Ｈ」レベルになり、Ｎチ
ャネルＭＯＳトランジスタ４１，４２がオン状態になり
ビット線対４．ｎとＩ／Ｏ線対２３．ｎが導通される。
また、ブロック選択信号が「Ｌ」レベルになると、ゲー
ト回路４３の出力も「Ｌ」レベルになりＮチャネルＭＯ
Ｓトランジスタ４１，４２がオフ状態になりビット線対
４．ｎとＩ／Ｏ線対２３．ｎが遮断される。一方、ノー
ドＮ１が「Ｌ」レベルの状態で、ブロック選択信号が
「Ｌ」レベルになるとＮチャネルＭＯＳトランジスタ４
７がオン状態になり、信号伝達線２５．ｎが「Ｌ」レベ
ルになる。

【００５９】他の通常カラム選択回路領域１０，…も同
様であるので説明は省略される。Ｉ／Ｏ線切換回路領域
１３は、Ｎ個のＩ／Ｏ線切換回路１４．ｎを含む。Ｉ／
Ｏ線切換回路１４．ｎは、それぞれＩ／Ｏ線対２３．
ｎ，２４．ｎおよび信号伝達線２５．ｎに対応して設け
られている。各Ｉ／Ｏ線切換回路１４．ｎは、Ｎチャネ
ルＭＯＳトランジスタ５１，５２，５４，５５、Ｐチャ
ネルＭＯＳトランジスタ５３およびインバータ５６を含
む。ＮチャネルＭＯＳトランジスタ５１，５２は、それ
ぞれＩ／Ｏ線２３．ｎａ，２３ｎｂと電源ラインの間に
接続され、そのゲートはともにインバータ５０を介して
プリチャージ信号を受ける。ＰチャネルＭＯＳトランジ
スタ５３は、Ｉ／Ｏ線２３．ｎａ，２３．ｎｂ間に接続
され、そのゲートはプリチャージ信号を受ける。プリチ
ャージ信号が「Ｌ」レベルになるとＮチャネルＭＯＳト
ランジスタ５１，５２およびＰチャネルＭＯＳトランジ
スタ５３がオン状態になり、各Ｉ／Ｏ線２５．ｎａ，２
５．ｎｂが電源レベルに充電される。インバータ５６
は、信号伝達線２５．ｎとＮチャネルＭＯＳトランジス
タ５４，５５のゲートの間に接続される。

【００６０】対応する通常カラム選択回路６．ｎ，…の
ヒューズ４５が切断された状態でそのメモリセルアレイ
ブロックが選択され、信号伝達線２５．ｎが「Ｈ」レベ
ルになった場合はＮチャネルＭＯＳトランジスタ５４，
５５はオフ状態になり、Ｉ／Ｏ線対２３．ｎと２４．ｎ
が遮断される。逆に、対応する通常カラム選択回路６．
ｎ，…のヒューズ４５が切断されていない状態でそのメ
モリセルアレイブロックが選択され、信号伝達線２５．
ｎが「Ｌ」レベルになった場合はＮチャネルＭＯＳトラ
ンジスタ５４，５５はオン状態になり、Ｉ／Ｏ線対２
３．ｎと２４．ｎが導通される。

【００６１】通常カラム／冗長カラム切換回路領域１８
はＮ個の通常カラム／冗長カラム切換回路１９．ｎを含
む。通常カラム／冗長カラム切換回路１９．ｎは、それ
ぞれＩ／Ｏ線対２４．ｎ、信号伝達線２５．ｎおよび冗
長メモリセルアレイブロック１６の冗長ビット線対１
７．ｎに対応して設けられている。各通常カラム／冗長
カラム切換回路１９．ｎはＮチャネルＭＯＳトランジス
タ６６，６７を含む。ＮチャネルＭＯＳトランジスタ６
６，６７は、それぞれ対応する冗長ビット線１７．ｎ
ａ，１７．ｎｂとＩ／Ｏ線２４．ｎａ，２４．ｎｂの間
に接続され、そのゲートはともに対応する信号伝達線２
５．ｎに接続されている。

【００６２】対応する通常カラム選択回路６．ｎ，…の
ヒューズ４５が切断された状態でそのメモリセルアレイ
ブロックが選択され、信号伝達線２５．ｎが「Ｈ」レベ
ルになった場合はＮチャネルＭＯＳトランジスタ６６，
６７はオン状態になり、冗長ビット線対１７．ｎとＩ／
Ｏ線対２４．ｎが導通状態となる。

【００６３】逆に、対応する通常カラム選択回路６．
ｎ，…のヒューズ４５が切断されていない状態でそのメ
モリセルアレイブロックが選択され、信号伝達線２５．
ｎが「Ｌ」レベルになった場合はＮチャネルＭＯＳトラ
ンジスタ６６，６７はオフ状態になり、ビット線対１
７．ｎとＩ／Ｏ線対２４．ｎが遮断される。

【００６４】読出／書込回路領域２０はＮ個の読出／書
込回路２１．ｎを含む。読出／書込回路２１．ｎは、そ
れぞれ対応するＩ／Ｏ線対２４．ｎおよびデータ線対２
２．ｎに接続されている。読出／書込回路２１．ｎは、
読出動作においてはＩ／Ｏ線対２４．ｎの電位差を増幅
してデータ線対２２．ｎに出力し、書込動作においては
Ｉ／Ｏ線対２４．ｎをデータ線対２２．ｎの電位に強制
する。

【００６５】次に、図１および図２で示したＳＲＡＭの
動作について説明する。まず、通常のメモリセルアレイ
ブロック３，９，…に不良がない場合の読出動作を説明
する。この場合、ヒューズ４５は切断されていないの
で、たとえばブロック選択線７が「Ｈ」レベルになると
ＮチャネルＭＯＳトランジスタ４１，４２，５４，５５
がオン状態になってビット線対４．１とＩ／Ｏ線対２
３．１とＩ／Ｏ線対２４．１が導通される。また、Ｎチ
ャネルＭＯＳトランジスタ６６，６７がオフ状態になっ
て冗長ビット線対１７．１とＩ／Ｏ線対２４．１が遮断
される。したがって、たとえばメモリセル３１のデータ
が電位差としてビット線対４．１、Ｉ／Ｏ線対２３．１
およびＩ／Ｏ線対２４．１を介して読出／書込回路２
１．１に伝達される。書込動作については、読出動作の
反対である。

【００６６】次に、たとえばメモリセル３１が不良であ
る場合の読出動作を説明する。この場合、ヒューズ４５
が切断されているので、ブロック選択線７のレベルに関
係なくＮチャネルＭＯＳトランジスタ４１，４２はオフ
状態になりビット線対４．１とＩ／Ｏ線対２３．１は遮
断される。また、ブロック選択線７が「Ｈ」レベルにな
ると、ＮチャネルＭＯＳトランジスタ５４，５５はオフ
状態になってＩ／Ｏ線対２３．１とＩ／Ｏ線対２４．１
が遮断され、ＮチャネルＭＯＳトランジスタ６６，６７
がオン状態になって冗長ビット線対１７．１とＩ／Ｏ線
対２４．１が導通される。したがって、メモリセル３１
の代わりに冗長メモリセル６１のデータが電位差として
冗長ビット線対１７．１およびＩ／Ｏ線対２４．１を介
して読出／書込回路２１．１に伝達される。このように
して、ビット線対４．１が冗長ビット線対１７．１と置
換される。

【００６７】この実施例においては、複数のメモリセル
アレイブロック３，９，…に対して共通の冗長メモリセ
ルアレイブロック１６を設けたので、冗長ビット線対１
７．ｎの数のわりに歩留りが高い。すなわち、各メモリ
セルアレイブロック３，９，…に個別の冗長ビット線対
を１対ずつ設けた場合、あるメモリセルアレイブロック
３，９，…に２対以上の不良ビット線対があったときそ
のＳＲＡＭは救済されず不良品とされる。しかし、この
実施例ではあるメモリセルアレイブロック３，９，…に
Ｎ対の不良ビット線対があっても救済できる。

【００６８】また、冗長メモリセルアレイブロック１６
を通常のメモリセルアレイブロック３，９，…と独立に
配置できるので、レイアウトが容易である。

【００６９】また、冗長ビット線対１７．ｎの数を歩留
り予測に応じて簡単に増減できる。すなわち、各メモリ
セルアレイブロック３，９，…に個別に冗長メモリセル
アレイブロックを設けた場合、冗長ビット線対の数を増
減するためには全体のレイアウトを見直す必要がある。
しかし、この実施例では冗長メモリセルアレイブロック
１６が設けられた端部のレイアウトを見直すだけで済
む。

【００７０】また、Ｉ／Ｏ線対２３．ｎ，２４．ｎおよ
び信号伝達線２５．ｎをメモリセルアレイ領域１上に設
けたので、メモリセルアレイ領域１の周辺に配線のため
の領域を別途設ける必要がない。したがって、レイアウ
ト面積が小さくて済む。また、これらの配線をメモリセ
ルアレイ領域１の周辺に設けた場合に比べ配線長を短く
することができるので信号の遅延が問題となることもな
い。

【００７１】なお、この実施例において、メモリセルア
レイブロック３，９，…が全部で１６ブロックあると仮
定すると、１６対のビット線対４．ｎ，…がＩ／Ｏ線対
２３．ｎ，２４．ｎを介して１対の冗長ビット線対１
７．ｎに接続される。この場合、１６対のビット線対
４．ｎ，…のうち２対以上のビット線対に不良があると
救済できない。したがって、ＳＲＡＭの検査・置換装置
は、１対の冗長ビット線対１７．ｎに対応する１６対の
ビット線対４．ｎ，…を順次検査し、不良ビット線対が
２対以上あることがわかった時点でそのＳＲＡＭの置換
作業を中止し、そのＳＲＡＭを不良品とするようにプロ
グラムされる。また、この実施例では、Ｉ／Ｏ線切換回
路領域１３と通常カラム／冗長カラム切換回路領域１８
とを冗長メモリセルアレイブロック１６の両側に別々に
設けたが、図３に示すように、Ｉ／Ｏ線切換回路領域１
３と通常カラム／冗長カラム切換回路領域１８とを１つ
の領域２６にまとめてもよい。図３において、通常カラ
ム／冗長カラム切換回路領域２６はＮ個の通常カラム／
冗長カラム切換回路２７．ｎを含む。通常カラム／冗長
カラム切換回路２７．ｎは、図１のＩ／Ｏ線切換回路１
４．ｎと通常カラム／冗長カラム切換回路１９．ｎを含
む。

【００７２】さらに、この実施例では通常のメモリセル
アレイブロック３，９，…１つあたりのビット線対４．
ｎ，…の数と、冗長メモリセルアレイブロック１６の冗
長ビット線対１７．ｎの数は同じであるとしたが、両者
の数は必ずしも同じである必要はない。たとえば、図４
に示すように、隣接する２対のビット線対４．ｎ，４．
ｎ＋１に対して１対の冗長ビット線対２９．ｎを設けて
もよい。隣接する通常カラム／冗長カラム切換回路２
７．ｎ，２７．ｎ＋１は、１つの冗長ビット線対２９．
ｎに接続される。この場合、冗長メモリセルアレイブロ
ック２８の冗長ビット線２９．ｎの数はメモリセルアレ
イブロック３，９，…１つあたりのビット線対４．ｎ，
…の１／２になる。ただし、冗長の自由度も１／２にな
る。また、隣接する４対のビット線対に対して１対の冗
長ビット線対を設ければ、冗長メモリセルアレイブロッ
クの冗長ビット線対の数はメモリセルアレイブロック
３，９，…１つあたりのビット線対４．ｎ，…の１／４
になる。ただし、冗長の自由度も１／４になる。

【００７３】また、必ずしも隣接するビット線対４．
ｎ，…に対して冗長ビット線対を設ける必要はない。図
５に示すように、所定の間隔だけ離れた２対のビット線
対４．１と４．ｎ；４．２と４．ｎ＋１；…に対して１
つの冗長ビット線３０．１，３０．２，…を設けてもよ
い。対応する通常カラム／冗長カラム切換回路２７．１
と２７．ｎ；２７．２と２７．ｎ＋１；…は１つの冗長
ビット線対３０．１，３０．２，…に接続される。 ［実施例２］図６はこの発明の第２実施例によるＳＲＡ
Ｍの構成を示す一部省略したブロック図、図７はその具
体的な構成を示す一部省略した回路ブロック図である。

【００７４】図６および図７を参照して、このＳＲＡＭ
は、メモリセルアレイ領域１、Ｉ／Ｏ線切換回路領域７
４、ローカルデコーダ領域１５、冗長メモリセルアレイ
ブロック１６、通常カラム／冗長カラム切換回路領域７
６、読出／書込回路領域２０を含む。メモリセルアレイ
領域１は、複数のメモリセルアレイブロック３，９，…
と、各メモリセルアレイブロック３，９，…に対応して
設けられたローカルデコーダ領域２，８，…および通常
カラム選択回路領域７０，７２，…を含む。

【００７５】このＳＲＡＭが図１および図２で示したＳ
ＲＡＭと異なる主な点は、信号伝達線２５．ｎが設けら
れていない点である。これに伴い、信号伝達線７８．ｎ
が設けられ、通常カラム選択回路領域５，１０，…、Ｉ
／Ｏ線切換回路領域１３および通常カラム／冗長カラム
切換回路領域１８の構成が変更されている。

【００７６】メモリセルアレイブロック３，９，…はそ
れぞれＮ対のビット線対４．ｎを含み、冗長メモリセル
アレイブロック１６はＮ対の冗長ビット線対１７．ｎを
含む。Ｎ対のＩ／Ｏ線対２３．ｎは各メモリセルアレイ
ブロック３，９，…のビット線対４．ｎ，…と交差して
設けられている。Ｎ対のＩ／Ｏ線対２４．ｎとＮ本の信
号伝達線７８．ｎは冗長メモリセルアレイブロック１６
の冗長ビット線対１７．ｎと交差して設けられている。

【００７７】通常カラム選択回路領域７０は、Ｎ個の通
常カラム選択回路７１．ｎと、１本のブロック選択線７
を含む。Ｎ個の通常カラム選択回路７１．ｎは、それぞ
れメモリセルアレイブロック３のビット線対４．ｎに対
応して設けられている。各通常カラム選択回路７１．ｎ
は、ＮチャネルＭＯＳトランジスタ８１〜８４、ゲート
回路８５，８６、プログラムヒューズ８７および電流制
限抵抗８８を含む。ＮチャネルＭＯＳトランジスタ８
１，８２は、それぞれ対応するビット線４．ｎａ，４．
ｎｂとＩ／Ｏ線２３．ｎａ，２３．ｎｂの間に接続され
る。ＮチャネルＭＯＳトランジスタ８１，８２のゲート
は、ノードＮ５を介して互いに接続される。Ｎチャネル
ＭＯＳトランジスタ８３，８４は、それぞれ対応するＩ
／Ｏ線２３．ｎａ，２３．ｎｂと接地ラインの間に接続
される。ヒューズ８７および抵抗８８は、電源ラインと
接地ラインの間に直列接続される。ゲート回路８５の２
つの入力ノードはヒューズ８７と抵抗８８の接続ノード
Ｎ３とブロック選択線７に接続され、その出力ノードは
ノードＮ４に接続される。ゲート回路８５は、ブロック
選択信号と、ノードＮ３に表われる２値信号の反転信号
との論理積信号をノードＮ４に出力する。ゲート回路８
６の２つの入力ノードはノードＮ３とブロック選択線７
に接続され、その出力ノードはノードＮ５に接続され
る。ゲート回路８６は、ブロック選択信号と、ノードＮ
３に表われる２値信号との論理積信号をノードＮ５に出
力する。

【００７８】対応するビット線対４．ｎに接続されたメ
モリセルが不良である場合はヒューズ８８はレーザ光を
照射されて切断される。ヒューズ８８が切断されるとノ
ードＮ３は「Ｌ」レベルになる。ノードＮ３が「Ｌ」レ
ベルになると、ゲート回路８６の出力は常に「Ｌ」レベ
ルになり、ＮチャネルＭＯＳトランジスタ８１，８２は
オフ状態になる。したがって、ビット線対４．ｎとＩ／
Ｏ線対２３．ｎが遮断される。また、ゲート回路８５の
出力はブロック選択信号に応じて「Ｈ」レベルまたは
「Ｌ」レベルになる。すなわち、ブロック選択信号が
「Ｌ」レベルであるときはゲート回路８５の出力も
「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ８
３，８４がオフ状態になる。また、ブロック選択信号が
「Ｈ」レベルになるとゲート回路８５の出力も「Ｈ」レ
ベルになり、ＮチャネルＭＯＳトランジスタ８３，８４
がオン状態になり、Ｉ／Ｏ線２３．ｎａ，２３．ｎｂは
ともに「Ｌ」レベル（接地レベル）になる。

【００７９】逆に、対応するビット線対４．ｎに接続さ
れたメモリセルが正常である場合はヒューズ８８は切断
されない。ヒューズ８８が切断されないとノードＮ３は
「Ｈ」レベルになる。ノードＮ３が「Ｈ」レベルになる
と、ゲート回路８５の出力は常に「Ｌ」レベルになり、
ＮチャネルＭＯＳトランジスタ８３，８４はオフ状態に
なる。また、ゲート回路８６の出力はブロック選択信号
に応じて「Ｈ」レベルまたは「Ｌ」レベルになる。すな
わち、ブロック選択信号が「Ｈ」レベルになるとゲート
回路８６の出力も「Ｈ」レベルになり、ＮチャネルＭＯ
Ｓトランジスタ８１，８２がオン状態になりビット線対
４．ｎとＩ／Ｏ線対２３．ｎが導通される。また、ブロ
ック選択信号が「Ｌ」レベルになるとゲート回路８６の
出力も「Ｌ」レベルになり、ＮチャネルＭＯＳトランジ
スタ８１，８２がオフ状態になりビット線対４．ｎとＩ
／Ｏ線対２３．ｎが遮断される。

【００８０】他の通常カラム選択回路領域７２，…も同
様であるので説明は省略される。Ｉ／Ｏ線切換回路７４
はＮ個のＩ／Ｏ線切換回路７５．ｎを含む。Ｉ／Ｏ線切
換回路７５．ｎは、それぞれＩ／Ｏ線対２３．ｎおよび
信号伝達線７８．ｎに対応して設けられている。各Ｉ／
Ｏ線切換回路７５．ｎは、ＮチャネルＭＯＳトランジス
タ９２，９３，９５，９６、ＰチャネルＭＯＳトランジ
スタ９４、インバータ９１、ＮＯＲゲート回路９７およ
びＮＡＮＤゲート回路９８を含む。ＮチャネルＭＯＳト
ランジスタ９２，９３は、それぞれＩ／Ｏ線２３．ｎ
ａ，２３．ｎｂと電源ラインの間に接続され、そのゲー
トはともにプリチャージ信号を受ける。ＰチャネルＭＯ
Ｓトランジスタ９４は、Ｉ／Ｏ線２３．ｎａ，２３．ｎ
ｂ間に接続され、そのゲートはインバータ９１を介して
プリチャージ信号を受ける。プリチャージ信号が「Ｈ」
レベルになるとＮチャネルＭＯＳトランジスタ９２，９
３およびＰチャネルＭＯＳトランジスタ９４がオン状態
になり、各Ｉ／Ｏ線２３．ｎａ，２３．ｎｂが電源レベ
ルに充電される。

【００８１】ＮチャネルＭＯＳトランジスタ９５，９６
は、それぞれＩ／Ｏ線２３．ｎａ，２３．ｎｂとＩ／Ｏ
線２４．ｎａ，２４．ｎｂの間に接続される。Ｎチャネ
ルＭＯＳトランジスタ９５，９６のゲートはノードＮ６
を介して互いに接続される。ＮＯＲゲート回路９７の２
つの入力ノードはそれぞれＩ／Ｏ線２３．ｎａ，２３．
ｎｂに接続され、その出力ノードは対応する信号伝達線
７８．ｎに接続される。ＮＡＮＤゲート回路９８の２つ
の入力ノードはそれぞれ信号伝達線７８．ｎとＯＲゲー
ト回路１０１の出力ノードに出力され、その出力ノード
はノードＮ６に接続される。ＯＲゲート回路１０１はす
べてのブロック選択信号を受ける。

【００８２】対応する通常カラム選択回路７１．ｎのヒ
ューズ８８が切断された状態でそのメモリセルアレイブ
ロックが選択され、Ｉ／Ｏ線２３．ｎａ，２３．ｎｂが
ともに「Ｌ」レベルになった場合、ＮＯＲゲート回路９
７の出力は「Ｈ」レベルになる。応じて、ＮＡＮＤゲー
ト回路９８の出力が「Ｌ」レベルになりＮチャネルＭＯ
Ｓトランジスタ９５，９６がオフ状態になってＩ／Ｏ線
対２３．ｎとＩ／Ｏ線対２４．ｎが遮断される。

【００８３】逆に、対応する通常カラム選択回路７１．
ｎのヒューズ８８が切断されていない状態でそのメモリ
セルアレイブロックが選択され、Ｉ／Ｏ線２３．ｎａ，
２３．ｎｂがともに「Ｌ」レベルになっていない場合、
ＮＯＲゲート回路９７の出力は「Ｌ」レベルになる。応
じて、ＮＡＮＤゲート回路９８の出力は「Ｈ」レベルに
なりＮチャネルＭＯＳトランジスタ９５，９６がオン状
態になってＩ／Ｏ線対２３．ｎとＩ／Ｏ線対２４．ｎが
導通される。

【００８４】通常カラム／冗長カラム切換回路領域７６
はＮ個の通常カラム／冗長カラム切換回路７７．ｎを含
む。通常カラム／冗長カラム切換回路７７．ｎは、それ
ぞれＩ／Ｏ線対２４．ｎ、信号伝達線７８．ｎおよび冗
長メモリセルアレイブロック１６の冗長ビット線対１
７．ｎに対応して設けられている。各通常カラム／冗長
カラム切換回路７７．ｎはＮチャネルＭＯＳトランジス
タ９９，１００を含む。ＮチャネルＭＯＳトランジスタ
９９，１００は、それぞれ対応する冗長ビット線１７．
ｎａ，１７．ｎｂとＩ／Ｏ線２４．ｎａ，２４．ｎｂの
間に接続され、そのゲートはともに対応する信号伝達線
７８．ｎに接続されている。

【００８５】対応する通常カラム選択回路７１．ｎ，…
のヒューズ８８が切断された状態でそのメモリセルアレ
イブロックが選択され、信号伝達線７８．ｎが「Ｈ」レ
ベルになった場合はＮチャネルＭＯＳトランジスタ９
９，１００がオン状態になり、冗長ビット線対１７．ｎ
とＩ／Ｏ線対２４．ｎが導通される。

【００８６】逆に、対応する通常カラム選択回路７１．
ｎ，…のヒューズ８８が切断されていない状態でそのメ
モリセルアレイブロックが選択され、信号伝達線７８．
ｎが「Ｌ」レベルになった場合はＮチャネルＭＯＳトラ
ンジスタ９９，１００がオフ状態になり、冗長ビット線
対１７．ｎとＩ／Ｏ線対２４．ｎが遮断される。

【００８７】他の領域の構成は図１および図２で示した
ＳＲＡＭと同様であるので説明は省略される。

【００８８】次に、図６および図７に示したＳＲＡＭの
動作について説明する。まず、通常のメモリセルアレイ
ブロック３，９，…に不良がない場合の読出動作を説明
する。この場合、ヒューズ８８は切断されていないの
で、たとえばブロック選択線７が「Ｈ」レベルになると
ＮチャネルＭＯＳトランジスタ８１，８２，９５，９６
はオン状態になってビット線対４．１とＩ／Ｏ線対２
３．１とＩ／Ｏ線対２４．１が導通される。また、Ｎチ
ャネルＭＯＳトランジスタ９９，１００がオフ状態にな
って冗長ビット線１７．１とＩ／Ｏ線対２４．１が遮断
される。したがって、ビット線対４．１のデータがＩ／
Ｏ線対２３．１およびＩ／Ｏ線対２４．１を介して読出
／書込回路２１．１に伝達される。書込動作について
は、読出動作の反対である。

【００８９】次に、たとえばビット線対４．１が不良で
ある場合の読出動作を説明する。この場合、ヒューズ８
８が切断されているので、ブロック選択線７のレベルに
関係なくＮチャネルＭＯＳトランジスタ８１、８２はオ
フ状態になりビット線対４．１とＩ／Ｏ線対２３．１は
遮断される。また、ブロック選択線７が「Ｈ」レベルに
なると、ＮチャネルＭＯＳトランジスタ９５，９６がオ
フ状態になってＩ／Ｏ線対２３．１とＩ／Ｏ線対２４．
１が遮断され、ＮチャネルＭＯＳトランジスタ９９，１
００がオン状態になって冗長ビット線対１７．１とＩ／
Ｏ線対２４．１が導通される。したがって、ビット線対
４．１の代わりに冗長ビット線対１７．１のデータがＩ
／Ｏ線対２４．１を介して読出／書込回路２１．１に伝
達される。このようにして、不良なビット線対４．１が
冗長ビット線対１７．１と置換される。

【００９０】この実施例においては、第１実施例のＳＲ
ＡＭに比べ、信号伝達線２５．ｎを設けない分だけＩ／
Ｏ線対２３．ｎのピッチを大きくすることができるとい
うメリットがある。

【００９１】なお、この実施例では、Ｉ／Ｏ線切換回路
領域７４と通常カラム／冗長カラム切換回路領域７６と
を冗長メモリセルアレイブロック１６の両側に別々に設
けたが、図８に示すように、Ｉ／Ｏ線切換回路領域７４
と通常カラム／冗長カラム切換回路７６を１つの領域７
８にまとめてもよい。図８において、通常カラム／冗長
カラム切換回路領域７８はＮ個の通常カラム／冗長カラ
ム切換回路７９．ｎを含む。通常カラム／冗長カラム切
換回路７９．ｎは、図６のＩ／Ｏ線切換回路７５．ｎと
通常カラム／冗長カラム切換回路７７．ｎを含む。 ［実施例３］図９はこの発明の第３実施例によるＳＲＡ
Ｍの具体的な構成を示す一部省略した回路ブロック図で
ある。

【００９２】図９を参照して、このＳＲＡＭが図６およ
び図７で示したＳＲＡＭと異なる点は、通常カラム選択
回路領域７０，７２，…の代わりに通常カラム選択回路
領域１０２，…が設けられている点である。

【００９３】通常カラム選択回路領域１０２は、Ｎ個の
通常カラム選択回路１０３．ｎと、１本のブロック選択
線７を含む。Ｎ個の通常カラム選択回路１０３．ｎは、
それぞれメモリセルアレイブロック３のビット線対４．
ｎに対応して設けられている。

【００９４】各通常カラム選択回路１０３．ｎは、Ｎチ
ャネルＭＯＳトランジスタ１１１〜１１５、Ｐチャネル
ＭＯＳトランジスタ１１６、電流制限抵抗１１７および
プログラムヒューズ１１８を含む。ＮチャネルＭＯＳト
ランジスタ１１１，１１２は、それぞれ対応するビット
線４．ｎａ，４．ｎｂとＩ／Ｏ線２３．ｎａ，２３．ｎ
ｂの間に接続される。ＮチャネルＭＯＳトランジスタ１
１１，１１２のゲートは、ノードＮ７を介して互いに接
続される。ＮチャネルＭＯＳトランジスタ１１３，１１
４は、それぞれ対応するＩ／Ｏ線２３．ｎａ，２３．ｎ
ｂと接地ラインの間に接続される。ＮチャネルＭＯＳト
ランジスタ１１３，１１４のゲートは、ノードＮ８を介
して互いに接続される。抵抗１１７およびヒューズ１１
８は、電源ラインと接地ラインの間に直列接続される。
ＰチャネルＭＯＳトランジスタ１１６はノードＮ７とブ
ロック選択線７の間に接続され、そのゲートは抵抗１１
７とヒューズ１１８の接続ノードＮ９に接続される。Ｎ
チャネルＭＯＳトランジスタ１１５はノードＮ８とノー
ドＮ９の間に接続され、そのゲートはブロック選択線７
に接続される。

【００９５】対応するビット線対４．ｎに接続されたメ
モリセルが不良である場合はヒューズ１１８はレーザ光
を照射されて切断される。ヒューズ１１８が切断される
とノードＮ９は「Ｈ」レベルになる。この状態でブロッ
ク選択信号が「Ｈ」レベルになると、ＮチャネルＭＯＳ
トランジスタ１１５がオン状態になりＮチャネルＭＯＳ
トランジスタ１１３，１１４がオン状態になりＩ／Ｏ線
２３．ｎａ，２３．ｎｂはともに「Ｌ」レベルになる。

【００９６】逆に、対応するビット線対４．ｎに接続さ
れたメモリセルが正常である場合はヒューズ１１８は切
断されない。ヒューズ１１８が切断されないとノードＮ
９は「Ｌ」レベルになる。ノードＮ９が「Ｌ」レベルに
なると、ＰチャネルＭＯＳトランジスタ１１６がオン状
態になる。したがって、ブロック選択信号が「Ｈ」レベ
ルになるとＮチャネルＭＯＳトランジスタ１１１，１１
２がオン状態になりビット線対４．ｎとＩ／Ｏ線対２
３．ｎが導通される。一方、ブロック選択信号が「Ｈ」
レベルになってＮチャネルＭＯＳトランジスタ１１５が
オン状態になっても、ＮチャネルＭＯＳトランジスタ１
１３，１１４はオン状態にならずＩ／Ｏ線２３．ｎａ，
２３．ｎｂは接地されない。

【００９７】他の領域の構成および動作は図６および図
７で示したＳＲＡＭと同様であるので説明は省略され
る。

【００９８】この実施例においては、ゲート回路８５，
８６の代わりにトランジスタ１１５，１１６を設けたの
で、第２実施例のＳＲＡＭよりも通常カラム選択回路領
域のレイアウト面積を小さくすることができるというメ
リットがある。 ［実施例４］図１０はこの発明の第４実施例によるＳＲ
ＡＭの構成を示す一部省略した回路ブロック図である。

【００９９】図１０を参照して、このＳＲＡＭは、１つ
の冗長メモリセルアレイブロック１３０と、その両側に
それぞれ配置された通常カラム／冗長カラム切換回路領
域１４０，１６０、メモリセルアレイ領域１４２，１６
２および読出／書込回路領域１４９，１６９を含む。メ
モリセルアレイ領域１４２，１６２は、それぞれ複数の
メモリセルアレイブロック１４３，１４８，…；１６
３，１６８，…と、各メモリセルアレイブロック１４
３，１４８，…；１６３，１６８，…に対応して設けら
れた通常カラム選択回路領域１４５，…；１６５，…と
を含む。

【０１００】メモリセルアレイブロック１４３，１６３
は、それぞれＮ対のビット線対１４４．ｎ，１６４．ｎ
を含む。他のメモリセルアレイブロック１４８，…；１
６８，…も同様である。

【０１０１】冗長メモリセルアレイブロック１３０は、
Ｎ対の冗長ビット線対１３１．ｎを含む。冗長ビット線
対１３１．ｎは、それぞれ各メモリセルアレイブロック
１４３，１４８，…；１６３，１６８，…のビット線対
１４４．ｎ，…；１６４．ｎ，…に対応して設けられて
いる。

【０１０２】また、このＳＲＡＭは、各メモリセルアレ
イブロック１４３，１４８，…；１６３，１６８，…の
ビット線対１４４．ｎ，…；１６４．ｎ，…と交差して
配置されたＮ対のＩ／Ｏ線対１５２．ｎ，１７２．ｎ
と、Ｎ本の信号伝達線１５３．ｎ，１７３．ｎとを含
む。Ｎ対のＩ／Ｏ線対１５２．ｎ，１７２．ｎと、Ｎ本
の信号伝達線１５３．ｎ，１７３．ｎは、それぞれ各メ
モリセルアレイブロック１４３，１４８，…；１６３，
１６８，…のビット線対１４４．ｎ，…；１６４．ｎ，
…と冗長メモリセルアレイブロック１３０の冗長ビット
線対１３１．ｎとに対応して設けられている。

【０１０３】通常カラム選択回路領域１４５，１６５
は、それぞれＮ個の通常カラム選択回路１４６．ｎ，１
６６．ｎと、１本のブロック選択線１４７，１６７を含
む。通常カラム選択回路１４６．ｎ，１６６．ｎは、そ
れぞれ対応するメモリセルアレイブロック１４３，１６
３のビット線対１４４．ｎ，１６４．ｎと、Ｉ／Ｏ線対
１５２．ｎ，１７２．ｎと、信号伝達線１５３．ｎ，１
７３．ｎと、ブロック選択線１４７，１６７に接続され
ている。図示しない他の通常カラム選択回路領域も同様
である。

【０１０４】通常カラム／冗長カラム切換回路領域１４
０，１６０は、それぞれＮ個の通常カラム／冗長カラム
切換回路１４１．ｎ，１６１．ｎを含む。通常カラム／
冗長カラム切換回路１４１．ｎ，１６１．ｎは、それぞ
れ対応する冗長ビット線対１３１．ｎと、Ｉ／Ｏ線対１
５２．ｎ，１７２．ｎと、信号伝達線１５３．ｎ，１７
３．ｎとに接続されている。

【０１０５】読出／書込回路領域１４９，１６９は、そ
れぞれＮ個の読出／書込回路１５０．ｎ，１７０．ｎを
含む。読出／書込回路１５０．ｎ，１７０．ｎは、それ
ぞれ対応するＩ／Ｏ線対１５２．ｎ，１７２．ｎおよび
データ線対１５１．ｎ，１７１．ｎに接続されている。

【０１０６】次に、図１０に示したＳＲＡＭの動作につ
いて説明する。通常のメモリセルアレイブロック１４
３，１４８，…；１６３，１６８，…に不良がない場合
の読出動作を説明する。たとえばメモリセルアレイブロ
ック１４３のメモリセルのデータがビット線対１４４．
ｎに伝達され、通常カラム選択回路１４６．ｎを介して
Ｉ／Ｏ線対１５２．ｎに伝達され、読出／書込回路１５
０．ｎで増幅され次段へ伝達される。書込動作に関して
は、読出動作の反対である。

【０１０７】次に、通常のメモリセルアレイブロック１
４３，１４８，…；１６３，１６８，…に不良がある場
合の動作について説明する。たとえば、ビット線対１４
４．ｎに接続されたメモリセルに不良がある場合、ビッ
ト線対１４４．ｎに対応するアドレスが選択された場合
について説明する。ビット線対１４４．ｎに対応する通
常カラム選択回路１４６．ｎ内のプログラム回路をプロ
グラムすることにより、ビット線対１４４．ｎはＩ／Ｏ
線対１５２．ｎと電気的に切離される。同時に、ブロッ
ク選択線１４７が「Ｈ」レベルにプルアップされた場
合、信号伝達線１５３．ｎは通常カラム選択回路１４
６．ｎにより「Ｈ」レベルにプルアップされる。応じ
て、通常カラム／冗長カラム切換回路１４１．ｎは、冗
長ビット線対１３１．ｎをＩ／Ｏ線対１５２．ｎに接続
する。これにより、対応する冗長メモリセルのデータが
冗長ビット線対１３１．ｎおよびＩ／Ｏ線対１５２．ｎ
を介して読出／書込回路１５０．ｎへ伝達される。この
場合、別の通常カラム／冗長カラム切換回路１６１．ｎ
により、冗長カラム１３１．ｎとＩ／Ｏ線対１７２．ｎ
は電気的に切離されている。このようにして通常のビッ
ト線対１４４．ｎが冗長ビット線対１３１．ｎと置換さ
れる。

【０１０８】この実施例においても、第１実施例と同様
の効果が得られる。 ［実施例５］図１１はこの発明の第５実施例によるＳＲ
ＡＭの構成を示す一部省略した回路ブロック図である。

【０１０９】図１１を参照して、このＳＲＡＭは、複数
のビット線対２１１〜２１５，…とビット線対２１１〜
２１５，…と交差して配置された複数のワード線２２１
〜２２３，…と、それぞれがビット線対２１１〜２１
５，…とワード線２２１〜２２３の交点に配置された複
数のメモリセル２３１〜２４６，…とを含む。

【０１１０】また、このＳＲＡＭは、ビット線対２１１
〜２１５，…の一端に配置されたビット線周辺回路２０
０と、ワード線２２１〜２２３，…の一端に配置された
ロウデコーダ２０１と、ビット線対２１１〜２１５，…
の両側の端部に配置されたビット線周辺回路２０２，２
０３とを含む。

【０１１１】さらに、このＳＲＡＭは、ビット線対２１
１〜２１５，…と交差して配置された複数のＩ／Ｏ線対
２５１〜２５６，…を含む。Ｉ／Ｏ線対２５１〜２５
６，…は、それぞれビット線対２１１〜２１５，…に対
応して設けられている。

【０１１２】このＳＲＡＭの特徴は、隣接する２つのビ
ット線が、対応するＩ／Ｏ線対により互いに反対側のビ
ット線周辺回路２０２，２０３に接続されている点であ
る。たとえば、ビット線対２１１，２１３はＩ／Ｏ線対
２５１，２５３を介してビット線周辺回路２０２に接続
され、ビット線対２１２，２１４はＩ／Ｏ線対２５２，
２５４を介してビット線周辺回路２０３に接続される。

【０１１３】次に、図１１のＳＲＡＭの動作について説
明する。たとえばメモリセル２３１について説明する
と、読出動作の場合メモリセル２３１はワード線２２１
によって活性化され、メモリセル２３１に保持されてい
るデータがビット線対２１１を介してＩ／Ｏ線対２５１
に伝達される。そして、ビット線周辺回路２０２を通っ
て、次段の読出増幅回路へ伝達される。次にメモリセル
２３５について説明すると、読出動作の場合メモリセル
２３５はワード線２２１によって活性化され、メモリセ
ル２３５に保持されているデータがビット線対２１２を
介してＩ／Ｏ線対２３２に伝達され、ビット線周辺回路
２０３を通って、次段の読出増幅回路へ伝達される。書
込動作の場合は、以上の流れの逆を考えればよい。

【０１１４】この実施例においては、ビット線周辺回路
２０２，２０３をそれぞれビット線対２１１〜２１５，
…の両側の端部に配置し、隣接するビット線対を対応す
るＩ／Ｏ線対により互いに反対側のビット線周辺回路２
０２，２０３に接続したので、ビット線周辺回路６０２
をビット線対６１１〜６１５，…の片側の端部にのみ配
置していた図１６のＳＲＡＭに比べ、Ｉ／Ｏ線対のピッ
チを２倍に大きくすることができる。また、ビット線周
辺回路２０２，２０３のレイアウトも容易になる。

【０１１５】また、Ｉ／Ｏ線対２５１〜２５６，…のピ
ッチを従来例のＩ／Ｏ線対６５１〜６５５，…のピッチ
と同じにすれば、Ｉ／Ｏ線対のレイアウト幅を１／２に
することができる。したがって、２層目のアルミ配線パ
ターン（２Ａｌ）を他の配線（たとえばワード線２２１
〜２２３，…）に使用することも可能になる。 ［実施例６］図１２はこの発明の第６実施例によるＳＲ
ＡＭの構成を示す一部省略した回路ブロック図である。

【０１１６】図１２を参照して、このＳＲＡＭが図１１
のＳＲＡＭと異なる点は、ビット線対２１１〜２１５，
…が対応するＩ／Ｏ線対２６１〜２６７，…により近い
方の端部のビット線周辺回路２０２，２０３に接続され
ている点である。たとえば、ビット線対２１１〜２１３
はそれぞれＩ／Ｏ線対２６１〜２６３によってビット線
周辺回路２０２に接続され、ビット線対２１４，２１５
はそれぞれＩ／Ｏ線対２６６，２６７によってビット線
周辺回路２０３に接続される。

【０１１７】次に、図１２のＳＲＡＭの動作について説
明する。たとえばメモリセル２３１について説明する
と、読出動作の場合メモリセル２３１はワード線２２１
によって活性化され、メモリセル２３１に保持されてい
るデータがビット線対２１１を介してＩ／Ｏ線対２６１
に伝達される。そして、ビット線周辺回路２０２を通っ
て次段の読出増幅回路へ伝達される。次にメモリセル２
４０について説明すると、読出動作の場合メモリセル２
４０はワード線２２１によって活性化され、メモリセル
２４０に保持されているデータがビット線対２１４を介
してＩ／Ｏ線対２６６に伝達される。そして、ビット線
周辺回路２０３を通って次段の読出増幅回路へ伝達され
る。書込動作の場合は、以上の流れの逆を考えればよ
い。

【０１１８】この実施例においても、図１１のＳＲＡＭ
と同様の効果が得られる。

【０１１９】

【発明の効果】以上のように、この発明にあっては、複
数のメモリセルアレイに対して１つの冗長メモリセルア
レイを設けたので、メモリセルアレイごとに冗長メモリ
セルアレイを設けた場合に比べ、冗長ビット線の数のわ
りに高い歩留りを得ることができ、また、レイアウトの
簡単化を図ることができる。また、歩留り予測に応じて
冗長ビット線の数を変更する場合でも、１つの冗長メモ
リセルアレイの近傍のレイアウトのみを見直せばよいの
で、冗長ビット線の数を容易に変更できる。

【０１２０】また、複数の信号入出力線を複数のメモリ
セルアレイのビット線と交差して設け、この信号入出力
線を複数のメモリセルアレイで共用する構成としたの
で、信号入出力線のレイアウト面積を最小限にすること
ができる。また、信号入出力線の配線長を最短にするこ
とができ、信号の遅延を防止できる。

【０１２１】また、第１の切換手段は、対応するビット
線が正常であるか不良であるかをプログラムするための
ヒューズを含むこととすれば、各ビット線が正常である
か不良であるかを容易かつ確実に設定できる。

【０１２２】また、第１の切換手段は、第１の切換信号
を対応する信号入出力線に出力させるための第１の接続
手段を含み、第２の切換手段は、信号入出力線を介して
与えられた第１の切換信号に応じて第２の切換信号を出
力する信号発生手段と、第２の切換信号に応じて対応す
る冗長ビット線を信号入出力線に接続するための第２の
接続手段と、第２の切換信号に応じて信号入出力線を信
号発生手段側と第２の接続手段側とに切離すための第３
の接続手段とを含むこととすれば、第１および第２の切
換手段を容易に構成できる。また、第１の切換信号を伝
達させるための配線を別途設ける必要がない。

【０１２３】また、第１の切換信号を伝達させるための
信号伝達線を設ければ、第１の切換信号を第１の切換手
段から第２の切換手段へ容易に伝達させることができ
る。また、第１および第２の切換手段の回路構成を簡単
化できる。

【０１２４】また、この発明の第２の半導体記憶装置に
あっては、ビット線周辺回路をメモリセルアレイの両側
の端部に分散して配置したので、ビット線周辺回路をメ
モリセルアレイの片側の端部にのみ配置していた従来に
比べ、信号入出力線のピッチを２倍に大きくすることが
でき、また、ビット線周辺回路のレイアウトの簡単化を
図ることができる。

【０１２５】また、信号入出力線のピッチを従来と同じ
にすれば、信号入出力線のレイアウト幅を従来の１／２
にすることができ、余った部分を他の配線に使用するこ
とができる。

【０１２６】また、隣接する２つのビット線を互いに反
対側の端部のビット線周辺回路に接続すれば、信号入出
力線のピッチを２倍に大きくすることができる。

【０１２７】また、各ビット線を近い方の端部のビット
線周辺回路に接続しても同様である。

【図面の簡単な説明】

【図１】 この発明の第１実施例によるＳＲＡＭの構成
を示す一部省略した回路ブロック図である。

【図２】 図１で示したＳＲＡＭの具体的な構成を示す
一部省略した回路ブロック図である。

【図３】 図１で示したＳＲＡＭの改良例を示す一部省
略した回路ブロック図である。

【図４】 図１で示したＳＲＡＭの他の改良例を示す一
部省略した回路ブロック図である。

【図５】 図１で示したＳＲＡＭのさらに他の改良例を
示す一部省略した回路ブロック図である。

【図６】 この発明の第２実施例によるＳＲＡＭの構成
を示す一部省略した回路ブロック図である。

【図７】 図６で示したＳＲＡＭの具体的な構成を示す
一部省略した回路ブロック図である。

【図８】 図６で示したＳＲＡＭの改良例を示す一部省
略した回路ブロック図である。

【図９】 この発明の第３実施例によるＳＲＡＭの具体
的な構成を示す一部省略した回路ブロック図である。

【図１０】 この発明の第４実施例によるＳＲＡＭの構
成を示す一部省略した回路ブロック図である。

【図１１】 この発明の第５実施例によるＳＲＡＭの構
成を示す一部省略した回路ブロック図である。

【図１２】 この発明の第６実施例によるＳＲＡＭの構
成を示す一部省略した回路ブロック図である。

【図１３】 従来のＳＲＡＭの構成を示す一部省略した
回路ブロック図である。

【図１４】 従来の他のＳＲＡＭの構成を示す一部省略
した回路ブロック図である。

【図１５】 従来のさらに他のＳＲＡＭの構成を示す一
部省略した回路ブロック図である。

【図１６】 従来のさらに他のＳＲＡＭの構成を示す一
部省略した回路ブロック図である。

【符号の説明】

１，１４２，１６２ メモリセル領域、２，８，１５
ローカルデコーダ領域、３，９，１４３，１４８，１６
３，１６８ メモリセルアレイブロック、４．ｎ，１４
４．ｎ，１６４．ｎ，２１１〜２１５ ビット線対、
６．ｎ，１１．ｎ，７１．ｎ，７３．ｎ，１４６．ｎ，
１６６．ｎ 通常カラム選択回路、７，１２，１４７，
１６７ ブロック選択線、１４．ｎ，７５．ｎ Ｉ／Ｏ
線切換回路、１６，２８，１３０ 冗長メモリセルアレ
イブロック、１７．ｎ，２９．ｎ，３０．ｎ，１３１．
ｎ 冗長ビット線対、１９．ｎ，２７．ｎ，７７．ｎ，
１４１．ｎ，１６１．ｎ 通常カラム／冗長カラム切換
回路、２１．ｎ，１５０．ｎ，１７０．ｎ 読出／書込
回路、２２．ｎ，１５１．ｎ，１７１．ｎ データ線
対、２３．ｎ，２４．ｎ，１５２．ｎ，１７２．ｎ，２
５１〜２５６，２６１〜２６７ Ｉ／Ｏ線対、２５．
ｎ，７８．ｎ，７９．ｎ，１５３．ｎ，１７３．ｎ信号
伝達線、３１〜３３，２３１〜２４６ メモリセル、３
４．ｎ，６４．ｎ，２２１〜２２３ ワード線、４５，
８７，１１８ プログラムヒューズ、６１〜６３ 冗長
メモリセル、８３，８４，１１３，１１４ Ｎチャネル
ＭＯＳトランジスタ（第１の接続手段）、９５，９６
ＮチャネルＭＯＳトランジスタ（第３の接続手段）、９
７ ＮＯＲゲート回路（信号発生手段）、９９，１００
ＮチャネルＭＯＳトランジスタ（第２の接続手段）、
２００，２０２，２０３ ビット線周辺回路、２０１
ロウデコーダ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれが複数のビット線と、前記ビッ
   ト線と交差して配置された複数のワード線と、前記ビッ
   ト線と前記ワード線の各交点に配置されたメモリセルと
   を含む複数のメモリセルアレイ、 前記複数のビット線のうちの不良なビット線と置換する
   ための複数の冗長ビット線と、前記冗長ビット線と交差
   して配置された複数のワード線と、前記冗長ビット線と
   前記ワード線の各交点に配置された冗長メモリセルとを
   含む冗長メモリセルアレイ、 前記複数のメモリセルアレイのビット線と交差して配置
   され、かつそれぞれが各メモリセルアレイの複数のビッ
   ト線のうちのいずれか１つのビット線と、前記冗長メモ
   リセルアレイの複数の冗長ビット線のうちのいずれか１
   つの冗長ビット線とに対応して設けられた複数の信号入
   出力線、 各メモリセルアレイの各ビット線に対応して設けられ、
   そのメモリセルアレイが選択されかつそのビット線が正
   常であることに応じてそのビット線を対応する信号入出
   力線に接続し、そのメモリセルアレイが選択されかつそ
   のビット線が不良であることに応じてそのビット線を対
   応する冗長ビット線と置換するための第１の切換信号を
   出力する第１の切換手段、および各信号入出力線に対応
   して設けられ、前記第１の切換手段から出力された切換
   信号に応じて対応する冗長ビット線をその信号入出力線
   に接続する第２の切換手段を備えたことを特徴とする、
   半導体記憶装置。
2. 【請求項２】 前記第１の切換手段は、対応するビット
   線が正常であるか不良であるかをプログラムするための
   ヒューズを含むことを特徴とする、請求項１に記載の半
   導体記憶装置。
3. 【請求項３】 前記第１の切換手段は、前記第１の切換
   信号を対応する信号入出力線に出力させるための第１の
   接続手段を含み、 前記第２の切換手段は、前記信号入出力線を介して与え
   られた前記第１の切換信号に応じて第２の切換信号を出
   力する信号発生手段と、前記第２の切換信号に応じて対
   応する冗長ビット線を前記信号入出力線に接続するため
   の第２の接続手段と、前記第２の切換信号に応じて前記
   信号入出力線を前記信号発生手段側と前記第２の接続手
   段側とに切離すための第３の接続手段とを含むことを特
   徴とする、請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 さらに前記第１の切換手段から出力され
   た第１の切換信号を前記第２の切換手段に与えるための
   信号伝達線を備えたことを特徴とする、請求項１または
   ２に記載の半導体記憶装置。
5. 【請求項５】 複数のビット線と、前記ビット線と交差
   して配置された複数のワード線と、前記ビット線と前記
   ワード線の各交点に配置されたメモリセルとを含むメモ
   リセルアレイ、 前記メモリセルアレイの前記ビット線の両側の端部に分
   散して配置され、かつそれぞれが前記ビット線に対応し
   て設けられた複数のビット線周辺回路、および前記ビッ
   ト線と交差して配置され、かつそれぞれが対応するビッ
   ト線とビット線周辺回路に接続された複数の信号入出力
   線を備えたことを特徴とする、半導体記憶装置。
6. 【請求項６】 隣接する２つのビット線は、それぞれ対
   応する信号入出力線を介して前記メモリセルアレイの互
   いに反対側の端部のビット線周辺回路に接続されている
   ことを特徴とする、請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記複数のビット線が、それぞれ対応す
   る信号入出力線を介して前記メモリセルアレイの近い方
   の端部のビット線周辺回路に接続されていることを特徴
   とする、請求項５に記載の半導体記憶装置。