JPH07326198A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07326198A JPH07326198A JP6118016A JP11801694A JPH07326198A JP H07326198 A JPH07326198 A JP H07326198A JP 6118016 A JP6118016 A JP 6118016A JP 11801694 A JP11801694 A JP 11801694A JP H07326198 A JPH07326198 A JP H07326198A
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Abstract
(57)【要約】
【目的】 一の方法による冗長関連の回路部分に不良が
発生した場合にも、他の方法による冗長関連の回路部分
を使用して、製造工程における歩留りの更なる向上を図
り得る半導体記憶装置を提供する。 【構成】 メモリセルアレイ１と、メモリセルアレイ１
中の部分と置換可能な冗長セルアレイ３とを備える半導
体記憶装置であって、冗長セルアレイ３がメモリセルア
レイ１中で置換すべき部分の位置情報を、一の方法によ
って保持する第１不良セル位置情報記憶手段５と、冗長
セルアレイ３がメモリセルアレイ１中で置換すべき部分
の位置情報を、他の方法によって保持する第２不良セル
位置情報記憶手段７と、第１不良セル位置情報記憶手段
５または第２不良セル位置情報記憶手段７の何れかを選
択する冗長選択手段９とを有して構成する。
発生した場合にも、他の方法による冗長関連の回路部分
を使用して、製造工程における歩留りの更なる向上を図
り得る半導体記憶装置を提供する。 【構成】 メモリセルアレイ１と、メモリセルアレイ１
中の部分と置換可能な冗長セルアレイ３とを備える半導
体記憶装置であって、冗長セルアレイ３がメモリセルア
レイ１中で置換すべき部分の位置情報を、一の方法によ
って保持する第１不良セル位置情報記憶手段５と、冗長
セルアレイ３がメモリセルアレイ１中で置換すべき部分
の位置情報を、他の方法によって保持する第２不良セル
位置情報記憶手段７と、第１不良セル位置情報記憶手段
５または第２不良セル位置情報記憶手段７の何れかを選
択する冗長選択手段９とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は冗長回路を備えた半導体
記憶装置に係り、特に、一の方法による冗長関連の回路
部分に不良が発生した場合にも、他の方法による冗長関
連の回路部分を使用して、製造工程における歩留りを更
に向上させた半導体記憶装置に関する。
記憶装置に係り、特に、一の方法による冗長関連の回路
部分に不良が発生した場合にも、他の方法による冗長関
連の回路部分を使用して、製造工程における歩留りを更
に向上させた半導体記憶装置に関する。
【０００２】近年の半導体記憶装置の高集積化（微細
化、大容量化）に伴い、半導体記憶装置の製造工程にお
ける不良セルの発生率も増加する。かかる欠陥の存在に
より多くの良品部分が存在するにも関わらず、チップ全
体が不良品とされ歩留りの低下を招来することとなる。
化、大容量化）に伴い、半導体記憶装置の製造工程にお
ける不良セルの発生率も増加する。かかる欠陥の存在に
より多くの良品部分が存在するにも関わらず、チップ全
体が不良品とされ歩留りの低下を招来することとなる。
【０００３】そこで、予めチップ上に必要以上のメモリ
セルを具備しておき、製造工程終了後にテストを行っ
て、少数ビットの不良セルを良好な他のメモリセルに置
き換える、いわゆる冗長回路技術が開発されている。
セルを具備しておき、製造工程終了後にテストを行っ
て、少数ビットの不良セルを良好な他のメモリセルに置
き換える、いわゆる冗長回路技術が開発されている。
【０００４】この冗長回路技術は、半導体記憶装置の製
造工程における歩留りの向上に大きく寄与し、半導体記
憶装置の低価格化にも貢献している。
造工程における歩留りの向上に大きく寄与し、半導体記
憶装置の低価格化にも貢献している。
【０００５】
【従来の技術】冗長回路は、例えば、半導体記憶装置の
メモリセルのうち、ウェーハプロービング試験時に検出
された不良セルのアドレスを不良セルアドレスメモリに
プログラミングしておき、不良セルがアクセスされた時
に、不良セルアドレスメモリのプログラミングデータに
基づいて、当該不良セルを冗長メモリセルに置き換える
ことによりアクセス可能としてチップを救済するもので
ある。
メモリセルのうち、ウェーハプロービング試験時に検出
された不良セルのアドレスを不良セルアドレスメモリに
プログラミングしておき、不良セルがアクセスされた時
に、不良セルアドレスメモリのプログラミングデータに
基づいて、当該不良セルを冗長メモリセルに置き換える
ことによりアクセス可能としてチップを救済するもので
ある。
【０００６】プログラミング手段としては、大別して、
多結晶Ｓｉ等からなるヒューズ素子をレーザ光照射で切
断する方法（以下、レーザ冗長という）や過大電流によ
って焼き切る方法（以下、電気冗長という）等がある。
多結晶Ｓｉ等からなるヒューズ素子をレーザ光照射で切
断する方法（以下、レーザ冗長という）や過大電流によ
って焼き切る方法（以下、電気冗長という）等がある。
【０００７】レーザ冗長では、一次試験（ウェーハプロ
ービング試験）において不良セルのアドレスを確認した
後、レーザを用いて不良セルアドレスメモリのヒューズ
素子を切断し、再び一次試験に戻るといった工程が必要
となり、工数がかかるという欠点があるが、信頼性が高
いという長所もある。
ービング試験）において不良セルのアドレスを確認した
後、レーザを用いて不良セルアドレスメモリのヒューズ
素子を切断し、再び一次試験に戻るといった工程が必要
となり、工数がかかるという欠点があるが、信頼性が高
いという長所もある。
【０００８】一方、電気冗長では、一次試験中に不良セ
ルのアドレスを確認し、そのまま過大電流によって不良
セルアドレスメモリのヒューズ素子を溶断すればよく、
レーザ冗長に比較して工数が少ないという長所がある
が、意図しない過大電流によってもヒューズ素子が溶断
してしまう等、信頼性が低いという欠点もある。
ルのアドレスを確認し、そのまま過大電流によって不良
セルアドレスメモリのヒューズ素子を溶断すればよく、
レーザ冗長に比較して工数が少ないという長所がある
が、意図しない過大電流によってもヒューズ素子が溶断
してしまう等、信頼性が低いという欠点もある。
【０００９】
【発明が解決しようとする課題】従って、従来の半導体
記憶装置では、レーザ冗長または電気冗長の何れかのプ
ログラミング手段によって冗長回路技術を実現してお
り、冗長関連の回路部分（冗長回路、ヒューズ素子等）
に不良が発生した場合には、冗長メモリセルによる置き
換えを行うことができず、半導体記憶装置の製造工程に
おける歩留りが低下するという問題があった。
記憶装置では、レーザ冗長または電気冗長の何れかのプ
ログラミング手段によって冗長回路技術を実現してお
り、冗長関連の回路部分（冗長回路、ヒューズ素子等）
に不良が発生した場合には、冗長メモリセルによる置き
換えを行うことができず、半導体記憶装置の製造工程に
おける歩留りが低下するという問題があった。
【００１０】本発明は、上記問題点を解決するもので、
その目的は、一の方法による冗長関連の回路部分（冗長
回路、ヒューズ素子等）に不良が発生した場合にも、他
の方法による冗長関連の回路部分を使用して、製造工程
における歩留りの更なる向上を図り得る半導体記憶装置
を提供することである。
その目的は、一の方法による冗長関連の回路部分（冗長
回路、ヒューズ素子等）に不良が発生した場合にも、他
の方法による冗長関連の回路部分を使用して、製造工程
における歩留りの更なる向上を図り得る半導体記憶装置
を提供することである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴の半導体記憶装置は、図１に示
す如く、メモリセルアレイ１と、前記メモリセルアレイ
１中の部分と置換可能な冗長セルアレイ３とを備える半
導体記憶装置であって、前記冗長セルアレイ３が前記メ
モリセルアレイ１中で置換すべき部分の位置情報を、一
の方法によって保持する第１不良セル位置情報記憶手段
５と、前記冗長セルアレイ３が前記メモリセルアレイ１
中で置換すべき部分の位置情報を、他の方法によって保
持する第２不良セル位置情報記憶手段７と、前記第１不
良セル位置情報記憶手段５または前記第２不良セル位置
情報記憶手段７の何れかを選択する冗長選択手段９とを
有して構成する。
に、本発明の第１の特徴の半導体記憶装置は、図１に示
す如く、メモリセルアレイ１と、前記メモリセルアレイ
１中の部分と置換可能な冗長セルアレイ３とを備える半
導体記憶装置であって、前記冗長セルアレイ３が前記メ
モリセルアレイ１中で置換すべき部分の位置情報を、一
の方法によって保持する第１不良セル位置情報記憶手段
５と、前記冗長セルアレイ３が前記メモリセルアレイ１
中で置換すべき部分の位置情報を、他の方法によって保
持する第２不良セル位置情報記憶手段７と、前記第１不
良セル位置情報記憶手段５または前記第２不良セル位置
情報記憶手段７の何れかを選択する冗長選択手段９とを
有して構成する。
【００１２】また、本発明の第２の特徴の半導体記憶装
置は、請求項１に記載の半導体記憶装置において、前記
冗長選択手段９は、前記第１不良セル位置情報記憶手段
５または前記第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す情報を保持する。
置は、請求項１に記載の半導体記憶装置において、前記
冗長選択手段９は、前記第１不良セル位置情報記憶手段
５または前記第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す情報を保持する。
【００１３】また、本発明の第３の特徴の半導体記憶装
置は、請求項１に記載の半導体記憶装置において、前記
冗長選択手段９は、前記第１不良セル位置情報記憶手段
５または前記第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す外部信号に基づき選択する。
置は、請求項１に記載の半導体記憶装置において、前記
冗長選択手段９は、前記第１不良セル位置情報記憶手段
５または前記第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す外部信号に基づき選択する。
【００１４】更に、本発明の第４の特徴の半導体記憶装
置は、請求項１、２、または３に記載の半導体記憶装置
において、前記一の方法または他の方法は、ヒューズ素
子をレーザにより切断する方法、抵抗素子をレーザによ
り低抵抗化する方法、或いは、ヒューズ素子を過大電気
量により溶断する方法である。
置は、請求項１、２、または３に記載の半導体記憶装置
において、前記一の方法または他の方法は、ヒューズ素
子をレーザにより切断する方法、抵抗素子をレーザによ
り低抵抗化する方法、或いは、ヒューズ素子を過大電気
量により溶断する方法である。
【００１５】
【作用】本発明の特徴の半導体記憶装置では、図１に示
す如く、例えば、メモリセルアレイ１中の一部セルに不
良セルがある場合には、冗長選択手段９で第１不良セル
位置情報記憶手段５を選択して、第１不良セル位置情報
記憶手段５に対して、一の方法によって、冗長セルアレ
イ３が置換すべきメモリセルアレイ１中の不良セルの位
置情報（アドレス）を保持させて、不良セルを良好な他
のメモリセルに置き換えて歩留りの向上を図る。
す如く、例えば、メモリセルアレイ１中の一部セルに不
良セルがある場合には、冗長選択手段９で第１不良セル
位置情報記憶手段５を選択して、第１不良セル位置情報
記憶手段５に対して、一の方法によって、冗長セルアレ
イ３が置換すべきメモリセルアレイ１中の不良セルの位
置情報（アドレス）を保持させて、不良セルを良好な他
のメモリセルに置き換えて歩留りの向上を図る。
【００１６】更に、一の方法による冗長回路部分、即ち
第１不良セル位置情報記憶手段５等に不良が発生した場
合には、冗長選択手段９で第２不良セル位置情報記憶手
段７を選択して、第２不良セル位置情報記憶手段７に対
して、他の方法によって、冗長セルアレイ３が置換すべ
きメモリセルアレイ１中の不良セルの位置情報（アドレ
ス）を保持させるようにしている。
第１不良セル位置情報記憶手段５等に不良が発生した場
合には、冗長選択手段９で第２不良セル位置情報記憶手
段７を選択して、第２不良セル位置情報記憶手段７に対
して、他の方法によって、冗長セルアレイ３が置換すべ
きメモリセルアレイ１中の不良セルの位置情報（アドレ
ス）を保持させるようにしている。
【００１７】このように、複数種の方法による冗長回路
を備えることにより、一の方法による冗長関連の回路部
分（冗長回路、ヒューズ素子等）に不良が発生した場合
にも、他の方法による冗長関連の回路部分を使用して、
更に製造工程における歩留りの向上を図ることができ
る。
を備えることにより、一の方法による冗長関連の回路部
分（冗長回路、ヒューズ素子等）に不良が発生した場合
にも、他の方法による冗長関連の回路部分を使用して、
更に製造工程における歩留りの向上を図ることができ
る。
【００１８】特に、本発明の第２の特徴の半導体記憶装
置では、冗長選択手段９に、第１不良セル位置情報記憶
手段５または第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す情報を保持する記憶手段を備えて構
成して、該記憶手段に基づき選択するようにしている。
置では、冗長選択手段９に、第１不良セル位置情報記憶
手段５または第２不良セル位置情報記憶手段７の何れを
選択すべきかを示す情報を保持する記憶手段を備えて構
成して、該記憶手段に基づき選択するようにしている。
【００１９】また本発明の第３の特徴の半導体記憶装置
では、冗長選択手段９に、第１不良セル位置情報記憶手
段５または第２不良セル位置情報記憶手段７の何れを選
択すべきかを示す外部信号を入力する端子を備えて構成
し、該外部信号に基づき選択するようにしている。
では、冗長選択手段９に、第１不良セル位置情報記憶手
段５または第２不良セル位置情報記憶手段７の何れを選
択すべきかを示す外部信号を入力する端子を備えて構成
し、該外部信号に基づき選択するようにしている。
【００２０】尚、本発明の第１不良セル位置情報記憶手
段５または第２不良セル位置情報記憶手段７において、
位置情報を保持する方法は特定されないが、例えば、ヒ
ューズ素子をレーザにより切断する方法、抵抗素子をレ
ーザにより低抵抗化する方法、或いは、ヒューズ素子を
過大電気量により溶断する方法等がある。
段５または第２不良セル位置情報記憶手段７において、
位置情報を保持する方法は特定されないが、例えば、ヒ
ューズ素子をレーザにより切断する方法、抵抗素子をレ
ーザにより低抵抗化する方法、或いは、ヒューズ素子を
過大電気量により溶断する方法等がある。
【００２１】例えば、ヒューズ素子をレーザにより切断
するレーザ冗長と、ヒューズ素子を過大電気量により溶
断する電気冗長とを具備して構成した場合には、比較的
信頼性の低い電気冗長を信頼性の高いレーザ冗長でバッ
クアップすることが可能となり、製造工程における歩留
りを更に向上させることができる。
するレーザ冗長と、ヒューズ素子を過大電気量により溶
断する電気冗長とを具備して構成した場合には、比較的
信頼性の低い電気冗長を信頼性の高いレーザ冗長でバッ
クアップすることが可能となり、製造工程における歩留
りを更に向上させることができる。
【００２２】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図１に本発明の第１実施例に係る半導体記憶装置の構成
図を示す。本実施例の半導体記憶装置はスタティックＲ
ＡＭ（ＳＲＡＭ）である。
説明する。第１実施例 図１に本発明の第１実施例に係る半導体記憶装置の構成
図を示す。本実施例の半導体記憶装置はスタティックＲ
ＡＭ（ＳＲＡＭ）である。
【００２３】同図において、本実施例の半導体記憶装置
は、基本的な構成要素として、メモリセルアレイ１、行
アドレスバッファ１１、列アドレスバッファ１２、行デ
コーダ１３、列デコーダ１４、センスアンプ１５、及び
入出力バッファ１６を具備している。
は、基本的な構成要素として、メモリセルアレイ１、行
アドレスバッファ１１、列アドレスバッファ１２、行デ
コーダ１３、列デコーダ１４、センスアンプ１５、及び
入出力バッファ１６を具備している。
【００２４】また冗長回路（図１において破線で囲った
部分）として、冗長セルアレイ３、センスアンプ２１、
第１不良セルアドレスメモリ５、第２不良セルアドレス
メモリ７、冗長選択回路９、アドレス比較回路２２、及
びデータ切換回路２３を具備している。
部分）として、冗長セルアレイ３、センスアンプ２１、
第１不良セルアドレスメモリ５、第２不良セルアドレス
メモリ７、冗長選択回路９、アドレス比較回路２２、及
びデータ切換回路２３を具備している。
【００２５】冗長セルアレイ３はメモリセルアレイ１中
の不良セルを置換すべく付加されたものである。第１不
良セルアドレスメモリ５は、冗長セルアレイ３がメモリ
セルアレイ１中で置換すべき不良セルのアドレスを、一
の方法によって保持する。ここでは、ヒューズ素子をレ
ーザにより切断するレーザ冗長によって、不良セルアド
レスが記憶されるものとする。
の不良セルを置換すべく付加されたものである。第１不
良セルアドレスメモリ５は、冗長セルアレイ３がメモリ
セルアレイ１中で置換すべき不良セルのアドレスを、一
の方法によって保持する。ここでは、ヒューズ素子をレ
ーザにより切断するレーザ冗長によって、不良セルアド
レスが記憶されるものとする。
【００２６】第２不良セルアドレスメモリ７は、冗長セ
ルアレイ３がメモリセルアレイ１中で置換すべき不良セ
ルのアドレスを、他の方法によって保持する。ここで
は、ヒューズ素子を過大電流により溶断する電気冗長に
よって、不良セルアドレスが記憶されるものとする。
ルアレイ３がメモリセルアレイ１中で置換すべき不良セ
ルのアドレスを、他の方法によって保持する。ここで
は、ヒューズ素子を過大電流により溶断する電気冗長に
よって、不良セルアドレスが記憶されるものとする。
【００２７】冗長選択回路９は、第１不良セルアドレス
メモリ５または第２不良セルアドレスメモリ７の何れか
を選択する選択信号ＲＳを生成する。アドレス比較回路
２２は、行アドレスバッファ１２からの列アドレスＡｒ
と、選択信号ＲＳに基づいて選択される第１不良セルア
ドレスメモリ５または第２不良セルアドレスメモリ７か
らの不良セルアドレスＦＡ１またはＦＡ２の１つとが一
致した場合に、一致信号ＡＣＣをアクティブにする。
メモリ５または第２不良セルアドレスメモリ７の何れか
を選択する選択信号ＲＳを生成する。アドレス比較回路
２２は、行アドレスバッファ１２からの列アドレスＡｒ
と、選択信号ＲＳに基づいて選択される第１不良セルア
ドレスメモリ５または第２不良セルアドレスメモリ７か
らの不良セルアドレスＦＡ１またはＦＡ２の１つとが一
致した場合に、一致信号ＡＣＣをアクティブにする。
【００２８】データ切換回路２３は、一致信号ＡＣＣが
アクティブの時に、メモリセルアレイ１に対してではな
く、冗長セルアレイ３に対するアクセス経路を有効にす
る。ここで、冗長選択回路９の具体的な回路を２例提示
しておく。
アクティブの時に、メモリセルアレイ１に対してではな
く、冗長セルアレイ３に対するアクセス経路を有効にす
る。ここで、冗長選択回路９の具体的な回路を２例提示
しておく。
【００２９】図２は、冗長選択回路９の第１具体例の回
路図である。本具体例は、第１不良セルアドレスメモリ
５または第２不良セルアドレスメモリ７の何れを選択す
べきかを示す情報をヒューズＦ１及びＦ２により保持
し、ヒューズＦ１及びＦ２の状態（接続／切断）に基づ
き選択信号ＲＳを生成している。
路図である。本具体例は、第１不良セルアドレスメモリ
５または第２不良セルアドレスメモリ７の何れを選択す
べきかを示す情報をヒューズＦ１及びＦ２により保持
し、ヒューズＦ１及びＦ２の状態（接続／切断）に基づ
き選択信号ＲＳを生成している。
【００３０】つまり、図２において、ＣＥ，ＣＥ＃はチ
ップイネーブル信号であり、回路はトランジスタＱ１〜
Ｑ１５、及びヒューズＦ１，Ｆ２により構成されてい
る。またＶCC，ＶSSは電源である。尚、記号＃付きの信
号は当該信号が負論理信号であることを示す。
ップイネーブル信号であり、回路はトランジスタＱ１〜
Ｑ１５、及びヒューズＦ１，Ｆ２により構成されてい
る。またＶCC，ＶSSは電源である。尚、記号＃付きの信
号は当該信号が負論理信号であることを示す。
【００３１】チップイネーブル信号がＣＥ＝“Ｈ”レベ
ル，ＣＥ＃＝“Ｌ”レベルで与えられている（当該ＳＲ
ＡＭのチップが選択されている）とする。２本のヒュー
ズＦ１，Ｆ２を切断した場合、選択信号ＲＳは“Ｌ”レ
ベルに、また、ヒューズＦ１，Ｆ２を切断しないでいる
と、選択信号ＲＳは“Ｈ”レベルになる。
ル，ＣＥ＃＝“Ｌ”レベルで与えられている（当該ＳＲ
ＡＭのチップが選択されている）とする。２本のヒュー
ズＦ１，Ｆ２を切断した場合、選択信号ＲＳは“Ｌ”レ
ベルに、また、ヒューズＦ１，Ｆ２を切断しないでいる
と、選択信号ＲＳは“Ｈ”レベルになる。
【００３２】ここに、トランジスタＱ７，Ｑ８，Ｑ１０
〜Ｑ１５はＴＴＬの電圧レベルを電源ＶCC−ＶSSの範囲
に安定してフル振幅させるための回路であり、またトラ
ンジスタＱ３，Ｑ４，Ｑ６，及びＱ９は、チップイネー
ブル信号ＣＥ，ＣＥ＃による貫通電流を防止するための
ものである。
〜Ｑ１５はＴＴＬの電圧レベルを電源ＶCC−ＶSSの範囲
に安定してフル振幅させるための回路であり、またトラ
ンジスタＱ３，Ｑ４，Ｑ６，及びＱ９は、チップイネー
ブル信号ＣＥ，ＣＥ＃による貫通電流を防止するための
ものである。
【００３３】また図３は、冗長選択回路９の第２具体例
の回路図である。本具体例は、第１不良セルアドレスメ
モリ５または第２不良セルアドレスメモリ７の何れを選
択すべきかを示す情報を外部信号（指定信号）ＤＲを入
力し、指定信号ＤＲに基づき選択信号ＲＳを生成してい
る。
の回路図である。本具体例は、第１不良セルアドレスメ
モリ５または第２不良セルアドレスメモリ７の何れを選
択すべきかを示す情報を外部信号（指定信号）ＤＲを入
力し、指定信号ＤＲに基づき選択信号ＲＳを生成してい
る。
【００３４】同図において、冗長選択回路９はトランジ
スタＱ２１〜Ｑ２９から構成され、トランジスタＱ２２
〜Ｑ２９により、指定信号ＤＲの（ＴＴＬ）電圧レベル
を電源ＶCC−ＶSSの範囲に安定してフル振幅させてい
る。
スタＱ２１〜Ｑ２９から構成され、トランジスタＱ２２
〜Ｑ２９により、指定信号ＤＲの（ＴＴＬ）電圧レベル
を電源ＶCC−ＶSSの範囲に安定してフル振幅させてい
る。
【００３５】本回路では、指定信号ＤＲ＝“Ｌ”レベル
の時、選択信号ＲＳは“Ｌ”レベルに、また指定信号Ｄ
Ｒ＝“Ｈ”レベルの時、選択信号ＲＳは“Ｈ”レベルに
なる。
の時、選択信号ＲＳは“Ｌ”レベルに、また指定信号Ｄ
Ｒ＝“Ｈ”レベルの時、選択信号ＲＳは“Ｈ”レベルに
なる。
【００３６】次に、本実施例の半導体記憶装置の動作を
説明する。先ず、通常時のメモリセルアレイ１に対する
アクセス動作を説明する。外部アドレスＡＤＤが行アド
レスバッファ１１及び列アドレスバッファ１２にそれぞ
れ与えられる。
説明する。先ず、通常時のメモリセルアレイ１に対する
アクセス動作を説明する。外部アドレスＡＤＤが行アド
レスバッファ１１及び列アドレスバッファ１２にそれぞ
れ与えられる。
【００３７】行アドレスバッファ１１及び列アドレスバ
ッファ１２においては、それぞれ外部アドレスデータＡ
ＤＤをＴＴＬレベルからＭＯＳレベルに増幅し、行アド
レスＡｃ及び列アドレスＡｒ（逆相である行アドレスＡ
ｃ＃及び列アドレスＡｒ＃を含む）を生成して行デコー
ダ１３及び列デコーダ１４に供給する。
ッファ１２においては、それぞれ外部アドレスデータＡ
ＤＤをＴＴＬレベルからＭＯＳレベルに増幅し、行アド
レスＡｃ及び列アドレスＡｒ（逆相である行アドレスＡ
ｃ＃及び列アドレスＡｒ＃を含む）を生成して行デコー
ダ１３及び列デコーダ１４に供給する。
【００３８】行デコーダ１３及び列デコーダ１４では、
各アドレス信号を解読し、指定されるワード線ＷＬ及び
ビット線ＢＬを選択する。このようにして、選択された
ワード線ＷＬとビット線ＢＬとの交点のメモリセルＭＣ
が特定されて、読み出し動作が実行される。尚、書き込
み動作は基本的には上記と同様であるが、書き込みデー
タＤＡＴが入出力バッファ１６、データ切換回路２３、
列デコーダ１４、及びセンスアンプ１５の経路を介して
流れることとなる。
各アドレス信号を解読し、指定されるワード線ＷＬ及び
ビット線ＢＬを選択する。このようにして、選択された
ワード線ＷＬとビット線ＢＬとの交点のメモリセルＭＣ
が特定されて、読み出し動作が実行される。尚、書き込
み動作は基本的には上記と同様であるが、書き込みデー
タＤＡＴが入出力バッファ１６、データ切換回路２３、
列デコーダ１４、及びセンスアンプ１５の経路を介して
流れることとなる。
【００３９】次に、メモリセルアレイ１内に例えばビッ
ト線不良による不良セルが存在する場合、その不良セル
のアドレスはウェーハプロビング試験時に判明している
ので、予め、第１不良セルアドレスメモリ５または第２
不良セルアドレスメモリ７に記憶される。ここでは、第
１不良セルアドレスメモリ５にレーザ冗長によって不良
セルアドレスが記憶され、冗長選択回路９からの選択信
号ＲＳは“Ｌ”レベルで出力されているものとする。即
ち、図２の冗長選択回路９においてヒューズＦ１及びＦ
２は接続状態にあり、或いは図３の冗長選択回路９にお
いて指定信号ＤＲ＝“Ｌ”レベルである。
ト線不良による不良セルが存在する場合、その不良セル
のアドレスはウェーハプロビング試験時に判明している
ので、予め、第１不良セルアドレスメモリ５または第２
不良セルアドレスメモリ７に記憶される。ここでは、第
１不良セルアドレスメモリ５にレーザ冗長によって不良
セルアドレスが記憶され、冗長選択回路９からの選択信
号ＲＳは“Ｌ”レベルで出力されているものとする。即
ち、図２の冗長選択回路９においてヒューズＦ１及びＦ
２は接続状態にあり、或いは図３の冗長選択回路９にお
いて指定信号ＤＲ＝“Ｌ”レベルである。
【００４０】外部アドレスデータＡＤＤが不良セルに対
するものであった場合、第１不良セルアドレスメモリ５
からの不良セルアドレスＦＡ１（逆相である不良セルア
ドレスＦＡ１＃を含む）と列アドレスＡｒがアドレス比
較回路２２によって比較され、一致信号ＡＣＣがデータ
切換回路２３に出力される。
するものであった場合、第１不良セルアドレスメモリ５
からの不良セルアドレスＦＡ１（逆相である不良セルア
ドレスＦＡ１＃を含む）と列アドレスＡｒがアドレス比
較回路２２によって比較され、一致信号ＡＣＣがデータ
切換回路２３に出力される。
【００４１】一致信号ＡＣＣが出力されたことは、外部
アドレスＡＤＤによりアクセスされたメモリセルＭＣが
不良セルであることを意味するので、データ切換回路２
３は、列デコーダ１４からのデータではなく冗長用のセ
ンスアンプ２１を介した冗長セルアレイ３の冗長セルＲ
ＭＣからのデータに切り換える。
アドレスＡＤＤによりアクセスされたメモリセルＭＣが
不良セルであることを意味するので、データ切換回路２
３は、列デコーダ１４からのデータではなく冗長用のセ
ンスアンプ２１を介した冗長セルアレイ３の冗長セルＲ
ＭＣからのデータに切り換える。
【００４２】このようにして、不良セルのデータは冗長
セルＲＭＣ側のデータに置き換えられ、メモリセルアレ
イ１内に不良セルがあっても当該チップとしては外観上
良品として動作することとなる。尚、書き込みの場合も
上記と同様であり、先に示した経路を介したデータの流
れとなる。
セルＲＭＣ側のデータに置き換えられ、メモリセルアレ
イ１内に不良セルがあっても当該チップとしては外観上
良品として動作することとなる。尚、書き込みの場合も
上記と同様であり、先に示した経路を介したデータの流
れとなる。
【００４３】更に、一の方法による冗長関連の回路部分
（冗長回路、ヒューズ素子等）、即ち本例ではレーザ冗
長による第１不良セルアドレスメモリ５に不良が発生し
た場合には、第２不良セルアドレスメモリ７に電気冗長
によって不良セルアドレスを記憶し、不良セルに対する
アクセス時には上記と同様の動作を行う。
（冗長回路、ヒューズ素子等）、即ち本例ではレーザ冗
長による第１不良セルアドレスメモリ５に不良が発生し
た場合には、第２不良セルアドレスメモリ７に電気冗長
によって不良セルアドレスを記憶し、不良セルに対する
アクセス時には上記と同様の動作を行う。
【００４４】尚、この時、冗長選択回路９からの選択信
号ＲＳは“Ｈ”レベルで出力されており、図２の冗長選
択回路９においてヒューズＦ１及びＦ２は切断状態にあ
り、或いは、図３の冗長選択回路９において指定信号Ｄ
Ｒは“Ｈ”レベルである。またアドレス比較回路２２で
は、第２不良セルアドレスメモリ７からの不良セルアド
レスＦＡ２（逆相である不良セルアドレスＦＡ２＃を含
む）と列アドレスＡｒが比較されることとなる。
号ＲＳは“Ｈ”レベルで出力されており、図２の冗長選
択回路９においてヒューズＦ１及びＦ２は切断状態にあ
り、或いは、図３の冗長選択回路９において指定信号Ｄ
Ｒは“Ｈ”レベルである。またアドレス比較回路２２で
は、第２不良セルアドレスメモリ７からの不良セルアド
レスＦＡ２（逆相である不良セルアドレスＦＡ２＃を含
む）と列アドレスＡｒが比較されることとなる。
【００４５】以上のように本実施例の半導体記憶装置で
は、レーザ冗長及び電気冗長の複数種の方法による冗長
回路を備えることにより、一の方法による冗長関連の回
路部分に不良が発生した場合にも、他の方法による冗長
関連の回路部分を使用して、製造工程における歩留りを
更に向上させることができる。
は、レーザ冗長及び電気冗長の複数種の方法による冗長
回路を備えることにより、一の方法による冗長関連の回
路部分に不良が発生した場合にも、他の方法による冗長
関連の回路部分を使用して、製造工程における歩留りを
更に向上させることができる。
【００４６】尚、本実施例では不良セルアドレスのプロ
グラミング方法として、レーザ冗長ではヒューズ素子を
レーザにより切断する方法を示したが、これに限定され
ず抵抗素子をレーザにより低抵抗化する方法等であって
もよく、また電気冗長ではヒューズ素子を過大電流によ
り溶断する方法を示したが、過大電圧によって溶断する
方法等であってもよい。
グラミング方法として、レーザ冗長ではヒューズ素子を
レーザにより切断する方法を示したが、これに限定され
ず抵抗素子をレーザにより低抵抗化する方法等であって
もよく、また電気冗長ではヒューズ素子を過大電流によ
り溶断する方法を示したが、過大電圧によって溶断する
方法等であってもよい。
【００４７】また図１の構成は、ビット線不良による不
良セルを置換する冗長セルアレイ３を含んだ冗長回路の
構成となっているが、ワード線に対する不良セルを置換
する冗長セルアレイを含んだ冗長回路の構成、或いは双
方を備えた構成としてもよい。
良セルを置換する冗長セルアレイ３を含んだ冗長回路の
構成となっているが、ワード線に対する不良セルを置換
する冗長セルアレイを含んだ冗長回路の構成、或いは双
方を備えた構成としてもよい。
【００４８】更に本発明は、本実施例のＳＲＡＭに限ら
れず、ＤＲＡＭ、ＥＰＲＯＭ、マスクＲＯＭ等にも適用
できる。第２実施例 次に、図４に本発明の第２実施例に係る半導体記憶装置
の構成図を示す。本実施例の半導体記憶装置はマスクＲ
ＯＭである。
れず、ＤＲＡＭ、ＥＰＲＯＭ、マスクＲＯＭ等にも適用
できる。第２実施例 次に、図４に本発明の第２実施例に係る半導体記憶装置
の構成図を示す。本実施例の半導体記憶装置はマスクＲ
ＯＭである。
【００４９】同図において、本実施例の半導体記憶装置
は、マスクＲＯＭセルアレイ５１、冗長セルアレイ５
３、第１不良セルアドレスメモリ５５、第２不良セルア
ドレスメモリ５７、冗長選択回路５９、アドレスバッフ
ァ６１、出力選択部６３、冗長切り換え回路６５、補正
回路６７、及び出力バッファ６９を具備している。尚、
図４ではセルアレイ周辺のセンスアンプ、デコーダ等を
省略している。
は、マスクＲＯＭセルアレイ５１、冗長セルアレイ５
３、第１不良セルアドレスメモリ５５、第２不良セルア
ドレスメモリ５７、冗長選択回路５９、アドレスバッフ
ァ６１、出力選択部６３、冗長切り換え回路６５、補正
回路６７、及び出力バッファ６９を具備している。尚、
図４ではセルアレイ周辺のセンスアンプ、デコーダ等を
省略している。
【００５０】また、補正回路６７には例えばＥＣＣ（Er
ror Correcting Code ）回路が使用される。つまり、マ
スクＲＯＭセルアレイ５１から読み出されたデータと、
冗長セルアレイ５３からのデータはＥＣＣ回路により正
しいデータとして出力バッファ６９から出力される。
ror Correcting Code ）回路が使用される。つまり、マ
スクＲＯＭセルアレイ５１から読み出されたデータと、
冗長セルアレイ５３からのデータはＥＣＣ回路により正
しいデータとして出力バッファ６９から出力される。
【００５１】本実施例の半導体記憶装置はマスクＲＯＭ
であり、読み出しのみである点で第１実施例と異なる
が、第１不良セルアドレスメモリ５５は第１不良セルア
ドレスメモリ５に、第２不良セルアドレスメモリ５７は
第２不良セルアドレスメモリ７に、冗長選択回路５９は
冗長選択回路９に、出力選択部６３はアドレス比較回路
２２に、冗長切り換え回路６５はデータ切換回路２３
に、それぞれほぼ対応しており、基本的動作は第１実施
例と同様である。
であり、読み出しのみである点で第１実施例と異なる
が、第１不良セルアドレスメモリ５５は第１不良セルア
ドレスメモリ５に、第２不良セルアドレスメモリ５７は
第２不良セルアドレスメモリ７に、冗長選択回路５９は
冗長選択回路９に、出力選択部６３はアドレス比較回路
２２に、冗長切り換え回路６５はデータ切換回路２３
に、それぞれほぼ対応しており、基本的動作は第１実施
例と同様である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
例えばメモリセルアレイ中の一部セルに不良セルがある
場合には、冗長選択手段で第１不良セル位置情報記憶手
段を選択して、第１不良セル位置情報記憶手段に対し
て、一の方法によって、冗長セルアレイが置換すべきメ
モリセルアレイ中の不良セルの位置情報を保持させて、
不良セルを良好な他のメモリセルに置き換え、更に、一
の方法による冗長回路部分、即ち第１不良セル位置情報
記憶手段等に不良が発生した場合には、冗長選択手段で
第２不良セル位置情報記憶手段を選択して、第２不良セ
ル位置情報記憶手段に対して、他の方法によって、冗長
セルアレイが置換すべきメモリセルアレイ中の不良セル
の位置情報を保持させ、複数種の方法による冗長回路を
備えることとしたので、一の方法による冗長関連の回路
部分に不良が発生した場合にも、他の方法による冗長関
連の回路部分を使用して、製造工程における歩留りを更
に向上させ得る半導体記憶装置を提供することができ
る。
例えばメモリセルアレイ中の一部セルに不良セルがある
場合には、冗長選択手段で第１不良セル位置情報記憶手
段を選択して、第１不良セル位置情報記憶手段に対し
て、一の方法によって、冗長セルアレイが置換すべきメ
モリセルアレイ中の不良セルの位置情報を保持させて、
不良セルを良好な他のメモリセルに置き換え、更に、一
の方法による冗長回路部分、即ち第１不良セル位置情報
記憶手段等に不良が発生した場合には、冗長選択手段で
第２不良セル位置情報記憶手段を選択して、第２不良セ
ル位置情報記憶手段に対して、他の方法によって、冗長
セルアレイが置換すべきメモリセルアレイ中の不良セル
の位置情報を保持させ、複数種の方法による冗長回路を
備えることとしたので、一の方法による冗長関連の回路
部分に不良が発生した場合にも、他の方法による冗長関
連の回路部分を使用して、製造工程における歩留りを更
に向上させ得る半導体記憶装置を提供することができ
る。
【００５３】この半導体記憶装置の歩留り向上は、半導
体記憶装置の低価格化に寄与するところが大きい。
体記憶装置の低価格化に寄与するところが大きい。
【図１】本発明の第１実施例に係る半導体記憶装置（Ｓ
ＲＡＭ）の構成図である。
ＲＡＭ）の構成図である。
【図２】冗長選択回路の第１具体例の回路図である。
【図３】冗長選択回路の第２具体例の回路図である。
【図４】本発明の第２実施例に係る半導体記憶装置（マ
スクＲＯＭ）の構成図である。
スクＲＯＭ）の構成図である。
１…メモリセルアレイ ３…冗長セルアレイ ５…第１不良セルアドレスメモリ（第１不良セル位置情
報記憶手段） ７…第２不良セルアドレスメモリ（第２不良セル位置情
報記憶手段） ９…冗長選択回路（冗長選択手段） １１…行アドレスバッファ １２…列アドレスバッファ １３…行デコーダ １４…列デコーダ １５…センスアンプ １６…入出力バッファ ２１…センスアンプ ２２…アドレス比較回路 ２３…データ切換回路 ＢＬ…ビット線 ＷＬ…ワード線 ＭＣ…メモリセル ＲＭＣ…冗長セル ＡＤＤ…外部アドレス（データ） ＤＡＴ…データ Ａｃ…行アドレス Ａｒ…列アドレス ＦＡ１，ＦＡ２…不良セルアドレス ＲＳ…選択信号 Ａｃｃ…一致信号 Ｆ１，Ｆ２…ヒューズ Ｑ１〜Ｑ１５，Ｑ２１〜Ｑ２９…トランジスタ ＣＥ，ＣＥ＃…チップイネーブル信号 ＶCC，ＶSS…電源 ＤＲ…指定信号（外部信号） ５１…マスクＲＯＭセルアレイ ５３…冗長セルアレイ ５５…第１不良セルアドレスメモリ ５７…第２不良セルアドレスメモリ ５９…冗長選択回路 ６１…アドレスバッファ ６３…出力選択部 ６５…冗長切り換え回路 ６７…補正回路 ６９…出力バッファ
報記憶手段） ７…第２不良セルアドレスメモリ（第２不良セル位置情
報記憶手段） ９…冗長選択回路（冗長選択手段） １１…行アドレスバッファ １２…列アドレスバッファ １３…行デコーダ １４…列デコーダ １５…センスアンプ １６…入出力バッファ ２１…センスアンプ ２２…アドレス比較回路 ２３…データ切換回路 ＢＬ…ビット線 ＷＬ…ワード線 ＭＣ…メモリセル ＲＭＣ…冗長セル ＡＤＤ…外部アドレス（データ） ＤＡＴ…データ Ａｃ…行アドレス Ａｒ…列アドレス ＦＡ１，ＦＡ２…不良セルアドレス ＲＳ…選択信号 Ａｃｃ…一致信号 Ｆ１，Ｆ２…ヒューズ Ｑ１〜Ｑ１５，Ｑ２１〜Ｑ２９…トランジスタ ＣＥ，ＣＥ＃…チップイネーブル信号 ＶCC，ＶSS…電源 ＤＲ…指定信号（外部信号） ５１…マスクＲＯＭセルアレイ ５３…冗長セルアレイ ５５…第１不良セルアドレスメモリ ５７…第２不良セルアドレスメモリ ５９…冗長選択回路 ６１…アドレスバッファ ６３…出力選択部 ６５…冗長切り換え回路 ６７…補正回路 ６９…出力バッファ
Claims (4)
- 【請求項１】 メモリセルアレイ（１）と、前記メモリ
セルアレイ（１）中の部分と置換可能な冗長セルアレイ
（３）とを備える半導体記憶装置であって、 前記冗長セルアレイ（３）が前記メモリセルアレイ
（１）中で置換すべき部分の位置情報を、一の方法によ
って保持する第１不良セル位置情報記憶手段（５）と、 前記冗長セルアレイ（３）が前記メモリセルアレイ
（１）中で置換すべき部分の位置情報を、他の方法によ
って保持する第２不良セル位置情報記憶手段（７）と、 前記第１不良セル位置情報記憶手段（５）または前記第
２不良セル位置情報記憶手段（７）の何れかを選択する
冗長選択手段（９）とを有することを特徴とする半導体
記憶装置。 - 【請求項２】 前記冗長選択手段（９）は、前記第１不
良セル位置情報記憶手段（５）または前記第２不良セル
位置情報記憶手段（７）の何れを選択すべきかを示す情
報を保持することを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記冗長選択手段（９）は、前記第１不
良セル位置情報記憶手段（５）または前記第２不良セル
位置情報記憶手段（７）の何れを選択すべきかを示す外
部信号に基づき選択することを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記一の方法または他の方法は、ヒュー
ズ素子をレーザにより切断する方法、抵抗素子をレーザ
により低抵抗化する方法、或いは、ヒューズ素子を過大
電気量により溶断する方法であることを特徴とする請求
項１、２、または３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118016A JPH07326198A (ja) | 1994-05-31 | 1994-05-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6118016A JPH07326198A (ja) | 1994-05-31 | 1994-05-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326198A true JPH07326198A (ja) | 1995-12-12 |
Family
ID=14725978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6118016A Pending JPH07326198A (ja) | 1994-05-31 | 1994-05-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07326198A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388941B2 (en) | 2000-07-13 | 2002-05-14 | Hitachi, Ltd. | Semiconductor device |
-
1994
- 1994-05-31 JP JP6118016A patent/JPH07326198A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388941B2 (en) | 2000-07-13 | 2002-05-14 | Hitachi, Ltd. | Semiconductor device |
| US6563750B2 (en) | 2000-07-13 | 2003-05-13 | Hitachi, Ltd. | Semiconductor memory including a circuit for selecting redundant memory cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |