KR102266651B1 - 플래시 메모리의 프로그래밍 방법 - Google Patents

플래시 메모리의 프로그래밍 방법 Download PDF

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KR102266651B1
KR102266651B1 KR1020200147525A KR20200147525A KR102266651B1 KR 102266651 B1 KR102266651 B1 KR 102266651B1 KR 1020200147525 A KR1020200147525 A KR 1020200147525A KR 20200147525 A KR20200147525 A KR 20200147525A KR 102266651 B1 KR102266651 B1 KR 102266651B1
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홍 니에
징웨이 첸
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차이나 플래시 코.,엘티디.
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Abstract

본 발명은 플래시 메모리 구조의 소스를 프로팅하는 플로팅 게이트를 구비하는 플래시 메모리 구조를 제공하는 단계;상기 플래시 메모리 구조의 드레인 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압을 드레인에 인가된 전압보다 작게하여 전계를 형성함으로써 전자-정공짝이 생성되어 1차 전자를 생성하는 단계;미리 설정된 시간내에 전계의 작용에 의해 정공이 아래로 가속도 운동을 함으로써 상기 플래시 메모리 구조에서의 벌크에 충돌하여 2차 전자를 생성하는 단계;상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 작게하여 상기 2차 전자가 수직방향의 전계의 작용에 의해 3차 전자를 생성하여 상기 플래시 메모리 구조의 플로팅 게이트로 주입함으로써 프로그래밍 작업을 완성하는단계;를 포함하는 플래시 메모리의 프로그래밍 방법을 제공한다.본 발명은 전압 작동 방식을 개선 및 최적화되게 프로그래밍하여 3차 전자의 여기를 발생하도록 프로그래밍함으로써 프로그래밍의 효과를 향상시킬 수 있고 전력 소모를 낮추며 판독 전류를 크게 프로그래밍하여 터널링 산화막의 손상을 줄이고, 동시에 베이스 천공을 피할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다.

Description

플래시 메모리의 프로그래밍 방법{FLASH MEMORY PROGRAMMING METHOD}
본 발명은 메모리 분야에 관한 것으로, 특히 플래시 메모리의 프로그래밍 방법에 관한 것이다.
반도체 소자에 있어서, 비휘발성 메모리(Non-volatile memory; 이하, "NVM"으로 칭함)가 널리 사용되고 있다. 이에 대하여 전원이 끊어져도 저장된 정보를 유지하고 있는 특징을 가지고 있다. 최초의 비휘발성 메모리는 EPROM (Erasable Programmable Read Only Memory)이다. 프로그래밍에는 열전자 주입을 사용하고 UV 자외선을 사용하여 소거한다. 그러나 이런 종류의 소자는 석영 유리를 사용하여 UV 자외선으로 소거해야므로 제조 비용이 높다.
제조 비용을 줄이기 위하여 FN 터널링을 이용하여 전기적 소거를 하는 EEPROM(electrically erasable programmable read only memory)이 발명되었다. 플로팅 게이트에 전자 주입되어 저장될 경우 정보 "0"을 나타내고 플로팅 게이트에서 전자가 소거될 경우 정보 "1"을 나타낸다. EEPROM은 EPROM보다 제조 비용이 낮으나 프로그래밍과 소거시 바이트(byte) 단위로 일일이 해야함으로써 속도가 느리는 단점이 있다.
소자의 판독 속도를 높이기 위하여 복수의 메모리 셀(cell)이 프로그래밍과 소거동작을 동시에 수행할 수 있도록 EEPROM 소자의 구조에서 회로의 디자인을 개선하는 플래시 메모리(Flash EEPROM; 이하, "flash" 또는 "플래시"로 지칭)가 근래에 일반적으로 사용된다.
플래시 메모리( Flash memory )는 현재 다양한 저장 매체(예를 들면, 스마트 카드, 메모리 카드 )에 이미 널리 사용되는 것으로 매우 중요한 반도체 소자중의 하나이다. 제일 대표적인 플래시 메모리 구조는 ETOX(EEPROM with Tunnel OXide)구조로, 열전자 주입(HCI：Hot Carrier Injection)방식으로 프로그래밍한다.
열 전자 주입(HCI)의 물리적 메커니즘으로 인하여 생성된 열전자는 럭키 전자 모델(Lucky Electron)을 기반으로 하여 주입되어 프로그래밍 효율이 비교적 낮다(일반적으로 50% 정도). 또한 열전자 효율이 낮기 때문에 전압을 높여야 프로그래밍의 효율이 높아짐으로써 플래시 메모리 소자의 전력 소모가 많다. 또한 열전자 자체에 베이스 천공 스루(Punch Through)가 존재함으로써 플래시 메모리 게이트 길이가 110 nm미만이면 베이스 천공 스루 현상의 발생 가능성이 높아 소자를 보다 진일보로 축소하는데 한계가 있다.
이러한 결함을 극복하기 위하여 NXP(반도체 회사)에서 FN(Fowler-Nordheim)터널링 프로그래밍 방식을 기반으로 한 2T 구조의 플래시 메모리를 발명하였고, Hsu etal 등에서 P형 채널 플래시 메모리를 발명하였으며, 이는 BTBT(Band-to-Band)의 프로그래밍 방식을 기반으로 한다. 그러나 이러한 소자들은 양자 터널링의 물리적인 방식을 이용함으로써 판독 전류를 비교적 작게 프로그래밍하여 이러한 프로그래밍 방식은 터널링 산화막(Tunnel Oxide)에 대한 손상이 크기에 플래시 메모리 장치의 신뢰성에 있어서도 큰 도전이다.
따라서 프로그래밍 효율이 높고, 전력 소모가 작으며, 소자를 추가적으로 감소하는데 영향이 없고, 터널링 산화막에 대한 손상이 작은 플래시 메모리의 프로그래밍 방법은 이미 당업자에 의해 시급히 해결되어야 할 문제 중 하나가 되었다.
상기 기존 기술의 결점을 감안하여 본 발명의 목적은, 프로그래밍 효율이 낮고, 전력 소모가 크며, 소자를 추가적으로 감소하는데 영향을 미치고, 판독 전류를 작게 프로그래밍, 터널링 산화막에 대한 손상이 크는 등 기존의 플래시 메모리의 프로그래밍 방법의 기술적 문제를 해결하기 위한 플래시 메모리의 프로그래밍 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리의 프로그래밍 방법을 제공하고자 한다. 상기 플래시 메모리의 프로그래밍 방법은 적어도,S1)플래시 메모리 구조의 소스를 프로팅하는 플로팅 게이트를 구비하는 플래시 메모리 구조를 제공하는 단계;S2) 상기 플래시 메모리 구조의 드레인 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압을 드레인에 인가된 전압보다 작게하여 전계를 형성함으로써 전자-정공짝이 생성되어 1차 전자를 생성하는 단계; S3)미리 설정된 시간내에 전계의 작용에 의해 정공이 아래로 가속도 운동을 함으로써 상기 플래시 메모리 구조에서의 벌크에 충돌하여 2차 전자를 생성하는 단계;S4)상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 작게하여 상기 2차 전자가 수직방향의 전계의 작용에 의해 3차 전자를 생성하여 상기 플래시 메모리 구조의 플로팅 게이트로 주입함으로써 프로그래밍 작업을 완성하는 단계;를 포함한다.
선택적으로, 상기 플래시 메모리 구조는 ETOX 구조, 1.5T 구조, 2T 구조 또는 EEPROM 구조를 포함한다.
선택적으로, 단계S2)에서 드레인 및 벌크에 인가된 전압차는 4V이상이다.
선택적으로, 단계S3)에서, 상기 미리 설정된 시간은 10ns-100ns으로 설정된다.
선택적으로, 단계S4)에서, 게이트 및 벌크에 인가된 전압차는 7V이상이다.
보다 선택적으로, 단계S1)이전에, 상기 플로팅 게이트에 잔류된 전하를 제거하기 위하여 상기 플래시 메모리 구조에 대해 사전 소거를 수행한다.
보다 선택적으로, 상기 사전 소거 방법은 상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 크다는 것을 포함한다.
보다 선택적으로, 게이트 및 벌크에 인가된 전압차는 10V이상이다.
상술한 바와 같이, 본 발명에 따른 플래시 메모리의 프로그래밍 방법의 효과는 아래와 같다.
본 발명에 따른 플래시 메모리의 프로그래밍 방법은 전압 작동 프로그래밍 방식을 개선 및 최적화하여 3차 전자의 여기를 발생하도록 프로그래밍함으로써 프로그래밍의 효율을 향상시킬 수 있고 전력 소모를 낮추며 판독 전류를 크게 프로그래밍하는 동시에 터널링 산화막에 대한 손상이 작고 베이스 천공을 피할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다.
도 1은 본 발명에 따른 플래시 메모리의 프로그래밍 방법을 보여주는 흐름도이다.
도 2는 ETOX 구조의 플래시 메모리를 보여주는 개략도이다.
도 3은 본 발명에 따른 플래시 메모리의 프로그래밍 방법 중 소스 플로팅을 보여주는 작업 개략도이다.
도 4는 본 발명에 따른 플래시 메모리의 프로그래밍 방법 중의 사전 소거 작업을 보여주는 개략도이다.
도 5는 본 발명에 따른 플래시 메모리의 프로그래밍 방법중, 1차 전자를 형성하는 것을 보여주는 작업 개략도이다.
도 6은 본 발명에 따른 플래시 메모리의 프로그래밍 방법중, 3차 전자가 플로팅 게이트로 진입하는 것을 보여주는 작업 개략도이다.
도 7은 기존의 ETOX 구조의 프로그래밍 원리의 개략도이다.
도 8은 본 발명에 따른 플래시 메모리의 프로그래밍 방법을 보여주는 원리 개략도이다.
이하 특정된 구체적인 실시예에 의하여 본 발명의 실시방식을 설명함으로써 본 기술분야의 당업자가 본 명세서에 제시된 내용에 의해 본 발명의 다른 장점과 효과를 쉽게 이해하도록 한다. 본 발명은 또 다른 구체적인 실시 방식을 통하여 실시 또는 응용될 수 있고, 본 명세서의 세부 사항은 본 발명의 사상을 벗어나지 않고 다른 관점 및 응용에 기초하여 수정 또는 변경 될 수도 있다.
도 1~도 8을 참조해보면, 본 실시예에서 제공된 도면은 본 발명의 기본 개념을 개략적으로 나타낸 것 뿐이며, 도면마다, 실제 구현시의 구성 요소의 개수, 모양 및 크기에 따라 도시한 것이 아니라 본 발명과 관련된 구성 요소만이 도시된다. 실제 구현시 각 구성 요소의 유형, 수량 및 비율은 임의로 변경할 수 있으며, 구성 요소의 배치 형태는 더 복잡할 수 있다.
도 1에 도시된 바와 같이, 본 발명은 플래시 메모리의 프로그래밍 방법을 제공하고자 한다. 상기 플래시 메모리의 프로그래밍 방법은 아래와 같다.
S1) 상기 플래시 메모리 구조의 소스를 프로팅시키는 플로팅 게이트를 구비하는 플래시 메모리 구조를 제공한다.
구체적으로, 우선 플래시 메모리 구조를 제공한다. 상기 플래시 메모리 구조는 플로팅 게이트를 구비하고, 상기 플래시 메모리 구조는 ETOX 구조(즉, 1T구조), 1.5T 구조(Split Gate분할 게이트 구조), 2T 구조 또는 EEPROM 구조를 포함하지만 이에 한정되지 않으며, 여기서 일일이 예를 들어 설명하지 않는다. 일실시예로, 본 실시예는 ETOX 구조를 일례로, 도 2에 도시된 바와 같이 대표적인 ETOX 구조는 벌크 영역(1), 상기 벌크 영역(1)내에 형성된 소스 영역(2) 및 드레인 영역(3), 및 상기 벌크 영역(1)상에 순차적으로 형성된 터널링 산화막(4), 플로팅 게이트(5), 유전체 산화막(6) 및 제어 게이트(7)를 포함한다. 본 실시예에서, 상기 벌크 영역(1)은 P형 벌크이고, 상기 소스 영역(2) 및 상기 드레인 영역(3)은 N형 도핑 영역이다.
여기서 설명해야 할 것은 플로팅 게이트를 구비하는 임의의 플래시 메모리 구조는 본 발명에 따른 플래시 메모리의 프로그래밍 방법 모두 적용 가능하며 본 실시예에서 예를 들어 설명한 ETOX 구조에 한정되지 않는다.
구체적으로, 도 3에 도시된 바와 같이, 상기 플래시 메모리 구조의 소스(Source)에 대하여 플로팅 처리를 수행(이때, 소스(Source)상의 전압(VS)을 Floating으로 간주)하여 프로그래밍시 소스(Source)에 전압을 인가하지 않아 전계가 발생되지 않음으로써 베이스의 천공을 피할 수 있다. 따라서 플래시 메모리 구조의 게이트 길이를 110nm이하로 이루어질 수 있으며, 진일보로 상기 플래시 메모리 구조의 크기를 축소시킬 수 있다.
본 발명의 다른 실시 방식으로서, 단계S1)를 수행하기 전에, 상기 플로팅 게이트(5)에 잔류된 전하를 제거하기 위하여 상기 플래시 메모리 구조에 대해 사전 소거를 진행한다. 제조 공정 과정 또는 환경 정전기 요인등의 이유로 상기 플로팅 게이트(5)에 전하가 축적되므로 단계S1)를 수행하기 전에 사전 소거를 진행하여 잔여 전하가 후속 작업에 대한 영향을 없앨 수 있다. 구체적으로, 도 4에 도시된 바와 같이 상기 플래시 메모리 구조의 게이트(Gate) 및 벌크(Bulk)는 각각 전압을 인가하되, 벌크(Bulk)에 인가된 전압(VB)은 게이트(Gate)에 인가된 전압(VG)보다 크다. 일례로, 게이트(Gate) 및 벌크(Bulk)에 인가된 전압차는 10V이상이고, 선택적으로, 벌크(Bulk)에 인가된 전압(VB)을 15V로 설정하고 게이트(Gate)에 인가된 전압(VG)을 0V로 설정한다. 실제의 사용에서 필요에 따라 VB 및 VG의 전압값 및 양자의 전압차를 설정(VB=10V, VG=-5V 또는 VB=8V, VG=-1V을 포함하나, 이에 제한되지 않는다)하여 상기 플로팅 게이트(5)에 잔류된 전하를 제거하여 후속 작업에 영향주지 않으면 된다. 따라서 본 실시예에 한정되지 않는다.
여기서 설명해야 할 것은, 상기 플로팅 게이트(5)에 잔류된 전하가 후속 작업에 영향을 주지 않는다는 것을 보장할 수 있으면 사전 소거 단계를 삭제할 수 있으며, 본 실시예에 한정되지 않는다. 또한 임의로 실현 가능한 사전 소거 방법은 본 발명에만 적용되며 본 실시예에 한정되지 않는다.
S2) 상기 플래시 메모리 구조의 드레인(Drain) 및 벌크(Bulk)에 각각 전압이 인가되어 전계를 형성함으로써 전자-정공짝이 생성되어 1차 전자를 생성하다. 여기서 벌크(Bulk)에 인가된 전압은 드레인(Drain)에 인가된 전압보다 작되, 드레인(Drain) 및 벌크(Bulk)에 인가된 전압차는 10V이상이다.
구체적으로, 도 5에 도시된 바와 같이 상기 플래시 메모리 구조의 드레인(Drain)에 전압(VD)을 인가하고 상기 플래시 메모리 구조의 벌크(Bulk)에 전압(VB)을 인가하되，상기 플래시 메모리 구조의 드레인(Drain) 및 벌크(Bulk) 사이에 전압차가 있으므로 전계가 형성된다. 일례로, 드레인(Drain) 및 벌크(Bulk)에 인가된 전압차는 4V이상(4.3V, 5V, 6V, 7V, 8V포함하나, 이에 한정되지 않음)이고, 선택적으로, 벌크(Bulk)에 인가된 전압(VB)은 -2V으로 설정되고, 드레인(Drain)에 인가된 전압(VD)은 10V로 설정된다. 실제의 사용에서 실제의 수요에 따라 VB 및 VD의 전압값 및 양자의 전압차(VB=-2V, VG=4.5V 또는 VB=0V, VG=6V 포함하나, 이에 한정되지 않음)를 설정하여 강한 전계를 형성시켜 전자-정공짝을 생성할 수 있으면 된다. 따라서 본 실시예에 한정되지 않는다.
S3) 미리 설정된 시간내에 전계의 작용에 의해 정공이 아래로 가속도 운동을 함으로써 상기 플래시 메모리 구조에서의 벌크에 충돌하여 2차 전자를 생성한다.
구체적으로, 일례로 상기 미리 설정된 시간은 10ns-100ns으로 설정한다. 실제의 사용에서 전계의 세기등의 요인을 기반으로 상기 미리 설정된 시간을 설정하여 본 발명에 필요한 2차 전자를 얻으면 된다. 따라서 본 실시예에 한정되지 않는다.
구체적으로, 상기 미리 설정된 시간 내에 가속 운동이 비교적 강한 정공이 벌크에 충돌됨으로써 비교적 가벼운 전자, 즉 2차 전자를 생성한다.
S4) 상기 플래시 메모리 구조의 게이트(Gate) 및 벌크(Bulk)에 각각 전압을 인가하되, 벌크(Bulk)에 인가된 전압을 게이트(Gate)에 인가된 전압보다 작게하여 상기 2차 전자가 수직방향에서 전계의 작용에 의해 3차 전자를 생성하여 상기 플래시 메모리 구조의 플로팅 게이트(5)에 주입함으로써 프로그래밍 작업을 완성한다.
구체적으로, 도 6에 도시된 바와 같이 상기 플래시 메모리 구조의 게이트(Gate)에 전압(VG)을 인가하고, 상기 플래시 메모리 구조의 벌크(Bulk)에 전압(VB)을 인가하되, 상기 플래시 메모리 구조의 게이트(Gate) 및 벌크(Bulk) 사이에 전압차가 있고 수직방향으로 전계를 형성한다. 일례로, 게이트(Gate) 및 벌크(Bulk)에 인가된 전압차는 7V이상이다. 선택적으로, 벌크(Bulk)에 인가된 전압(VB)을 0V로 설정하고, 게이트(Gate)에 인가된 전압(VG)을 7V로 설정한다. 실제의 사용에서 실제의 수요에 따라 VB 및 VG의 전압값 및 양자의 전압차를 설정하되(VB=0V, VG=6V을 포함하나, 이에 한정되지 않는다), 전자가 Si-Oxide 장벽을 극복하고 상기 터널링 산화막(4)을 통과하여 상기 플로팅 게이트(5)로 진입하기에 충분한 운동 에너지를 얻을 수 있도록 보장하면 된다. 따라서 본 실시예에 한정되지 않는다.
도 7에 도시된 바와 같이, 기존의 ETOX 구조는 열전자 주입을 이용하여 프로그래밍을 수행한다. 전하는 플로팅 게이트에 존재하고 제어 게이트에 전압을 인가하여 프로그래밍 할 경우 드레인에 전압이 인가되어 열 전자(e)를 생성하고 게이트에 전압을 인가하여 유전체 산화막을 통하여 플로팅 게이트에 커플링 전압이 인가되어 전위를 생성함으로써 전자가 에너지 장벽(Energy Barrier)을 극복하고 터널 산화막을 통해 플로팅 게이트에 주입되어 프로그래밍을 완료 할 수 있도록 한다. 따라서 프로그래밍 효율이 낮고, 플래시 메모리 소자의 전력 소모가 크며, 베이스 천공 등의 문제가 있다.
도 8에 도시된 바와 같이, 본 발명에 따른 플래시 메모리의 프로그래밍 방법은 우선 횡방향의 전계를 발생하여 전자-정공짝을 생성하고 1차 전자를 생성하여 드레인으로 이동한다. 그리고 1차 전자는 드레인 영역의 측벽을 충돌하여 정공이 아래로 가속도 운동을 하도록 하여 벌크에 충돌되어 2차 전자를 생성한다. 마지막으로, 게이트에 전압을 인가시켜 2차 전자가 종방향의 전계의 작용에 의해 3차 전자를 생성하도록 하여 플로팅 게이트에 주입하여 프로그래밍 작업을 완성한다.
본 발명에 따른 플래시 메모리의 프로그래밍 방법은 3차 전자의 충돌 원리를 기반으로 하는 동시에 횡방향 및 종방향의 전계를 발생시켜 3차 전자의 여기를 통하여 프로그래밍을 수행하되, 3차 전자는 수직방향의 전계에서 플로팅 게이트에 수직으로 진입하여 프로그래밍 효율을 향상시킬 수 있고, 전력 소모를 낮추며, 또한 판독 전류를 크게 프로그래밍하여 산화막에 대한 손상을 감소시킨다. 동시에 프로그래밍 과정에서 소스가 항상 플로팅 상태를 유지하여 베이스 천공을 피할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다.
상기를 종합해보면, 본 발명에 따른 플래시 메모리의 프로그래밍 방법은，플래시 메모리 구조의 소스를 프로팅하는 플로팅 게이트를 구비하는 플래시 메모리 구조를 제공하는 단계; 상기 플래시 메모리 구조의 드레인 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압을 드레인에 인가된 전압보다 작게하여 전계를 형성함으로써 전자-정공짝이 생성되어 1차 전자를 생성하는 단계;미리 설정된 시간내에 전계의 작용에 의해 정공이 아래로 가속도 운동을 함으로써 상기 플래시 메모리 구조에서의 벌크에 충돌하여 2차 전자를 생성하는 단계;상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 작게하여 상기 2차 전자가 수직방향의 전계의 작용에 의해 3차 전자를 생성하여 상기 플래시 메모리 구조의 플로팅 게이트로 주입함으로써 프로그래밍 작업을 완성하는 단계를 포함한다.본 발명에 따른 플래시 메모리의 프로그래밍 방법은 전압 작동 프로그래밍 방식을 개선 및 최적화하여 3차 전자의 여기를 발생하도록 프로그래밍하여 프로그래밍의 효과를 향상시킬 수 있고 전력 소모를 낮추며 판독 전류를 크게 프로그래밍하여 터널링 산화막의 손상을 줄이고, 동시에 베이스 천공을 피할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다. 따라서 본 발명은 기존 기술의 여러 단점을 극복하여 상업 이용 가치가 높다.
상기 실시예는 단지 본 발명의 원리 및 효과를 설명할 뿐 본 발명을 한정하려는 의도는 아니다. 본 기술을 잘 아는 자라면 본 발명의 본 발명의 사상과 범위를 벗어나지 않고 전술한 실시예를 수정하거나 변경할 수 있다. 따라서, 본 발명이 속하는 기술분야에 통상의 지식을 가진 자라면 본 발명에 의해 개시된 사상을 벗어나지 않고 이루어진 모든 동등한 수정 또는 변경은 여전히 본 발명의 청구 범위에 포함되어야 하는 것으로 이해할 수 있다.
1: 벌크 영역;2: 소스 영역;3: 드레인 영역;4: 터널링 산화막;5: 플로팅 게이트;6: 유전체 산화막;7: 제어 게이트;S1~S4： 단계.

Claims (8)

  1. S1) 플래시 메모리 구조의 소스를 프로팅하는 플로팅 게이트를 구비하는 플래시 메모리 구조를 제공하는 단계;
    S2) 상기 플래시 메모리 구조의 드레인 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압을 드레인에 인가된 전압보다 작게하여 전계를 형성함으로써 전자-정공짝이 생성되어 1차 전자를 생성하는 단계;
    S3) 미리 설정된 시간내에 전계의 작용에 의해 정공이 아래로 가속도 운동을 함으로써 상기 플래시 메모리 구조에서의 벌크에 충돌하여 2차 전자를 생성하는 단계;
    S4) 상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 작게하여 상기 2차 전자가 수직방향의 전계의 작용에 의해 3차 전자를 생성하여 상기 플래시 메모리 구조의 플로팅 게이트로 주입함으로써 프로그래밍 작업을 완성하는 단계;를 포함하는 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  2. 청구항 1에 있어서,
    상기 플래시 메모리 구조는 ETOX 구조, 1.5T 구조, 2T 구조 또는 EEPROM 구조를 포함하는 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  3. 청구항 1에 있어서,
    단계S2)에서 드레인 및 벌크에 인가된 전압차는 4V이상인 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  4. 청구항 1에 있어서,
    단계S3)에서, 상기 미리 설정된 시간은 10ns-100ns으로 설정되는 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  5. 청구항 1에 있어서,
    단계S4)에서, 게이트 및 벌크에 인가된 전압차는 7V이상인 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  6. 청구항 1 내지 5중 어느 한항에 있어서,
    단계S1)이전에, 상기 플로팅 게이트에 잔류된 전하를 제거하기 위하여 상기 플래시 메모리 구조에 대해 사전 소거를 수행하는 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  7. 청구항 6에 있어서,
    상기 사전 소거 방법은 상기 플래시 메모리 구조의 게이트 및 벌크에 각각 전압을 인가하되 벌크에 인가된 전압이 게이트에 인가된 전압보다 크다는 것을 포함하는 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
  8. 청구항 7에 있어서,
    게이트 및 벌크에 인가된 전압차는 10V이상인 것을 특징으로 하는 플래시 메모리의 프로그래밍 방법.
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