CN104903965A - 非易失性存储器的擦除 - Google Patents

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Abstract

本文公开了用于擦除非易失性存储元件的技术。可以将增加的擦除电压的序列施加至衬底。选择线可以浮置并且字线中的许多字线可以保持在低电压(例如，接近0V)。然而，对于擦除电压的序列的至少一部分，施加至边缘字线的电压可以相对于施加至边缘字线的先前电压在幅值上增加。边缘字线可以是与选择线紧邻的字线。施加至边缘字线的增加的电压可以防止或减少损害选择线与边缘字线之间的氧化层。该技术也可以帮助调节在边缘字线上的存储器单元的隧道氧化层两端的电场。

Description

非易失性存储器的擦除
背景技术
本公开内容涉及用于非易失性存储器的技术。描述了用于擦除非易失性存储器的技术。
半导体存储器已变得愈加普遍地用于各种电子装置中。例如，非易失性半导体存储器用于个人导航装置、蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中。电可擦除可编程只读存储器(EEPROM)和闪存位列最普遍的非易失性半导体存储器之中。
EEPROM和闪存两者均利用位于半导体衬底中的沟道区上方且与半导体衬底中的沟道区绝缘的浮置栅极。浮置栅极与沟道区位于源极区与漏极区之间。控制栅极设置在浮置栅极上并且与浮置栅极绝缘。通过在浮置栅极上保持的电荷的量来控制晶体管的阈值电压。也就是说，在晶体管导通之前必须施加至控制栅极以允许其源极与漏极之间导电的电压的最小量由浮置栅极上的电荷的水平控制。
一些EEPROM或闪存装置中的存储器单元被布置为串。例如，一些EEPROM或闪存装置具有被称为NAND配置的配置，其中存储器单元分组为NAND串，每个NAND串与位线关联。在一种实现中，NAND串包括许多存储器单元和在每个端部处的选择栅极。一组NAND串可以每个与一些字线关联，这些字线用于向存储器单元的控制栅极施加控制电压。此外，该组NAND串可以与选择线关联，该选择线用于向选择栅极施加控制电压。
当对EEPROM或闪存装置(例如NAND闪存装置)编程时，通常将编程电压施加至控制栅极并且将位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为负充电，并且存储器单元的阈值电压升高，以使得存储器单元处于被编程的状态。
在一些实现中，在编程之前擦除存储器单元。对于一些架构，可以对整个存储阵列、单个区块(block)或者单元的其他单位执行擦除。在一种实现中，通过将存储器单元的p阱升高至擦除电压足够长的时间段来擦除一组存储器单元。当施加擦除电压时可以将字线接地。擦除脉冲将存储器单元的阈值电压向(或超过)擦除目标电平移动，擦除目标电平可以在0伏之下。在一些实现中，在施加擦除脉冲之后，执行擦除验证操作来确定存储器单元的阈值电压是否已经至少达到擦除目标电平。通过每个循环使用更高幅度的擦除脉冲来重复擦除脉冲和擦除验证，直到擦除验证通过为止。
附图说明
图1A是NAND串的顶视图。
图1B是图1A的NAND串的等效电路图。
图2A是具有关联字线的三个NAND串的电路图。
图2B是三个NAND串与字线的顶视图。
图3描绘了形成在衬底上的NAND串的剖面图。
图4示出了可以包括一个或更多个存储管芯或存储芯片的非易失性存储装置。
图5描绘了存储器单元阵列的示例性结构。
图6是单个感测块的框图。
图7是描述用于对存储器单元进行擦除与编程的一种实施方式的流程图。
图8描绘了具有8状态的存储器单元的状态的示例阈值电压分布。
图9是用于说明当对NAND串上的存储器单元进行擦除时的各种可能的电场的NAND串的剖面图的图。
图10示出了SG与边缘WL之间的理论电场和SG与边缘WL之间的空间相关的相关性。
图11示出了随着Verase增加的边缘WL偏压。
图12是在现有擦除处理期间施加的电压以及在SG与边缘WL之间产生的电场的图。
图13是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
图14是擦除非易失性存储装置的处理的一种实施方式的流程图。
图15是描述用于擦除与对存储器单元已经被擦除进行验证的处理的流程图。
图16是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
图17是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。
图18是在擦除处理的一种实施方式期间施加的电压的图，其中，随着擦除的进行逐步降低施加至第二边缘WL的电压。
图19A是确定是否增加WL电压的处理的一种实施方式的流程图。
图19B是确定是否增加WL电压的处理的一种实施方式的流程图。
图19C是第一边缘WL与第二边缘WL具有不同开始/停止点的处理的一种实施方式的流程图。
图19D是施加擦除条件的一种实施方式的流程图。
具体实施方式
在本文中公开了用于操作非易失性存储器的技术。在本文中公开的实施方式对非易失性存储器(例如NAND闪存)进行擦除，同时防止或减少对氧化层的损害。
在一种实施方式中，擦除下述存储器装置：该存储器装置包括与字线和选择线关联的一组非易失性存储元件。选择线可以提供用于选择栅极的栅极的电压。字线可以提供用于存储元件的控制电压。存储元件可以是在NAND串上的存储器单元。当擦除存储元件时可以将逐渐增加的擦除电压的序列施加至衬底。选择线可以浮置并且字线中的许多字线可以保持在低电压(例如，接近0V)。然而，对于擦除电压的序列的至少一部分而言，施加至边缘字线的电压可以相对于施加至边缘字线的先前电压在幅值上增加。边缘字线可以是与选择线紧邻的字线。施加至边缘字线的逐渐增加的电压可以防止或减少损害选择线与边缘字线之间的中间层，该中间层可以包含例如氧化层的材料或其他介电质。该技术也可以帮助调节在边缘字线上的存储器单元的隧道氧化层两端的电场。
施加至第二边缘字线与第三边缘字线上的电压也可以取决于擦除电压。在该上下文下，第二边缘字线是第二最靠近选择线的字线，以及第三边缘字线是第三最靠近选择线的字线。例如，施加至第二边缘字线的电压可以随着擦除电压幅值的增加而增加或减少。施加至第二字线的电压可以帮助调节第一边缘字线与第二边缘字线之间的电场。将类似的推理施加至第三边缘字线。下面讨论其他细节。
示例存储器系统与操作
适于实现实施方式的存储器系统的一个示例使用NAND闪存架构,其包括在两个选择栅极之间串联连接的多个晶体管。串联连接的晶体管和该选择栅极被称为NAND串。图1A是示出了一个NAND串的顶视图。图1B是图1A的NAND串的等效电路。NAND串包括串联的并且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管，即晶体管100、晶体管102、晶体管104及晶体管106。选择栅极120栅控NAND串与位线126的连接。选择栅极122栅控NAND串与源极线128的连接。通过将适当的电压施加至控制栅极120CG来控制选择栅极120。通过将适当的电压施加至控制栅极122CG来控制选择栅极122。晶体管100、晶体管102、晶体管104及晶体管106中的每个晶体管具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接至(或者是)字线WL3(其中WL表示“字线”)，控制栅极102CG连接至字线WL2，控制栅极104CG连接至字线WL1，并且控制栅极106CG连接至字线WL0。在一种实施方式中，晶体管100、晶体管102、晶体管104及晶体管106分别是存储元件，也被称为存储器单元。在其他实施方式中，存储元件可以包括多个晶体管或者可以不同于在图1A和图1B中描绘的存储元件。选择栅极120连接至选择线SGD。选择栅极122连接至选择线SGS。
使用NAND结构的闪存系统的典型架构包括多个NAND串。每个NAND串通过其由选择线SGS控制的源极选择栅极而连接至源极线，并且通过其由选择线SGD控制的漏极选择栅极而连接至其关联的位线。每个位线与经由位线触点连接至该位线的各个NAND串包括存储器单元阵列的列。多个NAND串共享位线。通常，位线在与字线垂直的方向上在NAND串之上延伸并且连接至一个或更多个感测放大器。
图2A示出了具有很多个NAND串的存储器阵列的三个NAND串202、204和206。图2A的NAND串中的每个串包括两个选择晶体管和四个存储器单元。例如，NAND串202包括选择晶体管220与选择晶体管230，以及存储器单元222、224、226与228。NAND串204包括选择晶体管240与选择晶体管249，以及存储器单元242、244、246与248。每个NAND串通过其选择晶体管(例如选择晶体管230与选择晶体管249)连接至源极线。选择线SGS用于控制源极侧选择栅极。各个NAND串通过选择晶体管220、240等连接至相应的位线，选择晶体管220、240等由选择线SGD控制。在其他实施方式中，选择线不一定需要共用。字线WL3连接至存储器单元222与存储器单元242的控制栅极。字线WL2连接至存储器单元224、存储器单元244以及存储器单元254的控制栅极。字线WL1连接至存储器单元226与存储器单元246的控制栅极。字线WL0连至存储器单元228与存储器单元248的控制栅极。可以看出，每个位线和相应的NAND串包括存储器单元阵列的列。字线(WL3、WL2、WL1及WL0)包括阵列的行。
图2B是NAND闪存单元的部分阵列的顶视图。该阵列包括位线250与字线252。在位线250(注意位线与STI结构245不处在同一水平)之间描绘有浅沟隔离层(STI)结构245。注意，图2B没有示出闪存单元的所有其他细节。注意，NAND串可以具有比在图2A与图2B中描绘的存储器单元更少或更多的存储器单元。例如，一些NAND串包括8个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文中的讨论不限于NAND串中的任何特定数量的存储器单元。此外，字线可以具有比在图2A与图2B中描绘的存储器单元更多或更少的存储器单元。例如，字线可以包括上千或上万个存储器单元。在本文中的讨论不限于字线中的任何特定数量的存储器单元。
每个存储元件可以存储数据。例如，当存储一个数字数据位时，存储元件的可能的阈值电压(VTH)的范围被划分成分配有逻辑数据“1”和逻辑数据“0”的两个范围。在NAND类型闪存的一个示例中，在存储元件被擦除之后的VTH是负的，并且被限定为逻辑“1”。在编程操作之后的VTH是正的，并且被限定为逻辑“0”。当VTH是负的并且尝试进行读取时，存储元件将接通以指示正在存储逻辑“1”。当VTH是正的并且尝试进行读取操作时，存储元件将不接通，这指示存储了逻辑“0”。存储元件也可以存储多电平的信息，例如，多个位的数字数据。在这种情况下，VTH值的范围被划分成多个电平的数据。例如，如果存储了四个电平的信息，则存在有被分配给数据值“11”、“10”、“01”及“00”的四个VTH范围。在NAND类型存储器的一个示例中，在擦除操作之后的VTH是负的，并且被限定为“11”。正的VTH值用于状态“10”、状态“01”及状态“00”。被编程到存储元件中的数据与存储元件的阈值电压范围之间的特定关系取决于针对存储元件所采用的数据编码方案。
当对闪存元件进行编程时，将编程电压施加至存储元件的控制栅极，并且将与存储元件关联的位线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变成负充电，并且存储元件的VTH升高。为了将编程电压施加至正在被编程的存储元件的控制栅极，将编程电压施加至适当的字线上。如上所述，NAND串的每个NAND串中的一个存储元件共享同一字线。例如，当对图2A的存储元件222进行编程时，也会将编程电压施加至存储元件244和存储元件254的控制栅极。
图3描绘了形成在衬底上的NAND串的剖面图。该图被简化并且未按比例绘制。NAND串301包括在衬底340上形成的源极侧选择栅极306、漏极侧选择栅极324及八个存储元件，即存储元件308、310、312、314、316、318、320及322。在每个存储元件与选择栅极306和选择栅极324的任一侧上设置有多个源极/漏极区，其一个示例是源极/漏极区330。
在一种方法中，衬底340采用三阱技术，衬底340包括在n阱区334内的P阱区332，n阱区334又在p型衬底区336内。NAND串及其非易失性存储元件可以至少部分地形成在P阱区上。除了设置有电势为VBL的位线326之外，还设置有电势为VSOURCE的源极供应线304。电压(例如体偏置电压)还可以经由端子302施加至阵列p阱区332和/或经由端子303施加至阵列n阱区334。在读取操作或验证操作期间，在已选择字线上提供控制栅极电压VCGRV，在该示例中，该已选择字线为与存储元件316相关联的WL4。此外，强调指出存储元件的控制栅极可以被提供为字线的一部分。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可以分别经由存储元件308、310、312、314、316、318、320和322的控制栅极延伸。向与NAND串301相关联的剩余字线施加通过电压VREAD。向选择栅极306和选择栅极324分别施加VSGS和VSGD。
图4示出了可以包括一个或更多个存储器管芯或芯片412的非易失性存储装置410。存储器管芯412包括存储器单元的阵列400(二维或三维)、控制电路420、以及读/写电路430A和430B。在一种实施方式中，在阵列的相对侧上，以对称的方式实现通过各种外围电路访问存储器阵列400，以使得每一侧上的访问线和电路的密度降低一半。读/写电路430A和430B包括使得能够并行读取或编程存储器单元的页的多个感测块300。存储器阵列400可经由行解码器440A和440B通过字线以及经由列解码器442A和442B通过位线来寻址。在典型的实施方式中，控制器444与一个或更多个存储器管芯412被包括在同一存储器装置410(例如，可移除存储卡或封装件)中。命令和数据经由线路432在主机与控制器444之间传递，经由线路434在控制器与一个或更多个存储器管芯412之间传递。一种实施方式可以包括多个芯片412。
控制电路420与读/写电路430A和430B协作以对存储器阵列400执行存储器操作。控制电路420包括状态机422，片上地址解码器424和功率控制模块426。状态机422提供存储器操作的芯片级控制。片上地址解码器424提供地址接口以在主机或存储器控制器所使用的地址与解码器440A，440B，442A和442B所使用的硬件地址之间进行转换。功率控制模块426控制在存储器操作期间供应到字线和位线的功率和电压。在一种实施方式中，功率控制模块426包括可以创建比电源电压大的电压的一个或更多个电荷泵。
在一种实施方式中，控制电路420、功率控制电路426、解码器电路424、状态机电路422、解码器电路442A、解码器电路442B、解码器电路440A、解码器电路440B、读/写电路430A、读/写电路430B和/或控制器444中的一个或任意组合可以被称为一个或更多个管理电路。
图5描绘了存储器单元阵列200的示例结构。在一种实施方式中，存储器单元的阵列被划分成M+1个存储器单元区块。如一般对于快闪EEPROM系统而言，区块是擦除的单位。也就是说，每个区块包含一起擦除的最小数量的存储器单元。通常将每个区块划分成多个页。页是编程的单位。一个或更多个数据页通常存储在存储器单元的一行中。页可以存储一个或更多个扇区。扇区包括用户数据和开销数据。开销数据通常包括根据扇区的用户数据计算的奇偶位纠错码(ECC)。当将数据编程到阵列时，(下面描述的)一部分控制器计算ECC奇偶，并且当从阵列读取数据时也检查ECC。可替选地，ECC和/或其他开销数据存储在与它们所属的用户数据不同的页或者甚至不同的区块中。与磁盘驱动器中的扇区的大小相对应，用户数据的扇区通常是512个字节。大量的页形成区块，例如，区块大概由8页最高达32页、64页、128页或更多页形成。也可以使用不同大小的区块和布置。
在另一实施方式中，将位线划分成奇数位线和偶数位线。在奇数/偶数位线架构中，同时对沿着公共字线并且连接至奇数位线的存储器单元进行编程，而在另一时间对沿着公共字线并且连接至偶数位线的存储器单元进行编程。
图5还示出了存储器阵列400的区块i的更多细节。区块i包括X+1个位线和X+1个NAND串。区块i还包括64个数据字线(WL0至WL63)、2个虚设字线(WL_d0和WL_d1)、漏极侧选择线(SGD)和源极侧选择线(SGS)。每个NAND串的一个终端经由(连接至选择线SGD的)漏极选择栅极连接至对应的位线，并且另一终端经由(连接至选择线SGS的)源极选择栅极连接至源极线。由于存在有64个数据字线和2个虚设字线，所以每个NAND串包括64个数据存储器单元和2个虚设存储器单元。在其他实施方式中，NAND串可以具有比64个更多或更少的数据存储器单元以及更多或更少的虚设存储器单元。数据存储器单元可以存储用户数据或系统数据。虚设存储器单元通常不用于存储用户数据或系统数据。一些实施方式不包括虚设存储器单元。
图6是被划分成被称为感测模块480的核心部分和公共部分490的单个感测块300的框图。在一种实施方式中，存在有针对每个位线的单独的感测模块480和针对一组多个感测模块480的一个公共部分490。在一个示例中，感测块将包括1个公共部分490和8个感测模块480。组中的感测模块中的每个感测模块经由数据总线472与关联的公共部分通信。对于其他细节，参考于2004年12月29日提交的名称为“Non-volatile memoryand method with shared processing for an aggregate of read/writecircuits”的美国专利申请公开2006/0140007，该美国专利申请公开的全部内容通过引用合并到本文中。
感测模块480包括用于确定所连接的位线中的导电电流是在预定阈值电平之上还是之下的感测电路470。在一些实施方式中，感测模块480包括通常被称为感测放大器的电路。感测模块480还包括用于设定所连接的位线上的电压条件的位线锁存器482。例如，在位线锁存器482中锁存的预定状态将导致所连接的位线被拉至指定编程禁止的状态(例如，Vdd)。
公共部分490包括处理器492、数据锁存器组494和耦接在数据锁存器组494和数据总线471之间的I/O接口496。处理器492进行计算。例如，处理器492的功能中的一个功能是确定存储在所感测的存储器单元中的数据并且将所确定的数据存储在数据锁存器组中。数据锁存器组494用于存储在读取操作期间由处理器492确定的数据位。数据锁存器494还可以用于存储在编程操作期间从数据总线471导入的数据位。所导入的数据位表示要被编程到存储器中的写入数据。I/O接口496在数据锁存器494和数据总线471之间提供接口。
在读取或感测期间，系统的操作处于状态机422的控制下，状态机422控制向寻址单元供应不同的控制栅极电压。当状态机422单步调试与由存储器支持的各种存储器状态对应的各种预定控制栅极电压时，感测模块480可以在这些电压中的一个电压上跳变，并且经由总线472将输出从感测模块480提供至处理器492。此时，处理器492通过考虑感测模块的跳变事件和关于经由输入线493从状态机施加的控制栅极电压的信息来确定得到的存储器状态。然后，处理器492计算针对存储器状态的二进制编码，并且将得到的数据位存入数据锁存器494。在核心部分的另一实施方式中，位线锁存器482具有双重职责，即用作用于锁存感测模块480的输出的锁存器，还用作为如上所述的位线锁存器。
可以预期，一些实施方式包括多个处理器492。在一种实施方式中，每个处理器492包括输出线(图6中未描绘)，以使得输出线中的每个输出线线或(wired-OR)在一起。在一些实施方式中，在将输出线连接至线或线之前，将输出线反相。该配置使得在编程验证处理期间能够快速确定何时完成了编程处理，因为接收线或线的状态机可以确定何时正在被编程的所有位达到期望电平。例如，当每个位已经达到其期望电平时，将针对该位的逻辑零(或数据1被反相)发送至线或线。当全部位输出数据0(或数据1被反相)时，则状态机知道要终止编程处理。在每个处理器与8个感测模块通信的实施方式中，(在一些实施方式中)状态机可能需要读取线或线8次，或者将逻辑添加至处理器492以累积关联的位线的结果，使得状态机仅需要读取线或线1次。
在编程或验证期间，将要被编程的数据从数据总线471存储在数据锁存器组494中。在状态机的控制下，编程操作包括被施加至所寻址的存储器单元的控制栅极的一系列编程电压脉冲(具有增大的幅度)。每个编程脉冲之后是验证处理，以确定是否已经将存储器单元编程到期望状态。处理器492相对于期望存储器状态监测验证的存储器状态。当二者一致时，处理器492可以设置位线锁存器482，以便使得位线被拉至指定编程禁止的状态。即使耦接至位线的单元在其控制栅极上受到编程脉冲的情况下，这也禁止对耦接至位线的单元进一步编程。在其他实施方式中，处理器初始地加载位线锁存器482，并且感测电路在验证处理期间将位线锁存器482设定成禁止值。
数据锁存器堆494包含与感测模块对应的一堆数据锁存器。在一种实施方式中，每个感测模块480存在有3至5个(或另一数目的)数据锁存器。在一种实施方式中，锁存器均为一位。在一些实现方式中(但不要求)，将数据锁存器实现为移位寄存器，以使得将存储在其中的并行数据转换成用于数据总线471的串行数据，并且反之，将用于数据总线471的串行数据转换成存储在其中的并行数据。在一种实施方式中，与m个存储器单元的读取/写入区块对应的全部数据锁存器可以链接在一起以形成区块移位寄存器，以使得能够通过串行传送来输入或输出数据的区块。特别地，成排的读取/写入模块被适配，以使得其每一组数据锁存器中的每个数据锁存器依次将数据移位入或移位出数据总线，就好像它们是用于整个读取/写入区块的移位寄存器的一部分。
在下述文献中可以找到关于读取操作和感测放大器的附加的信息：(1)美国专利7,196,931,“Non-Volatile Memory And Method WithReduced Source Line Bias Errors,”；(2)美国专利7,023,736,“Non-VolatileMemory And Method with Improved Sensing,”；(3)美国专利申请公开No.2005/0169082；(4)美国专利7,196,928,“Compensating for CouplingDuring Read Operations of Non-Volatile Memory,”以及(5)于2006年7月20日公开的美国专利申请公开No.2006/0158947，“Reference SenseAmplifier For Non-Volatile Memory”。通过引用将刚刚上面列出的专利文献中的全部五个专利文献的全部内容并入本文。
图7是描述用于对存储器单元进行擦除与编程的处理的一种实施方式的流程图。通过上述一个或更多个管理电路来执行图7的处理。在步骤702中，系统将接收擦除数据的请求。在一种实施方式中，可以没有专用的擦除命令。更确切地说，系统将响应编程的请求来擦除(在编程之前)。在步骤704中，选择要擦除的区块。在步骤706中，擦除存储器单元。图8描绘了擦除存储器单元的一种实施方式。
在图7的步骤708中，系统将接收对数据进行编程的请求。描绘了虚线将步骤706连接至步骤708，这是因为两个步骤之间可能存在较长的时间间隔。在步骤710中，将对存储器单元进行编程。可以在步骤710中根据在本技术领域已知的各种编程方法中的许多编程方法对存储器单元进行编程。
在成功编程处理(与验证)结束时，根据相应情况，存储器单元的阈值电压应在针对编程的存储器单元的阈值电压的一个或更多个分布内或者在针对擦除的存储器单元的阈值电压的分布内。图8描绘了具有8个状态的存储器单元的状态的示例阈值电压分布。8个数据状态包括擦除状态与编程状态A至G。在该示例中，每个存储器单元可以存储三位。在数据状态中的每个数据状态之间是用于从存储器单元读取数据的读取参考电压。例如，图8示出了在数据状态擦除与数据状态A之间的读取参考电压VrA，以及数据状态A与数据状态B之间的读取参考电压VrB。通过测试给定的存储器单元的阈值电压是在相应的读取参考电压之上还是之下，系统可以确定存储器单元处于什么状态。在每个数据状态的下边缘处或附近是验证参考电压。例如，图8示出了针对状态A的VvA以及针对状态B的VvB等。当将存储器单元编程为给定状态时，系统将测试这些存储器单元的阈值电压是否大于或等于验证参考电压。
图9是用于图示当对NAND串上的存储器单元进行擦除时的各种可能的电场的NAND串的剖面图的图。NAND串301包括在衬底340上形成的源极侧选择栅极306、漏极侧选择栅极324以及8个存储元件，即存储元件308、310、312、314、316、318、320及322。WL0与WL7可以被称为边缘字线。WL1与WL6也可以被称为边缘字线。在该上下文下WL1与WL6可以被称为第二边缘字线。边缘字线可以是不用于存储用户数据或系统数据的虚设字线。不管怎样，边缘字线应能够被擦除。这些虚设WL在进行编程期间可以用作GIDL(栅极感应漏极泄露)保护WL。这些虚设WL通常不用于数据存储，而是用于对SGD电势与相邻数据WL之间的中间电压加偏压，以能够更持久地用于击穿与GIDL。边缘字线可以是数据字线，而不是虚设字线。
每个存储器单元具有在单元与衬底340之间的隧道氧化层。选择栅极也具有在选择栅极与隧道氧化层之间的隧道氧化层。有时，当形成存储器单元隧道氧化层时形成选择栅极隧道氧化层。因此，选择栅极隧道氧化层可以具有与存储器单元隧道氧化层大约相同的厚度。无论隧道氧化层是怎样形成以及在何时形成，如果在隧道氧化层两端施加太大的电压，则隧道氧化层可能受到损害。
在擦除操作期间，可以将p阱升高至高电压(针对N型存储器单元)。可以将字线偏压至低电压(例如，0V)。因此，强电场被施加至存储器单元的隧道氧化层，以及当浮置栅极的电子被发射至衬底(典型地通过Fowler-Nordheim穿隧机制)时，存储器单元的数据被擦除。由于电子从浮置栅极传送至p阱区332，因此选择的单元的Vt可能降低。可以对整个存储器阵列、单个区块或单元中的另一单元执行擦除。在擦除操作期间，可以浮置源极线与位线。
如上所述，如果在选择栅极的隧道氧化层两端施加太大的电压，则可能损害选择栅极的隧道氧化层。作为一种可能，在擦除期间可以将相对高的偏压施加至选择线(例如，SGS或SGD，统称为“SG”)以防止这样的情况。然而，在擦除期间向选择线施加高电压是有问题的。
作为另一种可能，在擦除期间可以浮置选择线。施加至p阱332的高擦除电压可以与选择线(SG)耦合，从而使选择线的电压升高。因此，由于降低了选择栅极隧道氧化层两端的电压，因此可以防止损害选择栅极隧道氧化层。取决于来自p阱区332的多少电压偶合至选择线(SG)，选择线的的电压可以在p阱电压附近(该电压是擦除电压)。
当NAND闪存按比例缩小时，该选择栅极浮置方案可能变得有问题。随着NAND按比例调节，字线和选择线以及字线和选择线之间的空间被按比例缩小至更小的数值。然而，由于闪存的基本特性难以缩小垂直尺寸(例如，隧道氧化层、IPD厚度、浮置栅极高度)，因此不能容易地降低编程电压与擦除电压。
图9示出了漏极选择线(SGD)与边缘字线(WL7)之间的电场，以及源极选择线(SGS)与边缘字线(WL0)之间的电场。选择线(SG)与边缘WL之间的这些电场可以在上面电压限制与尺寸比例限制下随着存储器尺寸的缩放而增加。注意，SG与边缘字线之间的空间可以包括绝缘体(例如氧化硅)。作为一种替选，可以使用空气隔离。然而，即使在使用空气隔离时，在SG与边缘WL上也可以存在氧化硅层。如果电场太大，则可能对氧化层造成损害。此外，在SGD与WL7之间的间隙两端或在SGS与WL0之间的间隙两端可能存在电弧。
由于虚设WL可以被正偏压，因此在擦除操作期间可以通过使用虚设WL来降低SG与边缘WL之间的电场。由于还降低了在虚存储器单元隧道氧化层上的FN穿隧场，因此在虚设WL上的正偏压可能导致较弱的擦除。然而，因为在用户操作期间通常保持擦除虚设WL，因此较弱的擦除是可以接受的。
即使使用虚设WL方案，选择栅极SG与边缘WL之间的电场抑制也可能受限。在20V Verase电压的情况下，SG与边缘WL之间的电场随着SG与边缘WL之间的空间空间缩放得更小而显著地增加。对于一些氧化层，8MeV/cm至10MeV/cm的电场或更高的电场对于确保足够的氧层物可靠性而言是不安全的，这将导致时间相关介电质击穿(TDDB)或在最坏情况下的即时击穿。该缩放的结果是使氧化层的特性应尽可能接近理论上完美。
图10示出了选择线SG与边缘WL之间的理论电场可以怎样取决于选择线SG与边缘WL之间的空间。擦除电压可以约为20V。该擦除电压被施加至p阱332，并且被假定为与选择线SG耦合，以使得SG处于p阱电压。
在图10中的每个曲线是针对不同的边缘字线偏压。随着NAND闪存按比例缩小尺寸，选择线SG与边缘WL空间之间的电场可以急剧地增加。通常，高于8MeV/cm至10MeV/cm的电场可以认为是对于确保连续使用而言不安全范围。在图10中的曲线表明：如果SG与WL之间的空间足够大，则电场可以足以低至防止问题发生(甚至在具有相对高的20V擦除电压的情况下)。然而，如果空间太小，则曲线可能进入氧化层击穿区。注意，对于施加至边缘WL的更高偏压的曲线，曲线在更小的间隙大小处进入氧化层击穿区。还要注意，氧化层击穿可以在所描绘的约8MeV/cm电平之上或之下处开始。
在一种实施方式中，施加至边缘字线的电压随着更大的擦除电压而增加。这可以使选择线SG与边缘字线之间的电场的幅值保持在防止或减少损害氧化层(包括选择线SG与边缘WL之间的氧化物)的水平。图11描绘了根据Verase偏压的选择线(SG)与边缘WL之间的理论电场。曲线中的每个曲线表示施加至边缘WL的不同电压。曲线均针对SG与边缘WL之间的相同间隙。在一种实施方式中，通过与Verase(Vp阱)成比例地增加边缘WL偏压而使选择线SG与边缘WL之间的电场以及与边缘WL关联的存储器单元的隧道氧化层两端的FN穿隧电场保持恒定(或接近恒定)。
图11示出了如果边缘WL偏压与Verase一起增加(例如，从0V斜线上升至12V)，则从对应的约7V的Verase到20V的Verase可以维持足够低的约5.5MeV/cm的恒定电场。因此，SG与边缘WL之间的电场应足以低至不引起击穿。注意，5.5Mev/cm的目标电场只是一个示例。目标可以是更高或更低。并且，不要求施加至边缘WL的电压维持该目标电场。
图12是在现有擦除处理期间施加的电压以及在选择线SG与边缘WL之间产生的电场的图。擦除电压(V_erase)的序列随着序列进行在幅值上增加。还描绘了施加至最接近SG的两个字线的电压。第一边缘字线可以是虚设字线，第二边缘字线可以是数据字线。在该现有示例中，向第一边缘字线与第二边缘字线施加相对低的电压。并且，通常，施加至这两个字线的电压可以是与擦除电压无关的常量。
注意，SG与第一边缘字线之间的电场随着擦除电压在幅值上的增加而在幅值上增加。如上所述，如果电场变得太大，则会存在例如损害氧化层的问题。
图13是擦除处理的一种实施方式期间施加的电压以及在选择线SG与边缘WL之间产生的电场的图。擦除电压(V_erase)的序列随着序列进行在幅值上增加。还描绘了施加至最接近选择线SG的两个字线的电压。选择线可以是SGS或SGD。这两个字线在该上下文下将被称为“第一边缘字线”与“第二边缘字线”。第一边缘字线可以是虚设字线，第二边缘字线可以是数据字线。然而，边缘字线二者可以都是数据字线。此外，靠近选择线(SG)可以具有两个或更多个虚设字线。
在该实施方式中，施加至第一边缘字线的电压随着擦除电压在幅值上的增加而在幅值上增加。注意，选择线SG与第一边缘字线之间的电场随着擦除电压在幅值上的增加而在幅值上近似恒定。然而，不要求电场保持完全恒定。在一种实施方式中，施加至第一边缘字线的电压在幅值上的增加更缓慢地增加，以使得电场某种程度上随着擦除电压在幅值上的增加而增加。
在该实施方式中，向第二边缘字线施加相对低的电压。该电压可以是约0V，但是可以是更高或更低。该低电压帮助擦除与第二边缘字线关联的存储器单元。该电压可以随着擦除电压在幅值上增加而是恒定的，但是不要求该电压是恒定的。在一种实施方式中，在第二边缘字线上的电压随着擦除电压幅值的增加而增加。在一种实施方式中，在第二边缘字线上的电压随着擦除电压在幅值上增加而减小。
图14是擦除非易失性存储器的处理1400的一种实施方式的流程图。在一种实施方式中，施加的电压与在图13中描述的那些电压类似。然而，处理1400不限于在图13中描述的那些电压。还可以使用例如在下面要讨论的图16至图18中描绘的电压。还可以施加其他电压。
在步骤1402中，将擦除电压的序列施加至一组非易失性存储元件。擦除电压随着序列进行在幅值上增加。该组非易失性元件与字线和选择线关联。在一种实施方式中，该组非易失性存储元件是许多NAND串中的一部分NAND串。字线包括与选择线相邻的第一边缘字线。第一边缘字线可以是虚设字线，但是不要求其是虚设字线。
在步骤1404中，当施加序列中的擦除电压中的每个擦除电压时浮置选择线。参照图5，可以浮置SGD与SGS中的一个或者二者都浮置。
在步骤1460中，当施加序列中的擦除电压中的每个擦除电压时，向第一边缘字线施加电压。对擦除电压序列的至少一部分而言，施加至第一边缘字线的电压相对于施加至第一边缘字线的先前电压在幅值上增加。参照图5，电压可以施加至WL_d1与WL_d0中的一个，或者可以施加至WL_d1与WL_d0两者。在一种实施方式中，如果在步骤1404中浮置SGD，则将电压施加至WL_d1。在一种实施方式中，如果在步骤1404中浮置SGS，则将电压施加至WL_d0。
图15是描述用于擦除存储器单元与对存储器单元已经被擦除进行验证的处理1500的流程图。在一种实施方式中，将处理1500应用于布置成NAND串的存储器单元的区块。在每个循环应用擦除条件的情况下，处理1500循环直到验证了擦除为止。
在步骤1502中，初始化循环计数。该擦除计数可以用于确定针对边缘字线的电压的适当的幅值。
在步骤1504中，施加擦除条件。这些条件可以包括用于p阱332的擦除电压或擦除脉冲以及用于字线的适当的电压。可以基于字线的位置将不同的电压施加至字线。此外，字线电压可以取决于擦除循环计数或取决于擦除电压幅值。下面讨论其他细节。在一种实施方式中，擦除条件包括浮置SGS、SGD、位线以及公共源极线。
在步骤1506中，将一组擦除验证条件施加至存储器单元。在一种实施方式中，采用源极跟随器感测。步骤1506可以包括使位线向地面放电，这可以通过导通漏极侧选择线(SGD)来实现。然后，向公共源极线施加比零电压更高的电压(例如，2.2V)以及向字线施加某一电压(例如，0V)。电荷积聚在给定的NAND串的位线上，直到体效应关断NAND串中的至少一个存储器单元为止。存储器单元可以用另一方式来感测。
在步骤1508中，对NAND串中的每个NAND串进行感测，以确定在NAND串上的所有存储器单元是否已被充分地擦除。为了在位线上积聚电荷，可以在等待预定时间段之后执行步骤1508。在一种实施方式中，将在给定位线上的电压与参考值进行比较，以确定在对应的NAND串上的存储器单元中的任一存储器单元是否具有高于目标值的Vt。该目标值可以是负值。
在一种实施方式中，如果检测到在NAND串上的每个存储器单元的Vt已经达到目标电平，则将在对应的数据锁存器中存储的数据改变为逻辑“1”。在一种实施方式中，如果NAND串具有Vt未达到适当目标电平的至少一个存储器单元，则不改变在对应的数据锁存器中存储的数据。
在步骤1510中，确定是否足够的NAND串通过了擦除验证。在一种实现中，允许一定数量的NAND串未通过擦除验证。例如，如果少于32个NAND串未通过擦除验证，则整体擦除验证通过。如果擦除验证通过，则处理结束。
在步骤1510处，如果确定擦除验证失败，然后在步骤1512中增加擦除电压。可以使擦除电压增加任何期望的量例如0.2V、0.5V、1.0V等。
在步骤1514中，增加擦除循环计数。在步骤1516中，确定施加至各个字线的电压。如上所述，可以基于字线的位置将不同的电压施加至字线。例如，施加至第一边缘字线的电压可以与施加至第二边缘字线的电压不同。此外，字线电压可以取决于擦除循环计数或者取决于擦除电压幅值。例如，边缘字线可以接收取决于擦除循环计数或擦除脉冲幅值的电压，然而中间的字线(不认为在边缘处的字线)可以具有不取决于擦除循环计数或擦除电压的电压。
接下来，在步骤1504中施加擦除条件。然后，处理继续进行直到验证了擦除为止。在一种实施方式中，如果擦除循环计数在擦除验证通过之前超过某一预定数值，则处理在擦除失败的情况下结束。
如上所述，施加至第一边缘字线的电压不需要使选择线SG与边缘WL之间的电场保持为常量，尽管这是一种可能。图16是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。在该实施方式中，施加至第一边缘字线的电压从一个脉冲至下一个脉冲没有增加与擦除电压增加的同样多的电压。例如，擦除电压从一个脉冲至下一个脉冲可能增加0.4V，然而施加至第一边缘字线的电压从一个擦除至下一擦除可能增加0.2V。选择线SG与第一边缘WL之间的电场可以随着擦除进行而增加。在图16中选择线SG与第一边缘WL之间的电场被描绘为“e1”。
在该实施方式中，向第二边缘字线施加相对低的电压。该电压可以是大约0V，但是可以是更高或更低。该低电压帮助擦除与第二边缘字线关联的存储器单元。
还描绘了第一边缘WL与第二边缘WL之间的电场。在图16中第一边缘WL与第二边缘WL之间的电场被描绘为“e2”。该电场可以随着擦除进行而增加。该增加的原因是随着擦除进行，施加至第一边缘WL与第二边缘WL的电压之间的差值增加。然而，注意，可以将施加至第一边缘字线的电压幅值的增加保持为比擦除电压幅值的增加更小。因此，可以将第一边缘WL与第二边缘WL之间电场的增加保持为更小。这可以帮助防止或减少第一边缘字线与第二边缘字线之间的绝缘体(例如，介电质如氧化硅)的击穿。
图17是在擦除处理的一种实施方式期间施加的电压以及在SG与边缘WL之间产生的电场的图。在该实施方式中，施加至第二边缘字线的电压从一个擦除脉冲至下一个擦除脉冲增加。这可以帮助减少第一边缘WL与第二边缘WL之间的电场。
在该实施方式中，施加至第一边缘字线的电压从一个脉冲至下一个脉冲没有增加与擦除电压同样多的电压。SG与第一边缘WL之间的电场(e1)可以随着擦除进行而增加。
还描绘了第一边缘WL与第二边缘WL之间的电场。该电场(e2)可以随着擦除进行而增加。然而，因为施加至第二边缘字线的电压随着擦除脉冲序列进行而增加，因此可以将第一边缘WL与第二边缘WL之间的电场增加保持为更小。这可以帮助防止或减少第一边缘字线与第二边缘字线之间的绝缘体(例如，介电质如氧化硅)的击穿。
在图17的实施方式中，施加至第二边缘WL的电压增加，但是以与施加至第一边缘字线的电压的增加相比更小的增量而增加。这个构思可以延伸至其他边缘字线。例如，施加至第三边缘字线的电压可以随着擦除进行而增加。然而，这可以以与施加至第二边缘字线的电压的增加相比更小的增量来进行。因此，对于离第一边缘字线更远的边缘字线而言，电压增加的幅值可以更小。
注意，由于WL耦接至浮置栅极(FG)，如果随着增加V_erase来逐步升高第一边缘WL电压，则可能潜在地降低与第二边缘WL关联的存储器单元的擦除速度。例如，第一边缘WL可以电容偶接至与第二边缘WL关联的存储器单元的FG。如果第二边缘WL是数据WL，则不期望降低擦除速度。在一种实施方式中，随着擦除进行逐步降低第二边缘WL的电压。
图18是在擦除处理的一种实施方式期间施加的电压的图，其中，随着擦除进行逐步降低施加至第二边缘WL的电压。描绘了随着施加至第一边缘WL的电压的增加，擦除电压(脉冲)增加。从一个脉冲至下一个脉冲，第一边缘WL的增加可以比擦除电压的增加在幅值上更小。
在图18的实施方式中，施加至第二边缘WL的电压随着更大的幅值擦除电压而降低。施加至第二边缘字线的电压的初始幅值可以比施加至第一边缘WL的电压的初始幅值更大，但是作为替选施加至第二边缘字线的电压的初始幅值可以比施加至第一边缘WL的初始幅值更小或者可以是与施加至第一边缘WL的初始幅值相同的大小。
在图18描绘的实施方式中，施加至第三边缘WL的电压在整个擦除序列中保持恒定。然而，施加至第三边缘WL的电压可以随着擦除进行而增加或减少。
注意，如果要使WL的电压随着擦除进行而增加，那么该增加不需要在每个新擦除脉冲的情况下发生。增加可以仅在预定数量的擦除脉冲之后开始或者可以仅在擦除脉冲的幅值已经达到某个电平之后开始。此外，增加可以在预定数量的擦除脉冲之后停止或者在擦除脉冲的幅值已经达到某个电平时停止。可以结合这两个因素。同样地，如果要使WL电压随着擦除进行而降低，那么可以执行类似的动作。
图19A是确定在擦除操作期间是否增加WL电压的处理的一种实施方式的流程图。该处理可以针对第一边缘WL、第二边缘WL等来执行。可以在处理1500的步骤1516中使用该处理。可以在如图13、图16、图17、图18中描绘的边缘WL电压的渐变方案的情况下使用该处理，但是不限于此。然而，边缘WL电压可以在更低的擦除电压和/或更高的擦除电压下保持恒定而不是渐变。
在步骤1902中，确定擦除循环计数是否大于N1且小于N2。如果擦除循环计数大于N1且小于N2，则在步骤1904中增加边缘WL电压。增加可以取决于针对哪一字线。在一种实施方式中，增加与擦除电压的增加为相同幅值(或者接近相同幅值)。这可以是针对第一边缘WL的情况。在一种实施方式中，增加比擦除电压的增加在幅值上更小。注意，增加边缘WL电压的替选是降低边缘WL电压，如在图18的针对第二边缘WL的示例中。
如果步骤1902的测试为否，则在步骤1906中使边缘WL维持在其先前的电平处。注意，N1可以是任何数值，包括0，使得在第一擦除脉冲上，边缘WL电压增加。N2可以是比N1大的任何数，包括比最高可能擦除循环计数更大的数。
图19B是确定在擦除期间是否增加边缘WL电压的处理的一种实施方式的流程图。该处理可以针对第一边缘WL、第二边缘WL等来执行。可以在处理1500的步骤1516中使用该处理。该处理与图19A的一个处理类似，但是该处理基于擦除脉冲幅值。可以在如图13、图16、图17、图18中描绘的边缘WL电压的渐变方案的情况下使用该处理，但是不限于此。
在步骤1922中，确定擦除脉冲幅值是否大于V1且小于V2。注意，V1可以是任何电压(包括比最低可能V_erase小的电压)，以使得在第一擦除脉冲上，电压增加。V2可以是比V1大的任何电压，包括比最高可能V_erase更高的电压。
如果擦除脉冲幅值大于V1且小于V2，则在步骤1924中增加边缘WL电压。增加可以取决于这是针对哪一字线。在一种实施方式中，增加与擦除电压的增加为相同的幅值。这可以是针对第一边缘WL的情况。在一种实施方式中，增加比擦除电压的增加在幅值上更小。注意，增加边缘WL电压的替选是减少边缘WL电压，如在图18的针对第二边缘WL的示例中。如果步骤1922的测试为否，则在步骤1926中使边缘WL维持在其先前的电平。
电压开始/停止改变所处的点可以针对不同的边缘WL而不同。图19C是第一边缘WL和第二边缘WL具有不同开始/停止点的处理的一种实施方式的流程图。在步骤1932中，确定擦除循环计数是否大于N1且小于N2。如果擦除循环计数大于N1且小于N2，则在步骤1934中增加第一边缘WL电压。如果步骤1932的测试为否，则在步骤1936中使第一边缘WL维持在其先前的电平。注意，N1可以是任何数(包括0)，以使得在第一擦除脉冲上，电压增加。N2可以是比N1大的任何数，包括比最高可能擦除循环计数更大的数。在该处理中N1与N2不需要与在图19A的处理中引用的N1与N2相同。
在步骤1938中，确定擦除循环计数是否大于N3且小于N4。注意，N3可以是任何数，包括0，使得在第一擦除脉冲上，电压增加。N4可以是比N3大的任何数，包括比最高可能循环计数的更大的数。
如果步骤1938的测试为是，则在步骤1940中改变第二边缘WL电压。该改变可以是增加或减少。如果步骤1938的测试为否，则在步骤1942中使第二边缘WL维持在其先前的电平处。
图19D是施加擦除条件的一种实施方式的流程图。这些条件可以施加至NAND存储器阵列。可以在处理1500的步骤1504期间使用该处理。在步骤1952中，将位线浮置。在步骤1954中，浮置选择线(例如，SGS、SGD)。这可以包括浮置SGD与SGS二者。在步骤1956处，将公共源极线浮置。
在步骤1958中，向第一边缘WL施加电压。该电压可以随着擦除进行(例如，进一步进入擦除脉冲的序列)而增加。图13、图16、图17及图18示出了几个示例性增加。步骤1958可以包括这些或其他增加中的任何增加。注意，可以向NAND串的每个端部处的第一边缘字线施加该电压。如果仅向NAND串的一个端部的第一边缘字线施加该电压，则可以向在任一端部的第一边缘字线施加该电压。
在步骤1960中，向第二边缘字线施加电压。如在图13与图16中所描绘的，该电压可以与擦除电压无关。如在图17中所描绘的，该电压可以随着擦除序列进行而增加。如在图18中所描绘的，该电压可以随着擦除序列进行而减少。还要注意，如已经描述的可以将擦除电压相关电压施加至第三边缘字线、第四边缘字线。
在步骤1962中，向中间WL施加电压。中间字线可以是不被认为是边缘WL的任何字线。在该上下文下，中间字线是与上面提到的边缘WL不同的那些字线。中间字线的电压可以是低电压例如0V。该电压应适于使得能够擦除与数据WL关联的存储器单元。
在步骤1964中，向衬底(例如，p阱)施加擦除脉冲。该脉冲可以是在例如图13的示例中描绘的擦除电压中的一个擦除电压。
一种实施方式包括用于操作非易失性存储装置的方法，该方法包括以下内容。将擦除脉冲的序列施加至一组非易失性存储元件。擦除电压随着序列进行在幅值上增加。该组非易失性存储元件与多个字线和选择线关联。多个字线包括与选择线相邻的第一边缘字线。当施加序列中的擦除电压中的每个擦除电压时将选择线浮置。当施加序列中的擦除电压中的每个擦除电压时向第一边缘字线施加电压。对于擦除电压序列的至少一部分而言，施加至第一边缘字线的电压相对于施加至的第一边缘字线的先前电压在幅值上增加。
一种实施方式包括非易失性存储装置，非易失性存储装置包括一组非易失性存储元件、与该组非易失性存储元件关联的选择线以及与该组非易失性存储元件关联的多个字线。多个字线包括与选择线相邻的第一边缘字线。该装置还包括与多个字线、选择线以及该组非易失性存储元件通信的一个或更多个管理电路。一个或更多个管理电路将擦除电压的序列施加至该组非易失性存储元件，擦除电压随着序列进行在幅值上增加。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时将选择线浮置。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时向第一边缘字线施加电压。对于擦除电压序列的至少一部分而言，施加至第一边缘字线的电压相对于施加至第一边缘字线的先前电压在幅值上增加。
一种实施方式包括用于操作非易失性存储装置的方法，该方法包括以下内容。向在一组非易失性存储元件的NAND串的下面的衬底施加增加的擦除电压的序列，NAND串与多个数据字线、第一虚设字线、第二虚设字线、多个位线、第一选择线以及第二选择线关联，第一选择线与第一虚设字线相邻，第二选择线与第二虚设字线相邻。结合增加的擦除电压序列的至少一部分，向第一虚设字线与第二虚设字线施加增加的电压序列。当向衬底施加增加的擦除电压序列中的每个电压时将第一选择线与第二选择线浮置。当向衬底施加增加的擦除电压序列中的每个电压时向大部分数据字线施加近似零伏特电压。
一种实施方式包括非易失性存储装置，非易失性存储装置包括衬底与多个NAND串，多个NAND串包括在衬底上形成的非易失性存储元件、在NAND串的第一端的第一选择栅极以及在NAND串的第二端的第二选择栅极。该装置还包括与多个NAND串关联的多个位线、与第一选择栅极关联的第一选择线以及与第二选择栅极关联的第二选择线。该装置还包括与多个NAND串关联的多个字线。多个字线包括与第一选择线相邻的第一边缘字线和与第二选择线相邻的第二边缘字线。该装置还包括与多个字线、多个位线、第一选择线和第二选择线以及衬底通信的一个或更多个管理电路。一个或更多个管理电路向衬底施加幅值随着序列而增加的擦除电压的序列。一个或更多个管理电路当施加序列中的擦除电压中的每个擦除电压时将第一选择线与第二选择线浮置。一个或更多个管理电路结合擦除电压序列的至少一部分在幅值上的增加来向第一边缘字线与第二边缘字线施加在幅值上增加的电压序列。一个或更多个管理电路当向衬底施加增加的擦除电压序列中的每个电压时向多个字线中的大部分字线施加基本上恒定的电压。
相对于NAND型闪存提供了上述示例。然而，本发明的原理可以应用到其他类型的非易失性存储器，包括那些当前存在的非易失性存储器以及那些考虑使用待发展的新技术的非易失性存储器。
用于示出和描述的目的，给出了本发明的前述详细描述。其并不旨在穷举或将本发明限制为所公开的精确形式。可以根据以上教示做出许多修改和变型。选择所描述的实施方式是为了最好地解释本发明的原理及实际应用，从而使得本领域的其他技术人员能够最佳地利用具有适于所预期的特定用途的各种修改和各种实施方式的本发明。其旨在由所附权利要求书来限定本发明的范围。

Claims (15)

1.一种用于操作非易失性存储装置的方法，所述方法包括：
将幅值随着擦除电压的序列进行而增加的所述擦除电压的序列施加至一组非易失性存储元件，所述一组非易失性存储元件与多个字线以及选择线关联，所述多个字线包括与所述选择线相邻的第一边缘字线(1402)；
当施加所述序列中的所述擦除电压中的每个擦除电压时将所述选择线浮置(1404)；以及
当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加(1406)。
2.根据权利要求1所述的方法，其中，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加与对应擦除电压的幅值的增加大约相同的幅值或者增加比对应的擦除电压的幅值的增加更小的幅值。
3.根据权利要求1或2所述的方法，还包括：
基于擦除循环计数或者基于擦除电压幅值来确定：针对所述擦除电压中的哪个擦除电压，施加至所述第一边缘字线的所述电压应当在幅值上增加。
4.根据权利要求1至3中任一项所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括：
当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上增加。
5.根据权利要求4所述的方法，其中，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上增加比施加到所述第一边缘字线的对应电压的幅值的增加更小的幅值。
6.根据权利要求1至3中任一项所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括：
当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上减少。
7.根据权利要求1至6中任一项所述的方法，其中，所述第一边缘字线是虚设字线，所述非易失性存储元件被布置成在衬底上的NAND串，以及所述方法还包括：
当将所述擦除电压中的每个擦除电压施加至所述一组非易失性存储元件时，将近似于0V的电压施加至所述多个字线中的未接收渐增的电压或渐减的电压的字线，所述擦除电压被施加至所述衬底。
8.根据权利要求1所述的方法，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，以及所述方法还包括：
当施加所述序列中的擦除电压中的每个擦除电压时向所述第二边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至所述第二边缘字线的先前电压在幅值上改变；
其中，当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压包括：仅在第一预定数量的擦除电压被施加之后或者仅在所述擦除电压已经达到第一预定幅值之后开始增加施加至所述第一边缘字线的电压的幅值；
其中，当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第二边缘字线施加电压包括：仅在第二预定数量的擦除电压被施加之后或者仅在所述擦除电压已经达到第二预定幅值之后开始改变施加至所述第二边缘字线的电压的幅值。
9.一种非易失性存储装置，包括：
一组非易失性存储元件(308至322)；
选择线(SGS或SGD)，所述选择线与所述一组非易失性存储元件关联；
多个字线(WL0、WL1、WL2、…)，所述多个字线与所述一组非易失性存储元件关联，所述多个字线包括与所述选择线相邻的第一边缘字线；以及
一个或更多个管理电路(420、442、440、430、444)，所述一个或更多个管理电路与所述多个字线、所述选择线以及所述一组非易失性存储元件通信，所述一个或更多个管理电路向所述一组非易失性存储元件施加幅值随着擦除电压的序列进行而增加的所述擦除电压的序列，所述一个或更多个管理电路当施加所述序列中的所述擦除电压中的每个擦除电压时将所述选择线浮置，所述一个或更多个管理电路当施加所述序列中的所述擦除电压中的每个擦除电压时向所述第一边缘字线施加电压，对于所述擦除电压的序列的至少一部分，施加至所述第一边缘字线的所述电压相对于施加至所述第一边缘字线的先前电压在幅值上增加。
10.根据权利要求9所述的非易失性存储装置，其中，所述一个或更多个管理电路向所述第一边缘字线施加下述电压：所述电压增加与对应擦除电压的幅值的增加大约相同的幅值或者增加比对应擦除电压的幅值的增加更小的幅值。
11.根据权利要求9或10所述的非易失性存储装置，其中，所述一个或更多个管理电路基于擦除循环计数或者基于擦除电压幅值来确定：针对所述擦除电压中的哪个擦除电压，施加至所述边缘字线的所述电压应当在幅值上增加。
12.根据权利要求9至11中任一项所述的非易失性存储装置，其中，所述多个字线包括与所述第一边缘字线相邻的多个边缘字线，其中，所述一个或更多个管理电路向所述多个边缘字线施加电压序列，对于所述擦除电压的序列的至少一部分，施加至所述多个边缘字线的电压相对于施加至所述多个边缘字线的先前电压在幅值上增加，对于距所述第一边缘字线越远的边缘字线，所述电压增加的幅值越少。
13.根据权利要求9至11中任一项所述的非易失性存储装置，其中，所述多个字线包括与所述第一边缘字线相邻的第二边缘字线，所述一个或更多个管理电路向所述第二边缘字线施加电压序列，对于所述擦除电压的序列的至少一部分，施加至所述第二边缘字线的所述电压相对于施加至第二边缘字线的先前电压在幅值上减少，所述第二边缘字线是数据字线。
14.根据权利要求13所述的非易失性存储装置，其中，所述第一边缘字线是虚设字线，所述第二边缘字线是数据字线。
15.根据权利要求9至14中任一项所述的非易失性存储装置，其中，所述第一边缘字线是虚设字线，所述非易失性存储元件被布置成在衬底上的NAND串，其中，所述一个或更多个管理电路当向所述一组非易失性存储元件施加所述擦除电压中的每个擦除电压时将近似于0V的电压施加至所述多个字线中的未接收渐增的电压的字线，所述一个或更多个管理电路将所述擦除电压施加至所述衬底。
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