TWI527041B - Semiconductor memory device - Google Patents

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TWI527041B
TWI527041B TW103122719A TW103122719A TWI527041B TW I527041 B TWI527041 B TW I527041B TW 103122719 A TW103122719 A TW 103122719A TW 103122719 A TW103122719 A TW 103122719A TW I527041 B TWI527041 B TW I527041B
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TW
Taiwan
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voltage
word line
memory
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memory cell
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TW103122719A
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Inventor
Takuya Futatsuyama
Masanobu Shirakawa
Kenichi Abe
Original Assignee
Toshiba Kk
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Description

半導體記憶裝置 [相關申請案]
本申請案享受以日本專利申請案2014-51934號(申請日：2014年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶裝置。
已知有一種三維地排列有記憶胞之NAND型快閃記憶體。
本發明係提供一種可提高動作性能之半導體記憶裝置。
實施形態之半導體記憶裝置包括：第1及第2記憶胞，其積層於半導體基板之上方；第3及第4記憶胞，其積層於第1及第2記憶胞之上方；第1至第4字元線，其分別連接於第1至第4記憶胞之閘極電性；及列解碼器，其向第1至第4字元線施加電壓。列解碼器係於進行對於第1記憶胞之寫入動作時，向第1字元線施加第1編程電壓，於進行對於第2記憶胞之寫入動作時，向第2字元線施加上述第1編程電壓。又，列解碼器係於進行對於第3記憶胞之寫入動作時，向第3字元線施加第2編程電壓，於進行對於第4記憶胞之寫入動作時，向第4字元線施加第2編程電壓。並且，第2編程電壓較第1編程電壓電壓高。
1‧‧‧記憶系統
20‧‧‧半導體基板
21‧‧‧絕緣膜
22-1~22-4‧‧‧絕緣膜
23-1~23-3‧‧‧半導體層
24‧‧‧鰭式結構
24-1~24-4‧‧‧鰭式結構
25‧‧‧閘極絕緣膜
26‧‧‧電荷儲存層
27‧‧‧區塊絕緣膜
28‧‧‧控制閘極
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧源極線控制電路
115‧‧‧NAND串
120‧‧‧周邊電路部
121‧‧‧定序器
122‧‧‧電荷泵
123‧‧‧暫存器
124‧‧‧驅動器
130‧‧‧感測放大器單元
131‧‧‧調節器
132~134‧‧‧電晶體
140‧‧‧調節器
141~143‧‧‧電晶體
200‧‧‧控制器
210‧‧‧主機介面電路
220‧‧‧內部記憶體
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面
260‧‧‧ECC電路
A1~A3‧‧‧區域
AA‧‧‧半導體層
BC1~BC6‧‧‧接觸插塞
BG‧‧‧背閘極線
BL‧‧‧位元線
BL0~BL(L-1)‧‧‧位元線
BLK0、BLK1、BLK2‧‧‧區塊
BT‧‧‧背閘極電晶體
CP1、CP2‧‧‧接觸插塞
CPWELL‧‧‧井配線
GR1-1~GR4-1、CSG1~CSG4、GSL1、GSL2、GSRC‧‧‧串群組
MH‧‧‧記憶孔
MH1~MH3‧‧‧記憶孔
MT0~MT7‧‧‧記憶胞電晶體
MU‧‧‧記憶體單位
MU1、MU2‧‧‧記憶體單位
SC‧‧‧接觸插塞
SC1~SC3‧‧‧接觸插塞
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0~SGS3‧‧‧選擇閘極線
SL‧‧‧源極線
SL0~SL3‧‧‧源極線
SR1~SR3‧‧‧NAND串
SSL1~SSL4‧‧‧控制信號線
ST1、ST2‧‧‧選擇電晶體
SU0~SU3‧‧‧串單元
WL0~WLn‧‧‧字元線
WLD0~WLDn‧‧‧字元線
WLDD0~WLDD2‧‧‧虛設字元線
WLDS0、WLDS1‧‧‧虛設字元線
WLS0~WLSn‧‧‧字元線
WLSD0~WLSD2‧‧‧虛設字元線
圖1係第1實施形態之記憶系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之記憶胞陣列之電路圖。
圖4係第1實施形態之NAND串之一例之剖面圖。
圖5係表示第1實施形態之記憶胞之一例之閾值分佈的曲線圖。
圖6係第1實施形態之感測放大器及源極線控制電路之電路圖。
圖7係第1實施形態之寫入動作之流程表。
圖8係第1實施形態之NAND串之電路圖。
圖9係第1實施形態之NAND串之電路圖。
圖10係進行第1實施形態之寫入動作時之時序圖。
圖11係第1實施形態之字元線電壓之時序圖。
圖12係第1實施形態之NAND串之一例的剖面圖。
圖13係表示第1實施形態之相對於字元線之位置之記憶孔直徑與編程電壓之關係的曲線圖。
圖14係表示第1實施形態之相對於字元線之位置之編程電壓之關係的曲線圖。
圖15係表示第2實施形態之記憶胞之一例之閾值分佈的曲線圖。
圖16係表示進行第2實施形態之寫入時之閾值分佈之變化的曲線圖。
圖17係第2實施形態之寫入動作之流程表。
圖18係進行第2實施形態之寫入動作時之時序圖。
圖19係進行第2實施形態之寫入動作時之時序圖。
圖20係表示第2實施形態之檢測動作之概念的圖表。
圖21係表示第2實施形態之相對於字元線之位置之檢測電壓之關係的曲線圖。
圖22(a)-(c)係進行第2實施形態之變化例之寫入動作時的時序圖。
圖23(a)、(b)係進行第2實施形態之變化例之寫入動作時的時序圖。
圖24係表示第3實施形態之相對於字元線之位置的記憶孔直徑與編程電壓之關係之曲線圖。
圖25係表示第3實施形態之相對於字元線之位置之VPASS與VPGM之關係的圖表。
圖26係表示第3實施形態之相對於字元線之位置之VPASS與VPGM之關係的圖表。
圖27係表示第3實施形態之相對於字元線之位置之VPASS與VPGM之關係的圖表。
圖28係第4實施形態之NAND串之剖面圖。
圖29係表示第4實施形態之相對於字元線之位置之記憶孔直徑與編程電壓之關係的曲線圖。
圖30係表示第4實施形態之相對於字元線之位置之記憶孔直徑與VPASS之關係的圖表。
圖31係表示第4實施形態之變化例之相對於字元線之位置之記憶孔直徑與VPASS之關係的圖表。
圖32係第4實施形態之變化例之NAND串的剖面圖。
圖33係第5實施形態之第1例之NAND串的剖面圖。
圖34係第5實施形態之第2例之NAND串的剖面圖。
圖35係第5實施形態之第3例之NAND串的剖面圖。
圖36係第5實施形態之第4例之NAND串的剖面圖。
圖37係第6實施形態之第1例之記憶胞陣列的電路圖。
圖38係第6實施形態之第1例之記憶胞陣列的立體圖。
圖39係第6實施形態之第1例之記憶胞陣列的俯視圖。
圖40係沿圖39中之40-40線之剖面圖。
圖41係沿圖39中之41-41線之剖面圖。
圖42係沿圖39中之42-42線之剖面圖。
圖43係第6實施形態之讀出動作之流程表。
圖44係第6實施形態之寫入動作之時序圖。
圖45係第6實施形態之第2例之記憶胞陣列的立體圖。
圖46係第6實施形態之第2例之記憶胞陣列的俯視圖。
圖47係沿圖46中之47-47線之剖面圖。
圖48係沿圖46中之48-48線之剖面圖。
以下，參照圖式對實施形態進行說明。再者，於以下說明中，對於具有相同功能及構成之構成要素，附加共用之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板之上方積層有記憶胞之三維積層型NAND型快閃記憶體，進行說明。
1.1構成
1.1.1記憶系統之構成
首先，使用圖1，對本實施形態之包括半導體記憶裝置之記憶系統之構成進行說明。圖1係本實施形態之記憶系統之方塊圖。
如圖所示，記憶系統1包括NAND型快閃記憶體100及控制器200。控制器200及NAND型快閃記憶體100例如可藉由該等之組合而構成一個半導體裝置，作為其例，可列舉如SDTM卡般之記憶卡、及SSD(solid state drive，固態硬碟)等。
NAND型快閃記憶體100包括複數個記憶胞，非揮發地記憶資料。NAND型快閃記憶體100之構成之詳情於以下敍述。
控制器200係對來自外部之主機機器之命令進行應答，命令 NAND型快閃記憶體100進行讀出、寫入、抹除等。又，對NAND型快閃記憶體100中之記憶空間進行管理。
控制器200包括：主機介面電路210、內部記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC(Error Correction Code，錯誤校正碼)電路260。
主機介面電路210係經由控制器匯流排與主機機器連接，操縱與主機機器之通信。並且，將自主機機器接收之命令及資料分別傳送至CPU 230及緩衝記憶體240。又，對CPU 230之命令作出應答，將緩衝記憶體240內之資料傳送至主機機器。
NAND介面電路250係經由NAND匯流排與NAND型快閃記憶體100連接，操縱與NAND型快閃記憶體100之通信。並且，將自CPU 230接收之命令傳送至NAND型快閃記憶體100，又，於進行寫入時，將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而，於進行讀出時，將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。
CPU 230係控制整個控制器200之動作。例如，CPU 230係於自主機機器接收寫入命令時，對其作出應答，並發行基於NAND介面之寫入命令。於讀出及抹除時，亦相同。又，CPU 230執行耗損平均等用以對NAND型快閃記憶體100進行管理之各種處理。進而，CPU 230執行各種運算。例如，執行資料之加密處理或隨機化處理等。
ECC電路260執行資料之錯誤訂正(ECC，Error Checkingand Correcting，錯誤檢查與校正)處理。即，ECC電路260係於進行資料之寫入時，基於寫入資料生成同位，於進行讀出時利用同位生成校正子而檢測錯誤，並訂正該錯誤。再者，CPU 230亦可具有ECC電路260之功能。
內部記憶體220係例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，可用作CPU 230之作業區域。並且，內部記憶體220係保持用以管理NAND型快閃記憶體100之韌體、及各種控制表等。
1.1.2半導體記憶裝置之構成
繼而，對NAND型快閃記憶體100之構成進行說明。
1.1.2.1半導體記憶裝置之整體構成
圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖所示，NAND型快閃記憶體100大致包括核心部110及周邊電路120。
核心部110包括：記憶胞陣列111、列解碼器112、感測放大器113及源極線控制電路114。
記憶胞陣列111包括分別為與字元線及位元線相關之複數個非揮發性記憶胞之集合的複數個區塊BLK(BLK0、BLK1、BLK2…)。區塊BLK係資料之抹除單元，同一區塊BLK內之資料被批次抹除。區塊BLK之各者包括作為串列連接有記憶胞之NAND串115之集合的複數個串單元SU(SU0、SU1、SU2…)。當然，記憶胞陣列111內之區塊數、及1個區塊BLK內之串單元數為任意數。
列解碼器112係對區塊位址及頁面位址進行解碼，並選擇對應之區塊之任一字元線。並且，列解碼器112向選擇字元線及非選擇字元線施加適當之電壓。
感測放大器113係於進行資料之讀出時，對自記憶胞位元線所讀出之資料進行感測或放大。又，於進行資料之寫入時，將寫入資料傳送至記憶胞。對於記憶胞陣列111之資料之讀出及寫入係藉由複數個記憶胞而進行，該單元為頁面。
源極線控制電路114係於進行資料之讀出時或進行抹除時等，施加於源極線上。
周邊電路120包括：定序器121、電荷泵122、暫存器123及驅動器124。
驅動器124係將資料之寫入、讀出及抹除所需之電壓供給至列解碼器112、感測放大器113及源極線控制電路114。該等電壓藉由列解碼器112、感測放大器113及源極線控制電路114而得以施加至記憶胞(下述之字元線、選擇閘極線、背閘極線、位元線及源極線)。
電荷泵122係使自外部賦予之電源電壓升壓，並將所需之電壓供給至驅動器124。
暫存器123保持各種信號。例如，保持資料之寫入或抹除動作之狀態，藉此向控制器通知動作是否已正常完成。或者，暫存器123亦可保持各種表。
定序器121控制整個NAND型快閃記憶體100之動作。例如，定序器121係於進行寫入時，控制賦予至字元線之編程電壓。即，定序器121係若自控制器200接收位址信號，則根據位址信號，自複數個編程電壓中選擇供給哪一個電壓，並將該選擇信號輸出至電荷泵122。電荷泵122係自複數個編程電壓中，將與上述選擇信號對應之編程電壓供給至驅動器124。驅動器124係將所接收之編程電壓輸出至列解碼器112。
1.1.2.2記憶胞陣列111
繼而，對上述記憶胞陣列111之構成之詳情進行說明。圖3係任一區塊BLK之電路圖，其他區塊BLK亦具有相同之構成。
如圖所示，區塊BLK包括例如4個串單元SU(SU0~SU3)。又，各個串單元SU包括複數個NAND串115。
NAND串115之各者包括：例如8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、及背閘極電晶體BT。記憶胞電晶體MT包括包含控制閘極及電荷儲存層之積層閘極，非揮發地保持資 料。再者，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其數量並無限定。背閘極電晶體BT亦與記憶胞電晶體MT相同地，包括包含控制閘極及電荷儲存層之積層閘極。其中，背閘極電晶體BT並非用以保持資料者，於進行資料之寫入、讀出及抹除時，僅作為電流路徑而發揮功能。記憶胞電晶體MT及背閘極電晶體BT係於選擇電晶體ST1、ST2之間，以串列連接該電流路徑之方式配置。再者，背閘極電晶體BT係設置於記憶胞電晶體MT3與MT4之間。該串列連接之一端側之記憶胞電晶體MT7之電流路徑係與選擇電晶體ST1之電流路徑之一端連接，另一端側之記憶胞電晶體MT0之電流路徑係與選擇電晶體ST2之電流路徑之一端連接。
串單元SU0~SU3之各者之選擇電晶體ST1之閘極係分別共用地連接於選擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極係分別共用地連接於選擇閘極線SGS0~SGS3。相對於此，位於相同區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極係分別共用地連接於字元線WL0~WL7，背閘極電晶體BT之控制閘極係共用地連接於背閘極線BG(於區塊BLK0~BLK2中，分別為BG0~BG2)。
即，字元線WL0~WL7及背閘極線BG係於相同區塊BLK0內之複數個串單元SU0~SU3之間共用地連接，相對於此，選擇閘極線SGD、SGS係即便位於相同區塊BLK0內，每個串單元SU0~SU3亦獨立。
又，於記憶胞陣列111內矩陣狀地配置之NAND串115中之，位於同一列之NAND串115之選擇電晶體ST1之電流路徑的另一端係共用地連接於任一位元線BL(BL0~BL(L-1)，(L-1)為大於等於1之自然數)。即，位元線BL係於複數個區塊BLK之間，共用地連接NAND串115。又，選擇電晶體ST2之電流路徑之另一端係共用地連接於源極線SL。源極線SL係於例如複數個區塊之間，共用地連接NAND串115。
如上所述，位於相同區塊BLK內之記憶胞電晶體MT之資料被批次抹除。相對於此，資料之讀出及寫入係因任一區塊BLK之任一串單元SU中之與任一字元線WL共用地連接之複數個記憶胞電晶體MT，而批次進行。將該單元稱為「頁面」。
關於記憶胞陣列111之構成，例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、及“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中。該等專利申請案之全部內容以參照之形式援用至本案說明書中。
圖4係NAND串115之一構成例之剖面圖。圖4所示之構成僅為一例，亦可為其他構成，關於若干變化，於下述實施形態中敍述。於記憶胞陣列111內，圖4所示之結構沿記載圖4之紙面之深度方向排列有複數個，且其等共有字元線WL0~WL7、選擇閘極線SGD及SGS、及背閘極線BG，從而形成1個串單元SU。
於半導體基板上，形成有例如列解碼器112及感測放大器113等周邊電路部。又，於半導體基板上，以被覆該周邊電路部之方式形成有層間絕緣膜，且於該層間絕緣膜上形成有記憶胞陣列111。即，如圖4所示，於半導體基板上方，形成有作為背閘極線BG而發揮功能之導電層(例如多晶矽層)。進而，於背閘極線BG上，形成有作為字元線WL0~WL7而發揮功能之複數個導電層(例如多晶矽層)。於字元線WL0上，形成有作為選擇閘極線SGS而發揮功能之導電層(例如多晶矽層)。進而，於字元線WL7上，形成有作為選擇閘極線SGD而發揮功能之導電層(例如多晶矽層)。
於本例中，字元線WL0及WL7形成於同一層上，字元線WL1及WL6形成於同一層上，字元線WL2及WL5形成於同一層上，字元線WL3及WL4形成於同一層上。
並且，以貫通選擇閘極線SGS及字元線WL0~WL3之方式形成有記憶孔MH，又，以貫通選擇閘極線SGD及字元線WL4~WL7之方式形成有另一記憶孔MH。於該等記憶孔MH內嵌入有半導體層AA，2個記憶孔MH內所嵌入之半導體層AA係藉由背閘極線BG內所形成之半導體層而得以連接。該半導體層AA係作為NAND串115之電流路徑而發揮功能，為於進行記憶胞電晶體MT之動作時形成有通道之區域。進而，於半導體層AA上形成有源極線SL及位元線BL。
記憶孔MH之直徑DMH係於背閘極線BG上方，自上層側朝向下層側逐漸變小。即，自字元線WL7朝向WL4，以及自字元線WL0朝向WL3，直徑DMH不斷變小。因此，記憶孔MH內之半導體層AA具有自上層側朝向下層側直徑逐漸變小之錐形狀。
圖5係表示本實施形態之記憶胞電晶體MT可取之閾值分佈。如圖所示，本例之記憶胞電晶體MT係可根據其閾值，保持1位元之資料(SLC(Single-Level Cell，單位階記憶體單元))。1位元資料係自閾值較低者起，依次為例如“E”位準、“P”位準。“E”位準係資料被抹除之狀態下之閾值，例如具有負值(亦可具有正值)，低於驗證電壓EV。“P”位準係於電荷儲存層內注入有電荷之狀態之閾值，“P”位準具有高於讀出位準“PR”之閾值(PR>EV)。
1.1.2.3關於感測放大器113之構成
繼而，參照圖6對感測放大器113之構成進行說明。圖6係與任一個NAND串115(1根位元線BL)對應之感測放大器113及源極線控制電路114之電路圖。感測放大器113係對應於位元線，具有圖6所示之構成，源極線控制電路114係對應於複數個源極線SL，具有圖6所示之構 成。
如圖所示，感測放大器113包括：感測放大器單元130、調節器131、及n通道MOS電晶體132~134。
關於電晶體132，信號BLS得以賦予至閘極，電流路徑之一端連接於位元線BL，另一端連接於電晶體133之電流路徑之一端。電晶體132係作為經由電晶體133將位元線BL連接於感測放大器單元130之開關而發揮功能。因此，除了進行抹除動作時以外，於選擇對應之位元線BL之情形時，信號BLS之電壓係設定為例如7~8V左右(可使電晶體132充分地成為接通狀態之電壓)。
關於電晶體134，信號BLP得以施加至閘極，預充電電壓VPRE得以施加至汲極。繼而，電晶體134係於進行資料之讀出時，經由感測放大器單元130、電晶體132及133，對位元線BL進行預充電。
調節器131係調節例如電源電壓，而生成具有特定值之電壓之信號BLC。信號BLC之電壓值係由例如定序器121之命令決定。
關於電晶體133，信號BLC得以賦予至閘極，電流路徑之一端經由電晶體132連接於位元線BL，另一端經由感測放大器單元130連接於電晶體134之源極。電晶體133係於例如進行讀出時，將位元線BL之電壓設定為與信號BLC對應之所需值。
感測放大器單元130係於進行資料之讀出時，檢測流入位元線BL之電流或位元線BL之電壓變化，對將位元線BL所讀出之資料進行感測或放大。經放大之資料係暫時保持於感測放大器單元130內之鎖存電路中，其後，經由未圖示之輸入輸出電路而輸出至外部(記憶體控制器200)。又，於進行資料之寫入時，暫時保持自記憶體控制器200賦予之寫入資料，並經由電晶體132及133將與寫入資料對應之電壓施加至位元線BL。
1.1.2.4關於源極線控制電路114之構成
繼而，繼續參照圖6對源極線控制電路114之構成進行說明。如圖所示，源極線控制電路114包括調節器140、及n通道MOS電晶體141~143。
關於電晶體141，信號GSRC得以賦予至閘極，電流路徑之一端連接於源極線SL，另一端連接於電晶體142及143之電流路徑之一端。電晶體141係作為將源極線SL連接於電晶體142及143之開關而發揮功能。因此，於選擇源極線SL之情形時，信號GSRC之電壓係設定為例如7~8V左右(可使電晶體141充分地成為接通狀態之電壓)。
關於電晶體143，信號SLP得以施加至閘極，例如電源電壓Vdd(例如3V)得以施加至電流路徑之另一端(汲極)。繼而，電晶體143係於進行資料之讀出時或進行抹除時等，經由電晶體141向源極線SL傳送電壓。
調節器140係調節例如電源電壓，而生成具有特定值之電壓之信號SLG。信號SLG之電壓值係由例如定序器121之命令決定。
關於電晶體142，信號SLG得以賦予至閘極，電流路徑之另一端接地(0V)。電晶體142係例如於進行讀出時，使源極線SL接地。此時，電晶體142之電流驅動力係由信號SLG決定。因此，源極線SL之電位係於電晶體143接通之情形時，由藉由電晶體143而傳送之電源電壓Vdd與根據信號SLG源極線SL接地之強度的平衡決定。又，於電晶體143斷開之情形時，藉由電晶體142而向源極線SL賦予0V。
1.1.3關於資料之寫入動作
繼而，對本實施形態之寫入動作進行說明。圖7係表示本實施形態之寫入動作之流程的流程表。
寫入動作大致包括：編程動作，其將電荷注入至電荷儲存層而使閾值上升；編程驗證動作，其對作為編程動作之結果之變化之閾值電壓進行確認。繼而，藉由重複進行該等動作組(稱為寫入順序)，而 寫入資料。再者，圖7所示之處理係主要藉由定序器121之控制而執行。
如圖所示，首先，NAND型快閃記憶體100自控制器200載入資料及位址信號。資料係保持於感測放大器113中，位址信號係輸入至定序器121(步驟S10)。
繼而，定序器121係基於位址信號，選擇適當之編程電壓VPGM，並命令電荷泵122執行該選擇結果。電荷泵122係對定序器121之命令作出應答，生成適當之編程電壓VPGM，並將其供給至驅動器124(步驟S11)。
繼而，對定序器121之命令作出應答，列解碼器112選擇字元線WL，並向選擇字元線WL施加編程電壓VPGM。進而，感測放大器113向位元線BL施加電壓。藉此，於記憶胞電晶體中，以頁面單元將步驟S10中所載入之資料編程(步驟S12)。將步驟S12之情況示於圖8。圖8係NAND串115之電路圖。如圖所示，向非選擇字元線施加電壓VPASS，向選擇字元線施加VPGM。電壓VPASS係無論保持資料如何均使記憶胞電晶體MT接通之電壓，電壓VPGM係用以藉由FN(Fowler-Nordheim，富雷-諾特海姆式)穿隧而將電荷注入至電荷儲存層之高電壓(VPGM>VPASS)。向背閘極線BG施加使電晶體BT接通之電壓VBG。進而，向選擇閘極線SGD及SGS分別施加電壓VSGD及0V。電壓VSGD係使與選擇位元線(0V)對應之選擇電晶體ST1接通，且使與非選擇位元線(V1>0V)對應之選擇電晶體ST1斷開的電壓。
繼而，對定序器121之命令作出應答，電荷泵122產生驗證電壓。繼而，列解碼器112將驗證電壓施加至選擇字元線WL，而執行編程驗證動作(步驟S13)。即，例如依據定序器121之命令，感測放大器113自選擇頁面讀出資料。繼而，定序器121係基於讀出資料，確認記憶胞電晶體MT之閾值是否上升至所需值。以下，於驗證中，將記憶 胞電晶體MT之閾值上升至所需值之情形稱為「通過」，將未上升之情形稱為「失敗」。將步驟S13之情況示於圖9。圖9係NAND串115之電路圖。如圖所示，向非選擇字元線施加電壓VREAD，向選擇字元線施加編程驗證電壓Vpv。電壓VREAD係無論保持資料如何均使記憶胞電晶體MT接通之電壓，電壓Vpv係與應進行編程之資料對應之電壓(VREAD>Vpv)。向背閘極線BG施加電壓VBG。進而，向選擇閘極線SGD及SGS分別施加電壓VSG。電壓VSG係使選擇電晶體ST1及ST2接通之電壓。
若大於等於頁面內之規定數之記憶胞通過驗證(步驟S14，是)，則對該頁面之寫入動作完成。另一方面，若已通過之記憶胞未達規定數，即，若已失敗之記憶胞數較多(步驟S14，否)，則定序器121判定寫入順序之重複次數是否達到最大次數(步驟S15)。若已達到，則寫入動作以編程失敗之形式完成(步驟S16)。若未達到，則返回步驟S11之處理。此時，定序器121使編程電壓VPGM逐步增加(步驟S17)。
使用圖10，對進行上述寫入動作時之各配線之電壓變化之情況進行說明。圖10係表示各配線之電壓變化之時序圖，表示1次之寫入順序。
如圖所示，於時間點t0，列解碼器112向選擇串單元之選擇閘極線SGD施加電壓VSGD_prog(>VSGD)。電壓VSGD_prog係使選擇電晶體ST1接通之電壓。
感測放大器113係對尚未通過編程驗證之位元線BL施加0V，對已通過之位元線BL及非選擇位元線BL施加電壓V1(未圖示)。選擇電晶體ST1將該等電壓自汲極傳送至源極。
接下來，於時間點t1，列解碼器112使選擇閘極線SGD之電位降低至VSGD。藉此，與已通過驗證之位元線BL及非選擇位元線BL對應之選擇電晶體ST1斷開。
繼而，列解碼器112向選擇字元線、非選擇字元線及背閘極線BG施加電壓VPASS(時間點t2)。其後，藉由選擇字元線之電位上升至VPGM，而執行編程動作。
另一方面，對於與已通過驗證之位元線BL及非選擇位元線BL對應之NAND串，由於選擇電晶體ST1為斷開狀態，因此通道電性地浮動。其結果，通道之電位因與字元線之耦合而上升，導致編程被禁止。
其後，定序器121執行編程驗證動作。即，列解碼器112使字元線WL之電位降低至0V，並且向選擇串單元SU中之選擇閘極線SGD及SGS施加電壓VSG，使選擇電晶體ST1及ST2接通(時間點t6)。
接下來，列解碼器112向選擇字元線施加驗證電壓Vpv，向非選擇字元線施加電壓VREAD。繼而，感測放大器113對位元線BL中所讀出之資料進行感測或放大。根據該讀出結果，定序器121判定對選擇頁面之寫入是否已完成(即，是否已通過驗證)。若寫入未完成，則重複進行對選擇頁面之編程動作。
1.1.4關於編程電壓VPGM
繼而，對進行上述編程動作時施加至選擇字元線WL之編程電壓VPGM進行說明。
關於本實施形態之編程電壓VPGM之初始值，施加至下層之字元線WL者較小，施加至上層之字元線WL者較大。換言之，關於編程電壓VPGM，施加至貫通之記憶孔直徑較大之字元線WL者較大，施加至記憶孔直徑較小之字元線WL者較小。
圖11係進行寫入動作時施加至選擇字元線WL之編程電壓VPGM及編程驗證電壓Vpv之時序圖。如圖所示，施加至下層之字元線WL之編程電壓VPGM的初始值為VPGM1，施加至中間層之字元線WL之編程電壓VPGM的初始值為VPGM2(=VPGM1+△V)，施加至上層之 字元線WL之編程電壓VPGM的初始值為VPGM3(=VPGM2+△V)。並且，編程電壓VPGM係每當重複進行寫入順序時，僅△VPGM逐步增加。因此，若以相同之寫入順序之次數進行比較，則始終施加至上層之字元線WL之VPGM(例如17~20V左右)大於施加至下層之字元線WL之VPGM(例如13~15V左右)。
繼而，以下對編程電壓VPGM之詳情之一例進行說明。圖12係NAND串115之更詳細之剖面圖。
如圖所示，NAND串115包括分別積層於位元線BL側及源極SL線側之(n+1)層字元線。n為大於等於1之自然數。於位元線側之背閘極BG上，依次積層有虛設字元線WLDD0、字元線WLD0、WLD1、…、WLDk-2、WLDk-1、WLDk、WLDk+1、WLDk+2、…、WLDn-3、WLDn-2、WLDn-1、WLDn、虛設字元線WLDD1、WLDD2。於虛設字元線WLDD2上，積層有例如4根選擇閘極線SGD。該等4層之選擇閘極線SGD係共用地電性連接，與1個選擇電晶體ST1等效。進而，於選擇閘極線SGD上配置有位元線BL，位元線BL與記憶孔MH內之半導體層電性連接。
於源極線側之背閘極BG上，依次積層有虛設字元線WLSD0、字元線WLS0、WLS1、…、WLSk-2、WLSk-1、WLSk、WLSk+1、WLSk+2、…、WLSn-3、WLSn-2、WLSn-1、WLSn、虛設字元線WLSD1、WLSD2。於虛設字元線WLSD2上，積層有4根選擇閘極線SGS。該等4層之選擇閘極線SGS係共用地電性連接，與1個選擇電晶體ST2等效。進而，於選擇閘極線SGS上配置有源極線SL，源極線SL與記憶孔MH內之半導體層電性連接。
於圖12中，(n+1)層字元線WL自下層依次屬於區域A1、A2及A3。並且，各區域A1、A2及A3中所含之字元線WL之層數分別為a1、a2及a2，均為大於等於2之自然數(a1+a2+a3=(n+1))。
圖13係表示相對於字元線WL之位置(區域A1~A3)之記憶孔直徑與編程電壓VPGM之初始值之關係的曲線圖。
如上所述，關於記憶孔之直徑DMH，越為貫通上層之字元線WL者越大，越為貫通下層之字元線WL者越小。並且，列解碼器112係將施加至區域A1、A2及A3之字元線WL之編程電壓VPGM的初始值分別設為VPGM1、VPGM2及VPGM3。並且，於該等初始值之間，存在VPGM1>VPGM2>VPGM3之關係。即，列解碼器112係對於越靠近上層側之字元線，越將編程電壓VPGM之初始值設定為較高，對於越靠近下層側之字元線，越設定為較低。換言之，列解碼器112係向記憶孔之直徑DMH較大之字元線施加較大之編程電壓VPGM，向記憶孔之直徑DMH較小之字元線施加較小之編程電壓VPGM。記憶孔之直徑DMH亦可稱為記憶胞之電晶體尺寸。
1.3第1實施形態之效果
如圖4及圖12中所說明般，記憶孔MH之直徑DMH係自上層朝向下層逐漸變小之錐狀。即，下層之記憶孔MH之直徑小於上層之記憶孔MH之直徑。
其原因在於，藉由將積層為複數層之字元線WL一次蝕刻而形成記憶孔，記憶孔MH變得越深，該傾向越顯著。
因此，於將相同電壓供給至各字元線時，位於記憶孔MH之直徑較大之位置之半導體層係與位於記憶孔MH之直徑較小之位置之半導體層相比，所施加之電場變弱。因此，配置於記憶孔MH之直徑較大之位置的記憶胞電晶體係與位於記憶孔MH之直徑較小之位置的記憶胞電晶體相比，難以形成通道。換言之，越靠近上層之記憶胞電晶體，資料越難以編程，越靠近下層之記憶胞電晶體，資料越容易編程。
考慮此種記憶胞電晶體之層依存性，於本實施形態中，自上層 側朝向下層側，即，伴隨記憶孔MH之直徑變小，使施加至選擇字元線之編程電壓VPGM之初始值逐漸降低。即，使施加至下層之記憶胞之編程電壓VPGM之初始值低於施加至上層之記憶胞之初始值。藉此，對於上層側及下層側之記憶胞，能以適當之編程電壓VPGM執行寫入動作，從而可使寫入動作高速化。
再者，編程電壓VPGM之初始值並不限定於圖13之關係。圖14係表示字元線WL之位置(層)與VPGM之初始值之關係的曲線圖。如圖所示，施加至區域A3中之最上層之字元線WLDn及WLSn的VPGM之初始值係亦可不同於施加至區域A3內之除此以外之字元線之VPGM的初始值(於圖14之例中，設定為較大(VPGM4)，但並不限定於此)。同樣地，施加至區域A1中之最下層之字元線WLD0、WLS0之VPGM的初始值係亦可不同於施加至區域A1內之除此以外之字元線之VPGM的初始值(於圖14之例中，設定為較小(VPGM0)，但並不限定於此)。
進而，於圖12至圖14中，對NAND串被分割為3個區域A1~A3之例子進行了說明，但亦可為分割為2個區域之情形，或者亦可為分割為大於等於4個區域之情形，並無限定。
2.第2實施形態
繼而，對第2實施形態之半導體記憶裝置進行說明。本實施形態係關於在上述第1實施形態中1個記憶胞電晶體可保持大於等於2位元之資料之情形(MLC(Multi-Level Cell，多位準單元))。以下，僅對不同於第1實施形態之方面進行說明。
2.1關於記憶胞電晶體之閾值分佈
將本實施形態之記憶胞電晶體之閾值分佈示於圖15。如圖所示，本實施形態之記憶胞電晶體MT係根據其閾值可保持例如2位元之資料。該2位元資料係自閾值較低者起依次為例如“E”位準、“A”位準、“B”位準及“C”位準。“A”~“C”位準係電荷儲存層內 注入有電荷之狀態之閾值，“A”位準具有高於讀出位準“AR”且低於讀出位準“BR”之閾值。“B”位準具有高於讀出位準“BR”且低於讀出位準“CR”之閾值。“C”位準具有高於讀出位準“CR”之閾值。
如此，藉由可取得4個閾值位準，各個記憶胞電晶體MT可記憶2位元之資料(4階資料(4-level data))。
圖16係表示資料寫入時之閾值分佈之變化的曲線圖。對於處於抹除狀態之記憶胞電晶體，首先，2位元資料中之低階位元被編程(Lower program，下位編程)。藉此，應寫入“B”位準或“C”位準資料之記憶胞電晶體MT之閾值上升至“M”位準。“M”位準具有大於電壓VM之閾值，例如為高於“AR”且低於“CR”之範圍之值。
繼而，高階位元資料被編程(Upper program，上位編程)。藉此，各記憶胞電晶體MT之閾值係設定為所需值。再者，低階位元編程及高階位元編程均藉由頁面單元而進行。
2.2關於資料之寫入動作
繼而，對本實施形態之寫入動作進行說明。圖17係表示本實施形態之2位元資料之寫入動作之流程的流程表，與第1實施形態中所說明之圖7對應。
寫入動作大致為：下位頁面編程與其編程驗證之組之重複進行、基於下位頁面編程之單元特性之檢測動作、及其後之上位頁面編程與其編程驗證之組之重複進行。再者，圖17所示之處理亦主要藉由定序器121之控制而執行。
如圖所示，於步驟S10及S11後，進行下位頁面編程(步驟S20)。下位頁面編程中所使用之VPGM係如上述第1實施形態中所說明般，具有層依存性，對於越靠近上層之字元線，設定為越高之值。
接下來，執行步驟S13~S16。步驟S13中所使用之驗證位準Vpv 例如為圖16中所說明之電壓VM。若即便到達最大重複次數亦未通過驗證，則寫入以編程失敗之形式完成。
於未達到最大重複次數之情形(步驟S15，否)時，定序器121判定重複次數是否已到達特定之次數(步驟S21)。若未達到(步驟S21，否)，則進入步驟S17，再次重複進行下位頁面寫入。
若達到特定之次數(步驟S21，是)，則定序器121執行檢測動作(步驟S22)。於檢測動作中，進行使用低於步驟S13中之驗證電壓之檢測電壓VL1的編程驗證動作。繼而，定序器121基於該編程驗證動作之結果，計數具有大於等於檢測電壓VL1之閾值之記憶胞電晶體數，判定其是否達到特定數。並且，於達到特定數之情形時，定序器121係使該時間點下之編程次數保持於例如暫存器123等中。
於檢測動作後，進入步驟S17。
於步驟S14中，若大於等於規定數之記憶胞電晶體通過驗證(步驟S14，是)，則定序器121完成下位頁面資料之寫入，繼而執行上位頁面資料之寫入。
即，定序器121係基於步驟S22中所獲得之檢測結果，選擇編程電壓VPGM，並命令電荷泵122執行該選擇結果。電荷泵122係對定序器121之命令作出應答，生成適當之編程電壓VPGM，並將其供給至驅動器124(步驟S23)。
繼而，對定序器121之命令作出應答，列解碼器112選擇字元線WL，並向選擇字元線WL施加編程電壓VPGM。進而，感測放大器113向位元線BL施加電壓。藉此，上位頁面資料被編程(步驟S24)。
其後，與下位頁面寫入相同，進行上位頁面編程驗證(步驟S26)，若通過(步驟S26，是)，則寫入動作完成。另一方面，於失敗之情形(步驟S26，否)時，重複進行上位頁面編程(步驟S24)，於編程次數達到最大重複次數之情形時，寫入動作以編程失敗之形式完成。
進行下位頁面寫入時之各配線之電壓係如第1實施形態中所說明之圖10所述，例如可使用電壓VM作為驗證電壓Vpv。關於編程電壓VPGM具有層依存性之方面，亦與第1實施形態相同。
圖18係表示上位頁面寫入時之各配線之電壓。不同於下位頁面寫入之方面在於：編程電壓VPGM並非依存於層，而依存於檢測動作結果，作為驗證電壓可使用Vpv1、Vpv2及Vpv3。驗證電壓Vpv1、Vpv2及Vpv3係相當於例如圖15中之“AR”、“BR”及“CR”。
圖19係表示下位頁面寫入時之選擇字元線WL之電位變化的時序圖，作為一例，表示選擇位於下層(區域A1)之字元線WL之情形。
如圖所示，於最初之編程時，使用VPGM1進行下位頁面編程，繼而，使用電壓VM進行編程驗證(第1循環)。其後，一面編程電壓逐步增加，一面重複進行相同之動作。並且，若圖17之步驟S21中之特定之重複次數為“3次”，則如圖19所示，於第3循環後緊接著進行檢測動作。即，使用檢測電壓VL1執行編程驗證動作。其後，接著重複進行下位頁面寫入。
使用圖20對進行檢測動作之意義進行說明。圖20係表示於檢測動作中具有大於等於檢測電壓VL1之閾值之記憶胞電晶體數成為大於等於規定數的寫入循環次數、與該次數對應之記憶胞電晶體之特性、及上位頁面編程時使用之編程電壓VPGM之初始值的表。
如圖所示，以較少之寫入循環數較多之記憶胞電晶體之閾值達到VL1之情況意指，該頁面內之記憶胞電晶體具有易編程(閾值易上升，或者編程速度較快)之特性。相反地，若多次執行寫入循環，規定數之記憶胞電晶體之閾值亦未達到VL1之情況意指，該頁面內之記憶胞電晶體具有難以編程(閾值難以上升，或者編程速度較慢)之特性。
因此，於進行上位頁面編程時，基於上述單元特性選擇編程電
壓VPGM之初始值。即，對於易編程之頁面，使用相對較低之電壓VPGM1'，對於難以編程之頁面，使用相對較高之電壓VPGM3'(>VPGM1')，對於具有通常之編程速度之頁面，使用中間電壓VPGM2'(其中，VPGM1'<VPGM2'<VPGM3')。
並且，定序器121或暫存器123係保持圖20中之至少寫入循環數與VPGM之初始值之關係。
2.3關於檢測電壓VL1
繼而，對進行上述檢測動作時施加至選擇字元線WL之檢測電壓VL1進行說明。
本實施形態之檢測電壓VL1之初始值係施加至下層之字元線WL者較小，施加至上層之字元線WL者較大。換言之，檢測電壓VL1係施加至貫通之記憶孔直徑越大之字元線WL者越大，施加至記憶孔直徑越小之字元線WL者越小。即，具有同編程電壓VPGM與字元線層之關係相同之關係。
圖21係表示相對於圖12中所說明之區域A1~A3之記憶孔直徑與檢測電壓VL1之關係的曲線圖。
如圖所示，列解碼器112係將施加至區域A1、A2及A3之字元線WL之檢測電壓VL1之值分別設為VL1-1、VL1-2及VL1-3。並且，於其等之間，存在VL1-1>VL1-2>VL1-3之關係。其中，VL1-1~VL1-3均為小於VM之電壓。
2.4第2實施形態之效果
根據本實施形態，於進行下位頁面寫入時，進行判斷記憶胞電晶體MT之特性之檢測動作。繼而，基於該檢測動作之結果，判斷各頁面是否為易於編程之頁面，並基於該判斷結果，決定進行上位頁面寫入時之編程電壓VPGM之大小。即，對於易於編程之頁面，使用較低之編程電壓VPGM，對於難以編程之頁面，使用較高之編程電壓 VPGM。藉此，可使寫入動作高速化。
此時，根據本實施形態，於進行檢測動作時施加至選擇字元線WL之檢測電壓具有層依存性。如第1實施形態中所說明般，由於記憶孔具有錐形狀，因此因層不同而導致記憶胞電晶體之特性(編程之容易度)不同。
因此，於本實施形態中，對照該特性，適當地設定檢測電壓VL1。因此，可準確地求出記憶胞特性。
再者，檢測動作之方法並不限定於上述實施形態中所進行之說明，可進行各種變形。
圖22係表示選擇字元線WL之電位變化之時序圖，表示自第3循環起至第4循環之情況。於圖22中，表示下層之字元線之例，關於中間層及上層之字元線亦相同。
(a)圖係與上述實施形態中所說明之圖19相同。對此，如(b)圖般，亦可更換檢測動作與第3循環之驗證動作之順序。又，如(c)圖所示，亦可連續地進行檢測動作及驗證動作。又，於(c)圖中，亦可使檢測動作與驗證動作之順序顛倒。
圖23係表示另一例之時序圖，(a)圖係表示選擇上層之字元線之情形，(b)圖係表示選擇下層之字元線之情形。
如圖所示，進行檢測動作之頻度亦可具有層依存性。更具體而言，關於上層之字元線，亦可將檢測動作之頻度設定為略低，關於下層之字元線，亦可將檢測動作之頻度設定為略高。若為圖23之例，則如(a)圖所示，上層之字元線係每進行4次寫入動作，進行1次檢測動作。另一方面，如(b)圖所示，下層之字元線係每進行2次寫入動作，進行1次檢測動作。
如上所述，越為下層之記憶胞電晶體，越容易寫入。換言之，記憶孔越小之記憶胞電晶體寫入速度越快。因此，可知：為了使上層 之記憶胞電晶體通過檢測動作，需要相對較多之寫入循環次數，下層之記憶胞電晶體以相對較少之寫入循環次數通過檢測動作。
因此，可藉由將上層之記憶胞電晶體之檢測動作之頻度設為略低，而省去無用之檢測動作，從而可提高寫入速度。
當然，於圖23中，對於例如位於中間層之字元線，亦可每進行3次寫入動作，進行1次檢測動作。該等次數為任意，只要越為上層，越將頻度設為較低即可。
又，於本實施形態中，關於檢測電壓VL1，將字元線分為下層、中間層及上層這3個區域A1~A3進行了說明，但亦可為2個區域或大於等於4個區域，又，區域之分割方法係亦可與用以設定電壓VPGM之圖12不同。繼而，與電壓VPGM相關之區域數及與檢測電壓VL1相關之區域數亦可相互不同。
3.第3實施形態
繼而，對第3實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1或第2實施形態中，進而電壓VPASS亦具有層依存性。以下，僅對不同於第1、第2實施形態之方面進行說明。
3.1關於電壓VPASS之層依存性
圖24係表示相對於字元線之位置之記憶孔直徑與電壓VPASS之關係的曲線圖。
如圖所示，電壓VPASS之值係設定為越為下層之字元線越小，越為上層之字元線越大。換言之，與編程電壓VPGM之情形相同地，對於記憶孔之直徑DMH較大之字元線施加較大之電壓VPASS，對於記憶孔之直徑DMH較小之字元線施加較小之電壓VPASS。
又，於NAND串內，每個鄰接之複數個字元線組均被群組化，施加至相同群組內之字元線之VPASS為相同值。
3.2關於電壓VPASS與VPGM之關係
圖25係表示於圖12之構成中，於選擇位元線側之位於相對較上層之任一字元線WLDk(k為0~n之任一者)時之施加至位元線側之字元線WLD0~WLDn及源極線側之字元線WLS0~WLSn之電壓的圖表。
如圖所示，於本例中，鄰接之非選擇字元線係以2根一組之形式被群組化，施加相同電壓VPASS。首先，對包括選擇字元線WLDk在內之位元線側之字元線WLD0~WLDn進行說明。於位元線側，向字元線WLDn及WLD(n-1)施加電壓VPASSD4，伴隨自此處起靠近下層，所施加之電壓VPASS變低(於圖25中，VPASSD4>VPASSD5>VPASSD6)。
關於在上層側與選擇字元線WLDk鄰接之m2根非選擇字元線、以及於下層側鄰接之m1根非選擇字元線，進行與上述不同之處理。
對於選擇字元線WLDk施加編程電壓VPGM11。對於在上層側與選擇字元線WLDk鄰接之m2根字元線WL(k+1)~WLD(n-6)，施加自電壓VPGAM11朝向電壓VPASSD6逐漸降低之電壓VPASSD(k+1)~VPASSD(k+m2)。即，以下之(1)式之關係成立。
VPGM11>VPASSD(k+1)>VPASSD(k+2)>…>VPASSD(k+m2-1)>VPASSD(k+m2)
…(1)式
又，對於在下層側與選擇字元線WLDk鄰接之m1根字元線WL(k-1)~WLD(k-m1)，施加自電壓VPGAM11起逐漸降低之電壓VPASSD(k-1)~VPASSD(k-m1)。即，以下之關係成立。
VPGM11>VPASSD(k-1)>VPASSD(k-2)>…>VPASSD(k-m1+1)>VPASSD(k-m1)
…(2)式
並且，對於字元線WLD(k-m1-1)至字元線WLD0，施加每2根依次降低之電壓VPASS。例如向字元線WLD(k-m1-1)及WLD(k-m1-2)施 加電壓VPASSD1，向字元線WLD(k-m1-3)及WLD(k-m1-4)施加電壓VPASSD2，向字元線WLD(k-m1-5)及WLD(k-m1-6)施加電壓VPASSD3。而且，VPASSD1>VPASSD2>VPASSD3之關係成立。又，於VPASSD6與VPASSD1之間，VPASSD6≧VPASS1之關係成立。
如上所述，電壓VPASS係基本上越為上層之字元線，設定為越高之值，越為下層之字元線，設定為越低之值。而且，電壓VPASS之值係以例如大於等於2根之單位變化。但，關於在下層側與選擇字元線鄰接之複數個非選擇字元線(將其稱為區域M1)、以及在上層側鄰接之複數個非選擇字元線(將其稱為區域M2)，進行不同之處理。
於區域M2中，施加上述說明之滿足(1)式之電壓VPASS。即，於區域M2中，自上層朝向下層電壓VPASS之值逐漸上升。另一方面，於區域M1中，施加上述說明之滿足(2)式之電壓VPASS。即，於區域M2中，自下層朝向上層電壓VPASS之值逐漸降低。藉此，鄰接之字元線間之電壓差得以緩和。
若將以上電壓VPASS之施加方法進一步一般化，則可如下所述地進行說明。即，將自最下層之字元線WLD0至區域M1為止之複數個字元線設為自下層按順序字元線層數為c1之區域C1、及字元線層數為c2之區域C2。又，將最上層之字元線WLDn至區域M2為止之複數個字元線設為自上層按順序字元線層數為d2之區域D2、及字元線層數為d1之區域D1。因此，c1+c2+m1+1+m2+d1+d2=n成立。繼而，以如下之方式施加電壓VPASS。
於區域C1與C2之交界，如下關係成立。
VPASSD(k-m1-c2+1)≧VPASSD(k-m1-c2)>VPASSD(k-m1-c2-1)≧VPASSD(k-m1-c2-2)
其中，VPASSD(k-m1-c2)係施加至區域C2中之非選擇字元線WLD(k-m1-c2)之電壓VPASS之值，VPASSD(k-m1-c2-1)係施加至區域 C1中之非選擇字元線WLD(k-m1-c2-1)之電壓VPASS之值。
同樣地，於區域D2與D1之交界，如下關係成立。
VPASSD(k+m2+d1+2)≧VPASSD(k+m2+d1+1)>VPASSD(k+m2+d1)≧VPASSD(k+m2+d1-1)
其中，VPASSD(k+m2+d1+1)係施加至區域D2中之非選擇字元線WLD(k+m2+d1+1)之電壓VPASS之值，VPASSD(k+m2+d1)係施加至區域D1中之非選擇字元線WLD(k+m2+d1)之電壓VPASS之值。
當然，於上述說明中，區域M1中下區域之分割數及區域M2中上層之分割數並不限定於2個，字元線亦可被分割為大於等於3個區域。
繼而，對不包括選擇字元線之源極線側之字元線WLS0~WLSn進行說明。於源極線側，向最上層之字元線WLSn及WLS(n-1)施加電壓VPASSS11，伴隨自此處起不斷靠至下層，所施加之電壓VPASS降低(於圖25中，VPASSS11>VPASSS12>VPASSS13)。
若將源極線側之電壓VPASS一般化，則可如下所述地進行說明。即，自最下層之字元線WLS0，依次為：字元線層數為e1之區域E1、字元線層數為e2之區域E2、及字元線層數為e3之區域E3。如此，e1+e2+e3=n成立。繼而，以下述之方式施加電壓VPASS。
於區域E1與E2之交界，如下關係成立。
VPASSS(e1+1)≧VPASSS(e1)>VPASSS(e1-1)≧VPASSS(e1-2)
其中，VPASSS(e1)係施加至區域E2中之非選擇字元線WLS(e1)之電壓VPASS之值，VPASSS(e1-1)係施加至區域E1中之非選擇字元線WLS(e1-1)之電壓VPASS之值。
同樣地，於區域E2與E3之交界，如下關係成立。
VPASSS(e1+e2+1)≧VPASSS(e1+e2)>VPASSS(e1+e2-1)≧VPASSS(e1+e2-2)
其中，VPASSS(e1+e2)係施加至區域E3中之非選擇字元線 WLS(e1+e2)之電壓VPASS之值，VPASSS(e1+e2-1)係施加至區域E2中之非選擇字元線WLS(e1+e2-1)之電壓VPASS之值。
再者，最上層之非選擇字元線WLSn之電壓VPASSSn係亦可不同於施加至相同區域E3中所含之其他非選擇字元線WLS之電壓。又，最下層之非選擇字元線WLS0之電壓VPASSS0係亦可不同於施加至相同區域E1中所含之其他非選擇字元線WLS之電壓。這與第1實施形態中所說明之圖14為相同之關係。
當然，於上述說明中，對源極線側之字元線被分割為3個區域之例進行了說明，但亦可分割2個區域，或者亦可分割大於等於4個區域。
再者，上述說明中之常數m(於本例中為m1及m2)、c(於本例中為c1及c2)、d(於本例中為d1及d2)、e(於本例中為e1及e2)為任意數，可根據所選擇之字元線WL之位置(即k之值)、或字元線層數n適當變更。
於選擇源極線側之字元線之情形時，於上述說明中，將WLD替換為WLS，將WLS替換為WLD，將VPASSD替換為VPASSS，將VPASSS替換為VPASSD即可。
圖26及圖27係分別表示選擇中間層之字元線之情形、及選擇下層之字元線之情形。於該情形時，與圖25相同之關係成立。
3.3本實施形態之效果
如第1實施形態中所說明般，因記憶孔之尺寸而導致記憶胞電晶體之尺寸不同。基於上述情況，不僅編程特性不同，讀出特性亦不同。更具體而言，記憶孔之尺寸越小，越容易接通，記憶孔之尺寸越大，越難以接通。
因此，根據本實施形態，對於記憶孔之尺寸越小之下層之非選擇字元線，使電壓VPASS越小，對於記憶孔之尺寸越大之上層之非選 擇字元線，使電壓VPASS越大。
藉此，可對非選擇字元線施加適當之電壓，從而可提高寫入動作可靠性。
又，不僅根據層簡單地使VPASS之值變化，而且對於與選擇字元線鄰近之非選擇字元線，以鄰接字元線間之電位差逐漸變化之方式設定VPASS之值(圖25之區域M1及M2)。藉此，亦可考慮到字元線間之耐受電壓。
再者，電壓VPASS之值係於重複進行編程動作期間，亦可維持為一定值，或者亦可與VPGM相同地逐步增加。
又，上述VPASS相關之實施形態係亦可全部相同地應用於讀出電壓VREAD。即，可對照記憶孔之直徑，改變電壓VREAD之大小。
4.第4實施形態
繼而，對第4實施形態之半導體記憶裝置進行說明。本實施形態係於上述第1至第3實施形態中藉由複數次蝕刻而形成記憶孔。以下，僅對不同於第1至第3實施形態之方面進行說明。
4.1關於NAND串之構成
首先，使用圖28對本實施形態之NAND串之構成進行說明。圖28係NAND串之剖面圖。於圖28中，表示藉由3個步驟形成記憶孔之情形。藉由大於等於4個步驟而形成之情形亦相同。
如圖所示，自位元線BL或源極線SL到達至背閘極電晶體BT之記憶孔係自下層分別依次形成有3個記憶孔MH1、MH2及MH3者。
並且，各個記憶孔MH1~MH3具有錐形狀。因此，最下層之記憶孔MH1之上端之直徑大於中間層之記憶孔MH2之下端之直徑，中間層之記憶孔MH2之上端之直徑大於最上層之記憶孔MH3之下端之直徑，最上層之記憶孔MH3之直徑大於其下端之直徑。
4.2關於編程電壓VPGM
圖29係表示相對於字元線之位置之記憶孔直徑與編程電壓VPGM之關係的曲線圖。
如圖所示，VPGM之值係對照各記憶孔MH1~MH3之直徑而設定。即，於選擇與記憶孔MH1之最下層之區域A1對應之字元線時，施加VPGM1-1，於選擇與記憶孔MH1之中間層之區域A2對應之字元線時，施加VPGM2-1，於選擇與記憶孔MH1之最上層之區域A3對應之字元線時，施加VPGM3-1。並且，VPGM1-1<VPGM2-1<VPGM3-1之關係成立。
又，於選擇與記憶孔MH2之最下層之區域A1對應之字元線時，施加VPGM1-2，於選擇與記憶孔MH2之中間層之區域A2對應之字元線時，施加VPGM2-2，於選擇與記憶孔MH2之最上層之區域A3對應之字元線時，施加VPGM3-2。並且，VPGM1-2<VPGM2-2<VPGM3-2之關係成立，於記憶孔MH1與MH2之階差部分，VPGM1-2<VPGM3-1之關係成立。
進而，於選擇與記憶孔MH3之最下層之區域A1對應之字元線時，施加VPGM1-3，於選擇與記憶孔MH3之中間層之區域A2對應之字元線時，施加VPGM2-3，於選擇與記憶孔MH3之最上層之區域A3對應之字元線時，施加VPGM3-3。並且，VPGM1-3<VPGM2-3<VPGM3-3之關係成立，於記憶孔MH2與MH3之階差部分，VPGM1-3<VPGM3-2之關係成立。
再者，VPGM1-1、VPGM1-2及VPGM1-3既可為相同值，亦可為不同值。該等之值係根據記憶孔MH1~MH3之尺寸而決定。此情況係針對VPGM2-1、VPGM2-2及VPGM2-3亦相同，又，針對VPGM3-1、VPGM3-2及VPGM3-3亦相同。
4.3關於電壓VPASS
圖30係表示相對於字元線之位置之記憶孔直徑與電壓VPASS之關 係的圖表。
如圖所示，VPASS之值係與VPGM相同地，對照各記憶孔MH1~MH3之直徑而設定。於圖30之例中，與各記憶孔MH1~MH3對應之字元線WL係對應於複數個字元線被分割為5個區域。當然，其區域數亦可為小於等於4個，亦可為大於等於6個。
並且，於與記憶孔MH3對應之區域，自上層依次賦予VPA1、VPA2、VPA3、VPA4及VPA5作為電壓VPASS。此處，VPA1>VPA2>VPA3>VPA4>VPA5之關係成立。
又，於與記憶孔MH2對應之區域，自上層依次賦予VPA6、VPA7、VPA8、VPA9及VPA10作為電壓VPASS。此處，VPA6>VPA7>VPA8>VPA9>VPA10之關係成立。
進而，於與記憶孔MH3對應之區域，自上層依次賦予VPA11、VPA12、VPA13、VPA14、及VPA15作為電壓VPASS。此處，VPA11>VPA12>VPA13>VPA14>VPA15之關係成立。
再者，VPA1、VPA6及VPA11既可為相同值，亦可為不同值。該等之值係根據記憶孔MH1~MH3之尺寸而決定。該情況係針對VPA2、VPA7及VPA12亦相同，針對VPA3、VPA8及VPA13亦相同，針對VPA4、VPA9及VPA14亦相同，針對VPA5、VPA10及VPA15亦相同。
4.4本實施形態之效果
對於三維積層型NAND型快閃記憶體，越增加字元線WL之積層數，越能提高積體度。但是，越增加積層數，記憶孔變得越深，其結果，記憶孔之上端與下端之直徑差變大。換言之，下層之記憶胞電晶體與上層之記憶胞電晶體之特性之差異變大。
因此，並非藉由批次加工而製成記憶孔，較佳為分複數次形成。於該情形時，記憶孔之直徑並非自上層朝向下層單調遞減，而如 圖28所示，成為具有階差之複雜之形狀。
即便於此種情形時，亦可藉由對照記憶孔之直徑適當地設定VPGM及VPASS之值，而提高NAND型快閃記憶體之動作可靠性。雖省略說明，但針對檢測電壓VL1亦相同。
再者，於如圖28般之構成之情形時，於記憶孔之交界部分，亦能夠以非選擇字元線間之電位差變小之方式設定VPASS之值。將此種例子示於圖31。
如圖所示，施加至記憶孔MH3之最下層之區域之字元線之電壓VPASS之值VPA5係以滿足VPA4<VPA5<VPA6之關係之方式設定。又，施加至記憶孔MH2之最下層之區域之字元線之電壓VPASS之值VPA10係以滿足VPA9<VPA10<VPA11之關係之方式設定。
或者，於圖30中，亦能夠以滿足VPA5<VPA6<VPA7之關係之方式設定VPA6之值，亦能夠以滿足VPA10<VPA11<VPA12之關係之方式設定VPA11之值。
進而，於記憶孔之階差部分亦可設置虛設字元線。將此種例子示於圖32。圖32係NAND串之剖面圖。
如圖所示，於記憶孔MH3之最下層設置有虛設字元線WLDDM1及WLSDM1，於記憶孔MH2之最下層設置有虛設字元線WLDDM2及WLSDM2。
5.第5實施形態
繼而，對第5實施形態之半導體記憶裝置進行說明。本實施形態係將上述第1至第4實施形態應用於另一具有NAND串形狀之NAND型快閃記憶體。以下，僅對不同於第1至第4實施形態之方面進行說明。
5.1第1例
圖33係第1例之NAND串之剖面圖。如圖所示，於本例中，於半導體基板上方，首先形成有源極線SL。繼而，於源極線SL之上方形 成有選擇閘極線SGS，於選擇閘極線SGS之上方依次形成有虛設字元線WLDS0及WLDS1，於虛設字元線WLDS1之上方依次形成有字元線WL0~WLn，於字元線WLn之上方依次形成有虛設字元線WLDD1及WLDD2，於虛設字元線WLDD2之上方形成有選擇閘極線SGD。並且，1個記憶孔MH貫通其等，且於記憶孔MH內形成有半導體層AA。並且，於半導體層AA上形成有位元線BL。
於本構成中，亦可如圖13及圖14中所說明般設定編程電壓VPGM。又，可如圖21中所說明般設定檢測電壓VL1。進而，可如圖24至圖27中所說明般設定電壓VPASS。再者，關於電壓VPASS，可如圖24至圖27中於位元線BL側所說明般施加。
5.2第2例
圖34係第2例之NAND串之剖面圖。如圖所示，本例係於第1例中所說明之圖33中，藉由複數次加工(於本例中為3次)形成記憶孔。
於本構成中，亦可如圖29中所說明般設定編程電壓VPGM，如圖30及圖31中所說明般設定電壓VPASS。關於檢測電壓VL1亦相同。
5.3第3例
圖35係第3例之NAND串之剖面圖。如圖所示，於本例中，於p型井區域上形成有NAND串。於p型井區域內形成有n+型雜質擴散層及p+型雜質擴散層。並且，於n+型雜質擴散層上形成有接觸插塞CP1，於接觸插塞CP1上形成有源極線SL。又，於p+型雜質擴散層上形成有接觸插塞CP2，於接觸插塞CP2上形成有井配線CPWELL。選擇閘極線SGS係形成至n+型雜質擴散層之附近。繼而，於進行讀出時時，藉由利用選擇閘極線SGS選擇電晶體ST2所形成之通道，記憶胞電晶體MT所形成之通道電性連接至n+型雜質擴散層。繼而，根據本構成，藉由井配線CPWELL，於進行資料之抹除時，可對半導體層AA施加抹除電壓。
於本構成中，亦可如圖13及圖14中所說明般設定編程電壓VPGM。又，可如圖21中所說明般設定檢測電壓VL1。進而，可如圖24至圖27中所說明般設定電壓VPASS。再者，關於電壓VPASS，可如於圖24至圖27中在位元線BL側所說明般進行施加。
5.4第4例
圖36係第4例之NAND串之剖面圖。本例係於上述第3例中所說明之圖335中，藉由複數次加工(於本例中為3次)形成記憶孔。
於本構成中，亦可如圖29中所說明般設定編程電壓VPGM，亦可如圖30及圖31中所說明般設定電壓VPASS。關於檢測電壓VL1亦相同。
5.5本實施形態之效果
如上所述，第1至第4實施形態中所說明之方法亦可應用於如下構成：作為記憶胞電晶體MT之通道之半導體層並非U字型，而具有1根柱狀形狀。
6.第6實施形態
繼而，對第6實施形態之半導體記憶裝置進行說明。本實施形態係將第1至第4實施形態應用於進一步不同之記憶胞陣列。以下，僅對不同於第1至第4實施形態之方面進行說明。
6.1第1例
6.1.1關於記憶胞陣列之構成
圖37係本實施形態之記憶胞陣列111之電路圖，表示任一個區塊BLK之構成。如圖所示，區塊BLK包括複數個記憶體單位MU(MU1、MU2)。於圖37中，僅圖示2個記憶體單位MU，但亦可為大於等於3個，並不限定於該數量。
記憶體單位MU之各者包括例如4個串群組GR(GR1~GR4)。再者，於在記憶體單位MU1及MU2間進行區分時，將記憶體單位MU1之 串群組GR分別稱為GR1-1~GR4-1，將記憶體單位MU2之串群組GR分別稱為GR1-2~GR4-2。
串群組GR之各者包括例如3個NAND串SR(SR1~SR3)。當然，NAND串SR之數量並不限定於3個，亦可為大於等於4個。NAND串SR之各者包括選擇電晶體ST1及ST2、及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數量並不限定於4個，亦可為大於等於5個，亦可為小於等於3個。
於串群組GR內，3個NAND串SR1~SR3依次積層於半導體基板上，NAND串SR1形成於最下層，NAND串SR3形成於最上層。即，於第1實施形態中所說明之圖4中，NAND串內之記憶胞電晶體MT沿半導體基板面之垂直方向積層，相對於此，於本實施形態中，NAND串內之記憶胞電晶體MT沿與半導體基板面平行之方向排列，該NAND串沿垂直方向積層。並且，相同之串群組GR中所含之選擇電晶體ST1及ST2係分別與相同之選擇閘極線GSL1及GSL2連接，位於同一行之記憶胞電晶體MT之控制閘極係與相同之字元線WL連接。進而，某串群組GR內之3個選擇電晶體ST1之汲極係連接於彼此不同之位元線BL，選擇電晶體ST2之源極係連接於相同之源極線SL。
於奇數編號之串群組GR1及GR3、以及偶數編號之串群組GR2及GR4中，選擇電晶體ST1及ST2係以其位置關係相反之方式配置。即，於圖37之例中，串群組GR1及GR3之選擇電晶體ST1係配置於NAND串SR之左端，選擇電晶體ST2係配置於NAND串SR之右端。相對於此，串群組GR2及GR4之選擇電晶體ST1係配置於NAND串SR之右端，選擇電晶體ST2係配置於NAND串SR之左端。
並且，串群組GR1及GR3之選擇電晶體ST1之閘極係連接於相同之選擇閘極線GSL1，選擇電晶體ST2之閘極係連接於相同之選擇閘極線GSL2。另一方面，串群組GR2及GR4之選擇電晶體ST1之閘極係連 接於相同之選擇閘極線GSL2，選擇電晶體ST2之閘極係連接於相同之選擇閘極線GSL1。
又，某記憶體單位MU中所含之4個串群組GR1~GR4係連接於彼此相同之位元線BL，不同之記憶體單位MU係連接於彼此不同之位元線BL。更具體而言，於記憶體單位MU1中，串群組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1的汲極係分別經由行選擇閘極CSG(CSG1~CSG4)連接於位元線BL1~BL3。行選擇閘極CSG具有與例如記憶胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，對於各記憶體單位MU，選擇位元線BL所選擇之1個串群組GR。因此，與各串群組GR對應之行選擇閘極CSG1~CSG4之閘極係分別藉由不同之控制信號線SSL1~SSL4而得以控制。
具有以上所說明之構成之記憶體單位MU於記載有圖37之紙面沿上下方向排列複數個。該等複數個記憶體單位MU係與記憶體單位MU1共有字元線WL、選擇閘極線GSL1及GSL2。另一方面，位元線BL獨立，相對於例如記憶體單位MU2，對應有與記憶體單位MU1不同之3根位元線BL4~BL6。與各記憶體單位MU對應之位元線BL之根數係與1個串群組GR中所含之NAND串SR之總數對應。因此，若NAND串為4層，則位元線BL亦設置4根，於為其他數量之情形時亦相同。又，控制信號SSL1~SSL4係於記憶體單位MU間亦可共用，或者亦可獨立地被控制。
於上述構成中，分別自各記憶體單位MU中所選擇之1個串群組GR中之相同字元線WL所連接之複數個記憶胞電晶體MT之集合為「頁面」。
圖38及圖39係區塊BLK之立體圖及俯視圖，圖40係沿圖39中之40-40線之剖面圖，圖41係沿圖39中之41-41線之剖面圖，圖42係沿圖39中之42-42線之剖面圖。於圖37、圖40及圖42中圖示1個記憶體單位 MU，圖39及圖41係圖示2個記憶體單位MU1及MU2。
如圖所示，於半導體基板20上形成有絕緣膜21，於絕緣膜21上形成有區塊BLK。
於絕緣膜21上，形成有沿與相對於半導體基板20表面垂直方向之第1方向正交之第2方向的條紋形狀之例如4個鰭式結構24(24-1~24-4)，藉此形成有1個記憶體單位MU。鰭式結構24之各者包括沿第2方向設置之絕緣膜22(22-1~22-4)、及半導體層23(23-1~23-3)。並且，於鰭式結構24之各者中，藉由交替積層絕緣膜22-1~22-4及半導體層23-1~23-3，而形成有沿相對於半導體基板20之表面垂直方向延伸之4根積層結構。該鰭式結構24之各者相當於圖37中所說明之串群組GR。並且，最下層之半導體層23-1相當於NAND串SR1之電流路徑(形成有通道之區域)，最上層之半導體層23-3相當於NAND串SR3之電流路徑，位於其中間之半導體層23-2相當於NAND串SR2之電流路徑。
於鰭式結構24之上表面及側面，依次形成有閘極絕緣膜25、電荷儲存層26、區塊絕緣膜27及控制閘極28(參照圖40)。電荷儲存層26係由例如絕緣膜形成。又，控制閘極28係由導電膜形成，作為字元線WL或選擇閘極線GSL1及GSL2而發揮功能。字元線WL、選擇閘極線GSL1及GSL2係於複數個記憶體單位MU之間，以跨及複數個鰭式結構24之方式形成。另一方面，控制信號線SSL1~SSL4係對應於鰭式結構24獨立。
鰭式結構24係其一端部被引出至區塊BLK之端部，於被引出之區域，與位元線BL連接。即，作為一例，若著眼於記憶體單位MU1，則奇數編號之鰭式結構24-1及24-3之一端部係沿第2方向被引出至某區域而共用地連接，於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1係將串群組GR1及GR3之半導體層23-1及位元線BL1連接，半導體層23-2及23-3得以絕緣。接觸插塞BC2係將串群組 GR1及GR3之半導體層23-2及位元線BL2連接，半導體層23-1及23-3得以絕緣。接觸插塞BC3係將串群組GR1及GR3之半導體層23-3及位元線BL3連接，半導體層23-1及23-2得以絕緣。
另一方面，偶數編號之鰭式結構24-2及24-4之一端部係被引出至沿第2方向與鰭式結構24-1及24-3之一端部對向之區域而共用地連接，於該區域形成有接觸插塞BC1~BC3。形成於該區域之接觸插塞BC1係將串群組GR2及GR4之半導體層23-1及位元線BL1連接，半導體層23-2及23-3得以絕緣。接觸插塞BC2係將串群組GR2及GR4之半導體層23-2及位元線BL2連接，半導體層23-1及23-3得以絕緣。接觸插塞BC3係將串群組GR2及GR4之半導體層23-3及位元線BL3連接，半導體層23-1及23-2得以絕緣。
當然，上述說明係記憶體單位MU1之情形，例如於記憶體單位MU2之情形時，形成有接觸插塞BC4~BC6，其等將半導體層23-1~23-3分別連接於位元線BL4~BL6(參照圖41)。
又，於鰭式結構24之另一端上形成有接觸插塞SC。接觸插塞SC係將半導體層23-1~23-3連接於源極線SL。
於上述構成中，NAND串SR1~SR3中所含之記憶胞電晶體之尺寸相互不同。更具體而言，如圖40所示，於各鰭式結構24中，半導體層23之沿著第3方向之寬度係位於越低層者越大，位於越高層者越小。即，半導體層23-1之寬度最大，半導體層23-3之寬度最小，半導體層23-2之寬度為其中間。即，特性彼此不同之複數個記憶胞電晶體MT包含於1個頁面中。
6.1.2關於讀出動作
繼而，使用圖43對本實施形態之讀出動作進行說明。圖43係表示進行資料之讀出動作時之各配線之電壓變化的時序圖，作為一例，表示自串群組GR1-1讀出資料之情形。
首先，使信號SSL1為“H”位準，串群組GR1-1連接於感測放大器113。繼而，如圖43所示，首先，向選擇閘極線GSL1施加電壓VSG，使選擇電晶體ST1成為接通狀態。又，例如藉由定序器121控制調節器140，而源極線控制電路114將適當之電壓施加於源極線SL1(於圖43之例中施加電源電壓Vdd，但亦可適當設定0~Vdd之間之值，例如為1V左右)。
接下來，使信號BLP及BLS為“H”位準，感測放大器113中之電晶體132及134成為接通狀態。並且，定序器121控制調節器131，而生成信號BLC。此時，定序器121係根據對應之位元線BL所連接之NAND串SR，控制信號BLC之電壓值。更具體而言，於與最下層之NAND串SR1對應之情形時，將信號BLC之電壓值設定為VBLC1，於與中間層之NAND串SR2對應之情形時，設定為VBLC2，於與最上層之NAND串SR3對應之情形時，設定為VBLC3。並且，於該等間，存在VBLC1<VBLC2<VBLC3之關係。
其結果，位元線BL1~BL3之預充電電位分別為VPRE1、VPRE2、VPRE3，於該等間存在VPRE1<VPRE2<VPRE3之關係。
其後，向非選擇字元線施加電壓VREAD，向選擇字元線施加電壓VCGRV(與讀出位準對應之電壓)，向選擇閘極線GSL2施加電壓VSG。
其結果，若連接於選擇字元線之記憶胞電晶體成為接通狀態，則位元線之電位降低，若斷開，則大致維持預充電電平。繼而，感測放大器單元130對該電位進行感測或放大。
再者，於本實施形態中，位元線BL1~BL3之預充電電位分別為VPRE1、VPRE2、VPRE3，以位元線單位變更預充電電位，但並不限定於該情形，例如亦可對應於複數根位元線，變更預充電電位。3根位元線BL1~BL3之預充電電位亦可設為VPRE1，3根位元線BL4 ~BL6之預充電電位亦可設為VPRE2，3根位元線BL7~BL9之預充電電位亦可設為VPRE3。
6.1.3關於寫入動作
繼而，參照圖44對本例之寫入動作進行說明。圖44係本例之寫入動作之時序圖，與第1實施形態中所說明之圖10大致對應。寫入動作之流程大致與圖7相同，但不同於第1實施形態之方面在於：與讀出動作相同地，被賦予層依存性的並非字元線電壓，而是位元線電壓。又，於圖44中，與圖7之說明不同，於編程動作前執行驗證動作，但其順序並無限制。進而，於圖44中，列舉使用快速通過寫入(Quick pass write)方式之例進行說明。關於快速通過寫入方式，記載於例如名稱為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非揮發性半導體記憶體裝置)”之2009年6月25日申請之美國專利申請案12/491,638號中。該專利申請案之全部內容以參照之形式援用至本案說明書中。
如圖所示，於本例中，與上述6.1.2項中所說明之讀出動作相同地，對編程驗證時之位元線電壓賦予層依存性。即，藉由定序器121之控制，調節器131生成與層對應之信號BLC。
其結果，編程驗證時之位元線電壓係越為下層之NAND串SR1設定為越低，越為上層之NAND串SR3設定為越高。
6.2第2例
繼而，對第2例之記憶胞陣列進行說明。本例係與第1例不同，根據源極線SL而選擇NAND串SR1~SR3。
圖45係本實施形態之區塊BLK之立體圖，表示任一個記憶體單位MU。圖46係記憶體單位MU之俯視圖，圖47係沿圖46中之47-47線之剖面圖，圖48係沿圖46中之48-48線之剖面圖。
如圖所示，本例之構成係於上述第1例中所說明之構成中，複數 個鰭式結構24之一端部被引出至區塊BLK之端部，於被引出之區域，與位元線BL連接，另一端部對應於每層共用地連接，且連接於源極線SL。並且，位元線BL係共用地連接於對應之鰭式結構24中之各半導體層23-1~23-3(參照圖48)。另一方面，源極線SL係相對於共用地連接之鰭式結構24中之各半導體層23-1~23~3之各者獨立地設置(參照圖47)。又，於本例中，取消第1例中之控制信號線SSL。
6.2關於讀出動作及寫入動作
本例之讀出動作及寫入動作係與圖43及圖44中所說明之第1例基本相同。但是，於本例中，位元線BL係藉由1個串群組GR中所含之複數個NAND串SR而共用地連接。因此，可藉由控制源極線SL之電位，而自各串群組GR中選擇任一個NAND串SR。
例如，於選擇最下層之NAND串SR1時，選擇對應之源極線SL1，向選擇源極線SL1施加適當之選擇源極線電壓。向其他非選擇源極線SL2及SL3施加非選擇源極線電壓。
位元線電壓係根據所選擇之位元線對應之層，以與第1例相同之方式設定。
6.3本實施形態之效果
如上所述，即便於具有本實施形態之構成之記憶胞陣列之情形時，亦可應用第1至第4實施形態。
7.變化例等
如上所述，上實施形態之半導體記憶裝置包括：第1及第2記憶胞，其積層於半導體基板之上方；第3及第4記憶胞，其積層於第1及第2記憶胞之上方；第1至第4字元線，其分別電性連接於第1至第4記憶胞之閘極；及列解碼器，其向第1至第4字元線施加電壓。列解碼器係於進行對於第1記憶胞之寫入動作時，向第1字元線施加第1編程電壓，於進行對於第2記憶胞之寫入動作時，向第2字元線施加上述第1 編程電壓。又，列解碼器係於進行對於第3記憶胞之寫入動作時，向第3字元線施加第2編程電壓，於進行對於第4記憶胞之寫入動作時，向第4字元線施加第2編程電壓。並且，第2編程電壓相較於第1編程電壓，電壓更高。
根據上述構成，於三次元地積層有記憶胞之半導體記憶裝置中，可根據層對特性不同之記憶胞施加適當之編程電壓。因此，可提高半導體記憶裝置之動作性能。
但是，實施形態並不限定於上述所說明之第1至第7實施形態，可進行各種變形。
例如，於選擇閘極線SGD、SGS分別由複數層配線層形成時(於圖12等例中，分別由4層配線層形成)，施加至其等之電壓亦可與VPGM或VPASS相同地，越為上層，設為越高之電壓。
再者，關於施加至選擇閘極線SGS、SGD之電壓，例如，記載於“NONVOLATILE SEMICONDUCTOR DEVICE(非揮發性半導體裝置)”之2010年7月29日申請之美國專利申請案編號12/846,234號中。該專利申請案之全部內容以參照之形式援用於本案說明書中。
又，上述實施形態並不限定於NAND型快閃記憶體，可應用於根據層單元特性不同之所有記憶裝置，又，並不限定於記憶裝置。進而，各實施形態亦可分別單獨地實施，亦可組合地實施可進行組合之複數個實施形態。
再者，於本發明相關之各實施形態中，(1)於讀出動作中，各記憶胞電晶體MT可保持2位元資料，自閾值較低之順序起，於定義為“E”位準(抹除位準)、“A”位準、“B”位準、及“C”之情形時，於A位準之讀出動作中，施加至所選擇之字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可設為0.1V~0.24V、0.21V~ 0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V中之任一者之間。
於B位準之讀出動作中，施加至所選擇之字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。
於C位準之讀出動作中，施加至所選擇之字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)，例如亦可設為25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上所述，包括編程動作及驗證動作。於寫入動作中，於進行編程動作時，最初施加至所選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可設為13.7V~14.0V、14.0V~14.6V之任一者之間。
亦可改變對奇數編號之字元線進行寫入時之最初施加至所選擇之字元線之電壓、及對偶數編號之字元線進行寫入時之最初施加至所選擇之字元線之電壓。
於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為逐步增加之電壓，例如可列舉0.5V左右。
作為施加至非選擇字元線之電壓，例如亦可設為6.0V~7.3V之間。但並不限定於該情形，例如亦可設為7.3V~8.4V之間，亦可設為6.0V以下。
亦可根據非選擇字元線為奇數編號之字元線，或者為偶數編號之字元線，而改變施加之通過電壓。
作為寫入動作之時間(tProg)，例如可設為1700μs~1800μs、 1800μs~1900μs、1900μs~2000μs之間。
(3)於抹除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之井的電壓例如為12V~13.6V之間。但並不限定於該情形，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之結構包括
隔著膜厚為4~10nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設為膜厚為2~3nm之SiN或SiON等絕緣膜與膜厚為3~8nm之多晶矽的積層結構。又，亦可於多晶矽中添加有Ru等金屬。於電荷儲存層上具有絕緣膜。該絕緣膜例如包括被膜厚為3~10nm之下層High-k膜及膜厚為3~10nm之上層High-k膜夾持的膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可設為比High-k膜之膜厚更厚。於絕緣膜上隔著膜厚為3~10nm之功函數調整用材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用材料為TaO等金屬氧化膜、TaN等金屬氮化物膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，並非意欲限定發明之範圍。該等實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變形包含於發明之範圍及主旨中，同樣地包含於申請專利範圍中記載之發明及其同等範圍內。

Claims (13)

  1. 一種半導體記憶裝置，其包括：第1及第2記憶胞，其積層於半導體基板之上方；第3及第4記憶胞，其積層於上述第1及第2記憶胞之上方；第1至第4字元線，其係分別與上述第1至第4記憶胞之閘極電性連接；及列解碼器，其向上述第1至第4字元線施加電壓；且上述列解碼器係於進行對於上述第1記憶胞之寫入動作時，向上述第1字元線施加第1編程電壓，於進行對於上述第2記憶胞之寫入動作時，向上述第2字元線施加上述第1編程電壓，於進行對於上述第3記憶胞之寫入動作時，向上述第3字元線施加第2編程電壓，於進行對於上述第4記憶胞之寫入動作時，向上述第4字元線施加上述第2編程電壓，上述第2編程電壓較上述第1編程電壓高。
  2. 如請求項1之半導體記憶裝置，其中上述寫入動作包括重複進行寫入循環之動作，該寫入循環包括：以編程電壓進行寫入之編程動作、及對上述編程動作進行驗證之驗證動作；每進行一次上述寫入循環，上述編程電壓被逐步增加；上述第1、第2編程電壓分別為上述編程電壓之初始電壓。
  3. 如請求項2之半導體記憶裝置，其中上述寫入動作進而包括檢測動作，對上述第1及第2記憶胞中之至少一者之上述檢測動作係藉由進行使用第1檢測電壓之讀出動作而判定閾值，對上述第3及第4記憶胞中之至少一者之上述檢測動作係藉由進行使用第2檢測電壓之讀出動作而判定閾值， 上述第2檢測電壓較上述第1檢測電壓高。
  4. 如請求項3之半導體記憶裝置，其中上述第1至第4記憶胞分別可保持2位元以上之資料，上述寫入動作包括：上述2位元以上之資料之低階位元寫入動作、上述低階位元寫入動作後之上述檢測動作、及上述檢測動作後之高階位元寫入動作；且於上述低階位元寫入動作中，上述第1及第2編程電壓用作上述編程電壓之初始電壓；上述高階位元寫入動作中所使用之編程電壓係設定為與上述檢測動作之結果對應之值。
  5. 如請求項1至4中任一項之半導體記憶裝置，其進而包括：導電層，其係設置於貫通上述第1至第4字元線之記憶孔內，且形成有上述第1至第4記憶胞之電流路徑；且上述導電層之直徑係越為上層越大，越為下層越小。
  6. 一種半導體記憶裝置，其包括：第1記憶胞，其設置於半導體基板之上方；及第2記憶胞，其設置於上述第1記憶胞之上方；第1及第2字元線，其分別與上述第1及第2記憶胞之閘極電性連接；及列解碼器，其向上述第1及第2字元線施加電壓；且上述寫入動作包括：寫入循環，其包含進行寫入之編程動作、對上述編程動作進行驗證之驗證動作；及檢測動作，其求出記憶胞之寫入特性；對上述第1記憶胞之檢測動作係藉由向上述第1字元線施加第1檢測電壓而進行，對上述第2記憶胞之檢測動作係藉由向上述第2字元線施加第2檢測電壓而進行， 上述第2檢測電壓較上述第1檢測電壓高。
  7. 如請求項6之半導體記憶裝置，其中對於上述第1記憶胞之上述檢測動作係於進行第1次數之上述寫入循環後執行，對於上述第2記憶胞之上述檢測動作係於進行較上述第1次數多之第2次數後執行。
  8. 如請求項7之半導體記憶裝置，其中上述第1、第2記憶胞分別可保持2位元以上之資料，上述寫入動作包括：上述2位元以上之資料之低階位元寫入動作、上述低階位元寫入動作後之上述檢測動作、及上述檢測動作後之高階位元寫入動作；且上述高階位元寫入動作中所使用之編程電壓係設定為與上述檢測動作之結果對應之值。
  9. 如請求項6至8中任一項之半導體記憶裝置，其進而包括：導電層，其係設置於貫通上述第1及第2字元線之記憶孔內，且形成有上述第1及第2記憶胞之電流路徑；且上述導電層之直徑係越為上層越大，越為下層越小。
  10. 一種半導體記憶裝置，其包括：複數個記憶胞，其積層於半導體基板之上方；複數個字元線，其分別連接於上述複數個記憶胞之閘極；及列解碼器，其向上述複數個字元線施加電壓；且上述列解碼器係於進行資料之編程時，向選擇字元線施加編程電壓；向位於較上述選擇字元線更上層之第1非選擇字元線，施加較上述編程電壓小之第1非選擇電壓；向較上述選擇字元線更位於下層之第2非選擇字元線，施加較上述編程電壓及上述第1電壓小之第2非選擇電壓。
  11. 如請求項10之半導體記憶裝置，其中上述列解碼器係於進行上 述資料之編程時，對位於越上層之非選擇字元線，施加越高之非選擇電壓，對位於越下層之非選擇字元線，施加越低之非選擇電壓。
  12. 如請求項11之半導體記憶裝置，其中上述列解碼器係對於複數個非選擇字元線組之每組，改變上述非選擇電壓之值。
  13. 如請求項10至12中任一項之半導體記憶裝置，其進而包括：導電層，其係設置於貫通上述複數個字元線記憶孔內，且形成有上述複數個記憶胞之電流路徑；且上述導電層之直徑係越為上層越大，越為下層越小。
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