CN113544782B - 用于nand存储操作的架构和方法 - Google Patents

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Abstract

在一种用于对存储单元串进行编程的方法中，在选定的字线上施加编程电压以对存储单元串中的选定的存储单元进行编程。将第一通过电压施加在耦合到存储单元中的第一存储单元的第一字线上。将第二通过电压施加在耦合到存储单元中的第二存储单元的第二字线上。此外，将第三通过电压施加在耦合到存储单元中的第三存储单元的第三字线上。第一、第二和第三存储单元位于存储单元串中的选定的存储单元的第一侧，并且第二存储单元设置在第一存储单元和第三存储单元之间。第二通过电压高于第一通过电压和第三通过电压。

Description

用于NAND存储操作的架构和方法
技术领域
本申请描述了总体涉及半导体存储器件的实施例。
背景技术
半导体存储器件可分为易失性存储器件和非易失性存储器件。当电源关闭时，易失性存储器件可能会丢失数据。即使断电，非易失性存储器件也可以保留储存的数据。为了实现更高的数据储存密度，半导体制造商开发了垂直器件技术，诸如三维(3D)NAND闪存技术等。3D NAND闪存器件是一种非易失性存储器件。
发明内容
本公开的方面提供了用于对包括存储单元串的存储器件进行编程的方法。所述存储单元串可以包括底部选择栅(BSG)晶体管、存储单元和顶部选择栅(TSG)晶体管，所述底部选择栅(BSG)晶体管、所述存储单元和所述顶部选择栅(TSG)晶体管串联连接。在所述方法中，可以在选定的字线上施加编程电压以对所述存储单元中的选定的存储单元进行编程，其中，所述选定的存储单元包括耦合至所述选定的字线的栅极端子。可以在第一字线上施加第一通过电压，所述第一字线耦合到所述存储单元中的第一存储单元。所述第一存储单元可以位于所述存储单元串中的所述选定的存储单元的第一侧。可以在第二字线上施加第二通过电压，所述第二字线耦合到所述存储单元中的第二存储单元，其中，所述第二存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。此外，可以在第三字线上施加第三通过电压，所述第三字线耦合到所述存储单元中的第三存储单元。所述第三存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。所述第二通过电压可以高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元可以设置在所述第一存储单元和所述第三存储单元之间。
在实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元可以位于所述选定的存储单元和所述BSG晶体管之间。还可以在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述TSG晶体管之间的所述存储单元的字线上施加通过电压。
在另一实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元可以位于所述选定的存储单元和所述TSG晶体管之间。相应地，可以在耦合到位于所述存储单元串中的所述选定的存储单元的所述第二侧并设置在所述选定的存储单元和所述BSG晶体管之间的所述存储单元的字线上施加所述通过电压。
在所述方法中，可以在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元，其中，所述第四存储单元可以位于所述存储单元串中的所述选定的存储单元的第二侧。可以在第五字线上施加所述第二通过电压，所述第五字线耦合到所述存储单元中的第五存储单元，其中，所述第五存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。可以在在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元，其中，所述第六存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。所述第五存储单元可以设置在所述第四存储单元和所述第六存储单元之间。另外，所述第一存储单元、所述第二存储单元和所述第三存储单元可以设置在所述选定的存储单元和所述BSG晶体管之间。所述第四存储单元、所述第五存储单元和所述第六存储单元可以设置在所述选定的存储单元和所述TSG晶体管之间。
在所述方法中，可以在耦合到第一界面存储单元的第一界面字线上施加界面通过电压。所述第一界面存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间。此外，可以在耦合到第二界面存储单元的第二界面字线上施加所述界面通过电压。所述第二界面存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。
在一些实施例中，所述界面通过电压可以在所述第二通过电压和所述第三通过电压之间的范围内。
在所述方法中，可以在耦合到第一过渡存储单元的第一过渡字线上施加过渡通过电压。所述第一晶体管存储器可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间。还可以在耦合到第二过渡存储单元的第二过渡字线上施加所述过渡通过电压。所述第二过渡存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间。
在一些实施例中，所述过渡通过电压可以小于所述第二通过电压。所述第一通过电压可以在从3伏到9伏的范围内。所述第二通过电压可以在从7伏到13伏的范围内。所述第三通过电压可以在从5伏到11伏的范围内。所述编程电压可以在从15伏到23伏的范围内。所述界面通过电压可以在从8伏到10伏的范围内。所述过渡通过电压可以在从5伏到12伏的范围内。
根据本公开的另一方面，提供了一种存储器件。所述存储器件可以包括存储单元串，其中，所述存储单元串包括底部选择栅(BSG)晶体管、包括选定的存储单元的存储单元和顶部选择栅(TSG)晶体管，所述底部选择栅(BSG)晶体管、所述存储单元和所述顶部选择栅(TSG)晶体管串联连接。所述存储器件还可以包括耦合到所述存储单元串的电压生成器以及控制器。所述控制器被配置为：通过地址解码电路将所述电压生成器生成的编程电压施加在选定的字线上，以对所述存储单元中的所述选定的存储单元进行编程。所述选定的存储单元包括耦合到所述选定的字线的栅极端子。所述控制器通过所述地址解码电路将所述电压生成器生成的第一通过电压施加在第一字线上，所述第一字线耦合到所述存储单元中的第一存储单元。所述控制器还可以通过所述地址解码电路将所述电压生成器生成的第二通过电压施加在第二字线上，所述第二字线耦合到所述存储单元中的第二存储单元。所述控制器可以通过所述地址解码电路将所述电压生成器生成的第三通过电压施加在第三字线上，所述第三字线耦合到所述存储单元中的第三存储单元。所述第一存储单元、所述第二存储单元以及所述第三存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第一侧。所述第二通过电压可以高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元可以设置在所述第一存储单元和所述第三存储单元之间。
在实施例中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述BSG晶体管之间，所述控制器还可以被配置为：通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述TSG晶体管之间的所述存储单元的字线上。
在另一实施例中，当所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述TSG晶体管之间时，所述控制器还可以被配置为：通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述BSG晶体管之间的所述存储单元的字线上。
在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元。所述控制器可以通过所述地址解码电路在第五字线上施加所述第二通过电压，所述第五字线耦合所述存储单元中的第五存储单元。所述控制器可以通过所述地址解码电路在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元。所述第四存储单元、所述第五存储单元和所述第六存储单元可以位于所述存储单元串中的所述选定的存储单元的所述第二侧。所述第五存储单元可以设置在所述第四存储单元和所述第六存储单元之间。另外，所述第一存储单元、所述第二存储单元和所述第三存储单元可以设置在所述选定的存储单元和所述BSG晶体管之间。所述第四存储单元、所述第五存储单元和所述第六存储单元可以设置在所述选定的存储单元和所述TSG晶体管之间。
在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路将所述电压生成器生成的界面通过电压施加在第一界面字线上，所述第一界面字线耦合到第一界面存储单元。所述第一界面存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间。所述控制器还可以通过所述地址解码电路将所述界面通过电压施加在第二界面字线上，所述第二界面字线耦合到第二界面存储单元。所述第二界面存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。此外，所述界面通过电压可以在所述第二通过电压和所述第三通过电压之间的范围内。
在一些实施例中，所述控制器还可以被配置为通过所述地址解码电路将所述电压生成器生成的过渡通过电压施加在第一过渡字线上，所述第一过渡字线耦合到第一过渡存储单元。所述第一过渡存储单元可以位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间。所述控制器可以通过所述地址解码电路将所述过渡通过电压施加在第二过渡字线上，所述第二过渡字线耦合到第二过渡存储单元，其中，所述第二过渡存储单元可以位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间。
在一些实施例中，所述过渡通过电压可以小于所述第二通过电压。所述第一通过电压可以在从3伏到9伏的范围内。所述第二通过电压可以在从7伏到13伏的范围内。所述第三通过电压可以在从5伏到11伏的范围内。所述编程电压可以在从15伏到23伏的范围内。所述界面通过电压可以在从8伏到10伏的范围内。所述过渡通过电压可以在从5伏到12伏的范围内。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本公开的方面。需要注意的是，根据行业中的标准做法，各种特征并未按比例绘制。事实上，为了讨论的清楚，可以增大或减小各种特征的尺寸。
图1示出了根据本公开的一些示例性实施例的半导体存储器件的框图。
图2示出了根据本公开的一些示例性实施例的半导体存储器件的截面图和存储单元串的示意性符号。
图3示出了根据本公开的一些示例性实施例的相关示例中对存储单元串进行编程的示意图。
图4示出了根据本公开的一些示例性实施例的对存储单元串进行编程的第一示意图。
图5示出了根据本公开的一些示例性实施例的对存储单元串进行编程的第二示意图。
图6示出了根据本公开的一些示例性实施例的对存储单元串进行编程的第三示意图。
图7示出了根据本公开的一些示例性实施例的对存储单元串进行编程的第四示意图。
图8示出了根据本公开的一些示例性实施例的对存储单元串进行编程的第五示意图。
图9示出了概述根据本公开的一些示例性实施例的用于对半导体存储器件进行编程的方法的流程图。
图10示出了根据本公开的一些示范性实施例的存储器系统设备的框图。
具体实施方式
下面的公开提供了许多不同的实施例，或示例，用于实现所提供的主题不同的特征。下面描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中在第二特征之上或上形成第一特征可以包括其中第一和第二特征形成为直接接触的实施例，并且还可以包括其中附加特征可以形成在第一和第二特征之间，使得第一和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，本文中可以使用空间相对术语，诸如“在…之下”、“在…下方”、“较低的”、“在…上方”、“较高的”等，来便于描述以描述一个元件或特征与图中所示的别的(单个或多个)元件或(单个或多个)特征的关系。除了图中描绘的取向之外，空间相对术语旨在涵盖使用或操作中器件的不同取向。该装置可以以其他方式进行取向(旋转90度或处于其他取向)并且这里使用的空间相对描述词同样可以相应地解释。
本公开的方面提供半导体存储器件和用于操作半导体存储器件的技术。通常，半导体存储器件包括存储单元阵列部分和外围电路部分。外围电路部分使存储单元阵列部分与外部电路相接，并向存储单元阵列部分提供各种控制(例如，写入/编程、擦除和读取)。
根据本公开的一些方面，存储单元阵列部分包括被配置为在每个存储单元中储存多个二进制位的存储单元。通常，存储单元可以配置成两种状态来储存二进制位，并且也可以配置成两种以上的状态来储存多个二进制位。在示例中，每个存储单元被配置为储存两个二进制位，并且存储单元可以基于存储单元的阈值电压被配置成四种状态。例如，存储单元可以被擦除并且具有对应于两位的第一状态(例如，二进制“11”)的第一范围(例如，[-3V，-1V])内的阈值电压；存储单元可以被编程为具有对应于两位的第二状态(例如，二进制“01”)的第二范围(例如，[0V，1V])内的阈值电压；存储单元可以被编程为具有对应于两位的第三状态(例如，二进制“10”)的第三范围(例如，[1V，2V])内的阈值电压；并且存储单元可以被编程为具有对应于两位的第四状态(例如，二进制“00”)的第四范围(例如，[2V，3V])内的阈值电压。
需要说明的是，虽然在本公开的一些示例中使用了两个二进制位，但是本公开不限于两个二进制位。在一些示例中，每个存储单元可以类似地配置为储存另一合适数量的二进制位，诸如三位、四位等。
根据本公开的方面，可以使用编程-验证循环将多个二进制位写入/编程到选定的存储单元。每个编程-验证循环包括编程步骤和验证步骤。在编程步骤中，可以将编程脉冲(例如，具有高于18V的脉冲电压)施加到存储单元的栅极端子，该栅极端子具有其他合适的偏压以适当地增大阈值电压，例如通过将电子注入存储单元的浮栅。在验证步骤中，可以将验证电压施加到具有其他合适偏压的栅极端子，以确定存储单元的阈值电压是否在合适的范围内。当阈值电压在下侧超出适当范围时(例如，存储单元响应于验证电压而关闭)，可以执行另一个编程-验证循环。可以执行编程-验证循环，直到存储单元的阈值电压在适当范围内(例如，存储单元响应于验证电压而开启)。在一些示例中，可以调整编程脉冲的电压电平，诸如使用增量步进脉冲编程(ISPP)技术。
为了防止在对选定的存储单元进行编程时其他存储单元被编程，其中其他存储单元可以串联连接到选定的存储单元，可以将编程禁止操作或升压操作可以施加到其他存储单元。例如，可以将其他存储单元的源极/漏极区域的电压电势提升到更高的值(例如，6-8V)以减小跨越其他存储单元的沟道区域的场。在图3所示的另一个示例中，可以施加局部升压操作，该操作可以电隔离选定的存储单元和其他存储单元之间沟道的电荷共享。
图1示出了根据本公开一些实施例的半导体存储器件100的框图。半导体存储器件100包括耦合在一起的存储单元阵列102和外围的(也称为外围)电路101。在一些示例中，存储单元阵列102和外围电路101设置在同一管芯(芯片)上。在其他示例中，存储单元阵列102设置在阵列管芯上，外围电路101设置在不同管芯上，诸如使用互补金属氧化物半导体(CMOS)技术实现并被称为CMOS管芯的管芯。阵列管芯和CMOS管芯被适当地键合并且电耦合在一起。将参考图2描述键合的阵列管芯和CMOS管芯的示例。
在一些示例中，CMOS管芯可以与多个阵列管芯耦合。在实施例中，半导体存储器件100是包封一个或多个阵列管芯和一个或多个CMOS管芯的集成电路(IC)封装。
半导体存储器件100被配置为将数据储存在存储单元阵列102中，并响应于接收到的命令(CMD)执行操作。在一些示例中，半导体存储器件100可以接收写入命令(在一些示例中也称为编程命令)、读取命令、擦除命令等，并且相应地操作。在示例中，半导体存储器件100接收具有地址(ADDR)和数据(DATA)的写入命令，然后半导体存储器件100将数据储存在存储单元阵列102中该地址处。在另一示例中，半导体存储器件100接收具有地址的读取命令，然后半导体存储器件100访问存储单元阵列102，并输出储存在存储单元阵列102的该地址处的数据。在另一示例中，半导体存储器件100接收具有地址的擦除命令，半导体存储器件100然后将地址处的一个或多个存储单元块重置为未编程状态(也称为擦除状态)，诸如NAND闪存技术中的1位中的“1”、2位中的“11”、3位中的“111”等。
通常，存储单元阵列102可以包括一个或多个存储平面160，并且每个存储平面160可以包括多个存储块，诸如图1所示的块-1到块-N。在一些示例中，并发操作可以发生在不同的存储平面160处。在一些实施例中，存储块块-1到块-N中的每一个是执行擦除操作的最小单元。每个存储块包括多个页面。在一些示例中，页面是可以被编程的最小单元。在示例中，页面的存储单元可以共享字线。
在一些实施例中，存储单元阵列102是闪存阵列，并且使用3D NAND闪存技术来实现。存储块块-1至块-N中的每一个包括垂直设置(例如，正交于管芯的主表面)的多个存储单元串。每个存储单元串包括串联连接的多个晶体管。可以参考图2描述存储单元串的细节。
在一些实施例中，外围电路101包括耦合在一起的接口电路110和控制器120。
接口电路110包括合适的电路以与存储单元阵列102相接或与半导体存储器件100的外部组件(例如主机设备180)相接。在一些示例中，接口电路110包括与主机设备180相接并被称为主机接口的第一部分，以及与存储单元阵列102相接并被称为阵列接口的第二部分。在图1的示例中，接口电路110包括如图1所示耦合在一起的命令解码电路114、地址解码电路115、页面缓冲电路112、数据输入/输出(I/O)电路111和电压生成器113。
在一些示例中，地址解码电路115可以从耦合到外部电路(例如，主机设备180)的I/O引脚接收地址(ADDR)并且执行对地址的解码。在一些示例中，地址解码电路115可以与控制器120一起操作以执行对地址的解码。在一些实施例中，从主机设备180接收的地址是文件系统逻辑块地址。在一些示例中，地址解码电路115和控制器120可以执行闪存转换层(FTL)的功能以将文件系统使用的块地址转换为存储单元阵列102中的物理单元的地址。在示例中，从文件系统使用的块地址到存储单元阵列102中的物理单元的转换可用于排除坏存储单元。在一些实施例中，物理单元的地址为行地址(R-ADDR)和列地址(C-ADDR)的形式。响应于行地址，地址解码电路115可以基于行地址生成字线(WL)信号和选择信号，诸如顶部选择栅(TSG)信号、底部选择栅(BSG)信号等，并向存储单元阵列102提供WL信号和选择信号。在一些示例中，在写入操作期间，地址解码电路115向存储单元阵列102提供WL信号和选择信号以选择要编程的页面。在读取操作期间，地址解码电路115可以提供WL信号和选择信号以选择用于缓冲的页面。在擦除操作期间，地址解码电路115可以提供合适的WL信号和选择信号。
页面缓冲电路112耦合到存储单元阵列102的位线(BL)并且被配置为在读取和写入操作期间缓冲数据，诸如一个或多个页面的数据。在示例中，在写入操作期间，页面缓冲电路112可以缓冲待编程的数据并将数据驱动到存储单元阵列102的位线以将数据写入存储单元阵列102中。在另一示例中，在读取操作期间，页面缓冲电路112可感测存储单元阵列102的位线上的数据并缓冲感测的数据以供输出。
在一些实施例中，页面缓冲电路112包括与位线相关联的锁存电路。锁存电路中的值可以指示编程状态。例如，在将数据写入与位线连接的存储串中的存储单元的写入操作期间，当使用编程-验证循环时，与位线相关联的锁存电路可以在编程-验证循环的验证步骤中，响应于存储单元的开启(例如，存储单元被充分编程)切换值，诸如从“0”切换到“1”。当锁存电路具有切换值(例如，“1”)时，禁止对存储单元进行进一步编程。在一些示例中，锁存电路可以为写入操作的其余部分保持切换值(例如，“1”)。在示例中，当所有锁存电路具有值“1”时，页面缓冲电路112中的数据(例如，页面数据)已被写入存储单元阵列102。
在图1的示例中，数据I/O电路111经由数据线(DL)耦合到页面缓冲电路112。在示例中(例如，在写入操作期间)，数据I/O电路111被配置为从半导体存储器件100的外部电路(例如，主机设备(device)180)接收数据，并将接收到的数据经由页面缓冲电路112提供给存储单元阵列102。在另一个示例中(例如，在读取操作期间)，数据I/O电路111被配置为基于列地址(C-ADDR)将数据从存储单元阵列102输出到外部电路(例如，主机设备180)。
电压生成器113被配置为生成适当电平的电压以用于半导体存储器件100的适当操作。例如，在读取操作期间，电压生成器113可以生成合适电平的电压，诸如源极电压、主体电压(body voltage)、各种WL电压、选择电压等，用于读取操作。在一些示例中，在读取操作期间，将源极电压作为阵列公共源极(ACS)电压提供给存储单元阵列102的源极端子；在读取操作期间，将主体电压提供给例如作为存储单元串的体部分的P型阱(PW)。WL电压和选择电压被提供给地址解码电路115，因此地址解码电路115可以在读取操作期间以合适的电压电平输出WL信号和选择信号(例如，TSG信号和BSG信号)。
在另一示例中，在擦除操作期间，电压生成器113可以生成合适电平的电压，诸如合适用于擦除操作的源极电压、主体(body)电压、各种WL电压、选择电压、BL电压等。在一些示例中，在擦除操作期间，将源极电压作为ACS电压提供给存储单元阵列102的源极端子；在擦除操作期间，将PW电压提供给P型阱，该P型阱是存储单元串的主体部分。WL电压和选择电压被提供给地址解码电路115，因此地址解码电路115可以在擦除操作期间以合适的电压电平输出WL信号以及BSG和TSG信号。BL电压被提供给页面缓冲电路112，因此页面缓冲电路112可以在擦除操作期间以适当的电压电平驱动位线(BL)。注意，在一些示例中，BL电压可以不经过页面缓冲电路112而施加到位线。
在另一示例中，在写入操作期间，电压生成器113可以生成适合于写入操作的合适电平的电压，诸如源极电压、主体电压、各种WL电压、选择电压、BL电压、验证电压、参考电压等。在一些示例中，在写入操作期间，将源极电压作为ACS电压提供给存储单元阵列102的源极端子；在写入操作期间，将PW电压提供给P型阱，该P型阱是存储单元串的主体部分。WL电压、选择电压和验证电压被提供给地址解码电路115，因此地址解码电路115可以在写入操作期间以合适的电压电平输出WL信号以及BSG和TSG信号。BL电压和参考电压被提供给页面缓冲电路112，因此页面缓冲电路112可以在写入操作期间以适当的电压电平驱动位线(BL)，并且可以在写入操作期间在验证步骤中感测编程状态。
在一些实施例中，命令解码电路114被配置为在命令周期中经由I/O引脚从例如主机设备180接收命令(CMD)。在一些实施例中，I/O引脚可以传输其他信息，诸如地址周期中的地址、数据周期中的数据。在一些实施例中，接收到的命令是根据某些高等级协议(例如，USB协议)的命令。
在一些实施例中，命令解码电路114和控制器120可以一起操作以对接收到的命令进行解码。在示例中，命令解码电路114对接收到的命令执行初始解码，并且命令解码电路114解码的命令被提供给控制器120用于进一步处理。控制器120可以执行进一步的解码，然后基于命令生成用于控制其他电路的控制参数，其他电路是诸如页面缓冲电路112、数据I/O电路111、电压生成器113等。
在一些实施例中，控制器120可以基于命令控制电压生成器113生成合适电平的电压。控制器120可以协调其他电路，以在合适的时间并以合适的电压电平向存储单元阵列102提供信号。
在图1的示例中，控制器120包括读取控制121、擦除控制122和写入控制123。在示例中，响应于读取命令，读取控制121可以生成控制参数，用于生成控制信号以从存储单元阵列102读取数据。在另一个示例中，响应于写入命令，写入控制123可以生成控制参数，用于生成控制信号以将数据写入存储单元阵列102。在另一个示例中，响应于擦除命令，擦除控制可以生成控制参数，用于生成控制信号以擦除存储单元阵列102的一个或多个块。
控制器120可以使用任何合适的技术来实现。
在一些示例中，控制器120被实现为微控制器单元(MCU)(未示出)和固件(FW)存储器(未示出)。MCU可包括一或多个处理核，FW存储器储存可由该一或多个处理核运行的固件。例如，固件包括读取模块、写入模块和擦除模块。MCU可运行读取模块以执行读取控制121的功能。MCU可运行写入模块以执行写入控制123的功能。MCU可运行擦除模块以执行擦除控制122的功能。
注意，FW存储器可以使用任何合适的非易失性存储器来实现，该非易失性存储器即使在断电时也可以保留所储存的数据。在示例中，FW存储器是使用只读存储器(ROM)实现的。在另一个示例中，FW存储器是使用可编程ROM实现的。在另一示例中，FW存储器是使用可擦除可编程ROM来实现的。
在一些实施例中，控制器120可以使用逻辑电路来实现。在一些示例中，控制器120的一些部分或整个控制器120可以由逻辑电路来实现，该逻辑电路可以具有比基于固件的实现快得多的处理速度。在示例中，控制器120的一些功能可以使用可编程逻辑单元来实现，该可编程逻辑单元提供灵活的开发计划和快速的处理速度。
根据本公开的一些方面，写入控制123被配置为基于从编程到字线组中的一个或多个字线的感测结果来确定状态(例如，用于对存储单元中的多个二进制位进行编程的状态)的验证开始循环。可以与字线组相关联地储存状态的所确定的验证开始循环。然后，为了稍后对字线组中的字线进行编程，写入控制123可以与状态的验证开始循环一起使用编程-验证循环。
在一些实施例中，写入控制123包括基于组的验证开始循环确定模块130和存储器140(或存储器中分配的存储空间)。在实施例中，基于组的验证开始循环确定模块130被配置为检测对字线组中的字线的第一次写入(例如，在半导体存储器件100通电之后)，并使用状态的默认验证开始循环(例如，状态的最早验证开始循环)来执行第一编程-验证循环并将数据写入字线。此外，基于组的验证开始循环确定模块130可以监控结果，诸如感测结果、页面缓冲电路112的锁存电路中的值等，并确定状态的更新的验证开始循环。状态的更新的验证开始循环可以与字线组相关联地储存在存储器140中，诸如图1中的状态145的基于组的验证开始循环。因此，稍后，为了进一步写入到字线组中的字线(例如，与第一次写入相同的字线，或其他字线)，可以使用状态的更新的验证开始循环来执行编程-验证循环，用于写入到字线。
可以基于各种合适的技术来确定状态的更新的验证开始循环。在一些示例中，在第一编程验证循环的每个编程验证循环处，可以例如基于页面缓冲电路112的锁存电路中的值针对每个状态对字线的开启存储单元(例如，充分编程的存储单元)的总数进行计数。在特定的编程-验证循环中，当状态的开启存储单元的总数增大到等于或大于阈值时，特定的编程-验证循环可以被确定为状态的更新的验证开始循环。
根据本公开的方面，类似编程速度的字线可以形成字线组。因此，当基于到字线组中的一个字线的写入来确定状态的验证开始循环时，可以在编程-验证循环中使用状态的确定的验证开始循环来写入到示例中的字线组中的任何字线。在一些示例中，不同字线处的存储单元的编程速度可以由半导体存储器件的制造商表征，然后可以基于编程速度表征将字线划分为字线组。
在一些示例中，可以使用字线组中的字线的地址来定义字线组。字线组的定义可以合适地储存在每个半导体存储器件上。在示例中，字线组的定义可以储存在存储单元阵列102的特殊分区(partition)中。例如，存储单元阵列102包括初始化分区165。初始化分区165是存储单元阵列102的可以在半导体存储器件100通电时加载到外围电路101的部分。在一些示例中，在通电时，初始化分区165中的信息被加载到外围电路101中以配置外围电路101。在示例中，字线组的定义可以储存在初始化分区165中并在通电时加载到外围电路101。在另一示例中，字线组的定义可以在固件中显式或隐式实现。在一些实施例中，字线组的定义以非易失性形式储存，因此在断电时字线组的定义不会丢失。
在一些示例中，字线组可以是基于块的，并且每个字线组包括一个或多个块，诸如图1中的一个或多个块-1到块-N。在一些示例中，字线组可以是基于字线的，并且每个字线组包括多个字线。在另一示例中，字线组可以是基于单个字线的，并且每个字线组包括单个字线。
在一些实施例中，可以以易失性形式储存状态的确定的验证开始循环。在示例中，使用静态随机存取存储器(SRAM)来实现存储器140。在另一示例中，使用合适的寄存器电路来实现存储器140。然后，在每次通电后，可以重新确定并储存状态的验证开始循环。因此，当编程速度发生变化时，诸如由于PE周期的增加，可以在每个通电时间重新确定状态的验证开始循环，以补偿编程速度的变化。
注意，在一些示例中，基于组的验证开始循环确定模块130被实现为将由处理器运行的固件；在一些其他示例中，使用电路来实现基于组的验证开始循环确定模块130。
图2示出了根据本公开一些实施例的半导体存储器件200的截面图。在一些示例中，半导体存储器件200可以是半导体存储器件100。根据本公开的一些实施例，半导体存储器件200包括键合在一起的阵列管芯202和CMOS管芯201。
注意，在一些实施例中，半导体存储器件可以包括多个阵列管芯和CMOS管芯。多个阵列管芯和CMOS管芯可以堆叠并键合在一起。CMOS管芯分别耦合到多个阵列管芯，并且可以驱动相应阵列管芯以便以与半导体存储器件200类似的方式操作。
阵列管芯202包括衬底203和形成在衬底203上的存储单元。CMOS管芯201包括衬底204和形成在衬底204上的外围电路。为了简单起见，衬底203的主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向(或Z轴)。
衬底203和衬底204分别可以是任何合适的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底203和衬底204可以分别包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底203和衬底204分别可以是体晶片或外延层。
半导体存储器件200包括存储单元阵列(例如，存储单元阵列102)和外围电路(例如，地址解码电路、页面缓冲电路、数据I/O电路、电压生成器、主控制器，等等)。在图2的示例中，存储单元阵列形成在阵列管芯202的衬底203上，并且外围电路形成在CMOS管芯201的衬底204上。阵列管芯202和CMOS管芯201面对面设置(其上设置有电路的表面被称为面，相对的表面被称为背)，并键合在一起。
在一些示例中，可以在衬底203中分别为块形成井作为块的主体部分。在图中。在图2的示例中，在衬底203中形成P型阱205，并且可以在P型阱205中形成三维(3D)NAND存储单元串的块。P型阱205可以形成用于3D NAND存储单元串的主体部分(例如，与PW端子连接)，并且被称为PW的电压可以经由PW端子施加到P型阱205。在一些示例中，存储单元阵列在核心区域206中形成为垂直存储单元串的阵列。除了核心区域206和外围区域之外，阵列管芯202包括阶梯区域207(在一些示例中也称为连接区域)以方便到例如垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等的连接。垂直存储单元串中的存储单元的栅极对应于用于NAND存储架构的字线。
在图2的示例中，垂直存储单元串280被示为形成在核心区域206中的垂直存储单元串的阵列的表示。图2还示出了对应于垂直存储单元串280的垂直存储单元串280'的示意性符号版本。垂直存储单元串280形成在层堆叠体290中。层堆叠体290包括交替堆叠的栅极层(或字线层)295和绝缘层294。栅极层295和绝缘层294被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管堆叠体包括存储单元和选择晶体管，诸如一个或多个底部选择晶体管(也称为底部选择栅晶体管)、一个或多个顶部选择晶体管(也称为顶部选择栅晶体管)等。在一些示例中，晶体管堆叠可以包括一个或多个虚设选择晶体管。栅极层295对应于晶体管的栅极。栅极层295由栅极堆叠材料制成，诸如高介电常数(高-k)栅极绝缘层、金属栅极(MG)电极等。绝缘层294由绝缘材料制成，该绝缘材料是诸如氮化硅、二氧化硅等。
根据本公开的一些方面，垂直存储单元串由垂直(Z方向)延伸到层堆叠体290中的沟道结构281形成。沟道结构281可以在X-Y平面中彼此分离地设置。在一些实施例中，沟道结构281以阵列的形式设置在栅极线切割结构(未示出)之间。栅极线切割结构用于方便在后栅极工艺中用栅极层295替换牺牲层。沟道结构281的阵列可具有任何合适的阵列形状，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的Z字形阵列形状、蜂巢(例如，六边形)阵列形状等。在一些实施例中，每个沟道结构在X-Y平面中具有圆形形状，并且在X-Z平面和Y-Z平面中具有柱状形状。在一些实施例中，栅极线切割结构之间的沟道结构的数量和布置不受限制。
在一些实施例中，沟道结构281可以具有在与衬底203的主表面的方向正交的Z方向上延伸的柱状形状。在实施例中，沟道结构281由XY平面中的圆形材料形成，并在Z方向上延伸。例如，沟道结构281包括在XY平面内具有圆形形状并且在Z方向上延伸的功能层，诸如阻挡绝缘层282(例如氧化硅)、电荷储存层(例如氮化硅)283、隧道绝缘层284(例如氧化硅)、半导体层285和绝缘层286。在示例中，阻挡绝缘层282(例如，氧化硅)形成在用于沟道结构281的孔(进入层堆叠体290中)的侧壁上，并且然后电荷储存层(例如，氮化硅)283、隧道绝缘层284、半导体层285和绝缘层286从侧壁依次堆叠。半导体层285可以是任何合适的半导体材料，诸如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料的载流子密度在1010cm-3的量级。绝缘层286由诸如氧化硅和/或氮化硅的绝缘材料形成，和/或可以形成为气隙。
根据本公开的一些方面，沟道结构281和层堆叠体290一起形成存储单元串280。例如，半导体层285对应于用于存储单元串280中的晶体管的沟道部分，而栅极层295对应于存储单元串280中的晶体管的栅极。通常，晶体管具有控制沟道的栅极，并且具有在沟道的每一侧的漏极和源极。为简单起见，在图2的示例中，图2中用于晶体管的沟道的上侧被称为漏极，并且图2中用于晶体管的沟道底侧被称为源极。注意，在某些驱动配置下，可以切换漏极和源极。在图2的示例中，半导体层285对应于晶体管的连接的沟道。对于特定晶体管，特定晶体管的漏极与特定晶体管上方的上晶体管的源极连接，并且特定晶体管的源极与特定晶体管下方的下晶体管的漏极连接。因此，存储单元串280中的晶体管串联连接。
存储单元串280包括存储单元晶体管(或称为存储单元)。基于电荷储存层283的对应于存储单元晶体管的浮栅的部分中的载流子捕获，存储单元晶体管可以具有不同的阈值电压。例如，当存储单元晶体管的浮栅中捕获(储存)大量空穴时，存储单元晶体管的阈值电压低于预定值，则存储单元晶体管处于未编程状态(也称为擦除状态)，该状态对应于两个二进制位中的逻辑“11”。当空穴从浮栅排出(或电子被捕获在浮栅中)时，存储单元晶体管的阈值电压升高，从而可以将存储单元晶体管编程为其他合适的状态，例如S2、S3等。
存储单元串280包括被配置为将存储单元串280中的存储单元与位线耦合/去耦合的一个或多个顶部选择晶体管，并且包括被配置为将存储单元串280中的存储单元与ACS耦合/去耦合的一个或多个底部选择晶体管。
顶部选择晶体管由顶部选择栅(TSG)控制。例如，当TSG电压(施加到TSG的电压)大于顶部选晶体管的阈值电压时，顶部选晶体管导通并且存储单元耦合到位线；并且当TSG电压(施加到TSG的电压)小于顶部选晶体管的阈值电压时，顶部选晶体管关闭并且存储单元与位线去耦合。
类似地，底部选择晶体管由底部选择栅极(BSG)控制。例如，当BSG电压(施加到BSG的电压)大于底部选择晶体管的阈值电压时，底部选择晶体管导通并且存储单元耦合到ACS；并且当BSG电压(施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管关闭并且存储单元与ACS去耦合。
根据本公开的一些方面，沟道孔中的半导体层285的底部部分对应于垂直存储单元串280的源极侧，并且底部部分被标记为285(S)。公共源极层289形成为与垂直存储单元串280的源极导电连接。公共源极层289可以包括一层或多层。在一些示例中，公共源极层289包括硅材料，诸如本征多晶硅、掺杂多晶硅(诸如N型掺杂硅、P型掺杂硅)等。在一些示例中，公共源极层289可以包括金属硅化物以提高导电性。公共源极层289类似地与其他垂直存储单元串(未示出)的源极导电连接，并且从而形成阵列公共源极(ACS)。
在一些示例中，当垂直存储单元串280被配置为在块的基础上被擦除时，公共源极层289可以延伸并覆盖块的核心区域和用于块的阶梯区域。在一些示例中，对于单独擦除的不同块，公共源极层289可以针对不同块被合适地绝缘。
如图2的示例中，在沟道结构281中，半导体层285从沟道结构281的源极侧向上垂直延伸，并形成对应于垂直存储单元串280的漏极侧的顶部部分。半导体层285的顶部部分被标记为285(D)。注意，为便于描述，命名了漏极侧和源极侧。漏极侧和源极侧的功能可以与名称不同。
在图2的示例中，可以形成连接结构以将半导体层的顶部部分285(D)电耦合到位线(BL)，连接结构是诸如过孔结构272a与金属线273a、键合结构274等。
此外，在图2的示例中，阶梯区域207包括阶梯，阶梯被形成以方便到晶体管(例如，存储单元、顶部选择晶体管(单个或多个)、底部选择晶体管(单个或多个))的栅极的字线连接。例如，字线连接结构270包括导电耦合在一起的接触结构271、过孔结构272b和金属线273b。字线连接结构270可以将WL电耦合到存储单元串280中的晶体管的栅极端子。
在图2的示例中，阵列管芯202和CMOS管芯201面对面设置(电路侧为面，衬底侧为背)并键合在一起。通常，CMOS管芯上的外围电路将半导体存储器件200与外部电路相接。
在图2的示例中，CMOS管芯201和阵列管芯202分别包括可以彼此对准的键合结构。例如，CMOS管芯201包括键合结构234，并且阵列管芯202包括对应的键合结构274。阵列管芯202和CMOS管芯201可以合适地对准，因此键合结构234与键合结构274对准。当阵列管芯202和CMOS管芯201键合在一起时，键合结构234分别与键合结构274键合并电耦合。
图3示出了根据本公开的一些示例性实施例的相关示例中对存储单元串进行编程的示意图。如图3所示，存储单元串300可以包括串联连接的底部选择栅(BSG)晶体管、包括被选定的存储单元MC6以接收编程操作的存储单元MC1-MC11、和顶部选择栅(TSG)晶体管。存储单元串300还可以包括与BSG晶体管相邻的底部虚设单元和/或与TSG晶体管相邻的顶部虚设单元。当存在时，底部虚设单元可以与BSG一起工作以控制存储单元串300和源极线之间的连接。当存在时，顶部虚设单元可以与TSG一起工作以控制存储单元串300和位线之间的连接。注意，图3仅为示例，并且根据存储器件的设计，存储单元串300可包括任意数量的存储单元、一个或多个底部虚设单元、以及一个或多个顶部虚设单元。
在相关示例中，存储单元MC1-MC5和MC7-MC11可以是预先已编程的或者可以是未被选定用于编程的存储单元，并且被选定的存储单元MC6将被编程。因此，可以对存储单元串300施加局部升压操作以在已编程的存储单元中形成编程禁止沟道，从而可以防止对已编程的存储单元进行编程。局部升压操作被配置为引入Vlocal电压以电隔离已编程的存储单元(例如，MC1-MC5和MC7-MC11)与被选定进行编程的其他剩余存储单元(例如，MC6)之间的沟道的电荷共享。在局部升压操作中，Vlocal电压可以是施加在与选定的存储单元相邻的至少一个已编程的存储单元上的零伏。例如，可以将Vlocal电压施加在存储单元MC3和MC9之一上，或者与选定的存储单元MC6相邻定位的存储单元MC3和MC9两者上。因此，可以在存储单元串300中形成沟道截止。例如，当在MC3上施加Vlocal时，存储单元串300中的沟道的电荷共享可以被MC3破坏，并且存储单元串300中的沟道可以被分成MC1和MC3之间的第一部分，以及MC4和MC11之间的第二部分。
当施加局部升压操作时，可以为已编程的存储单元(例如，MC1-MC5和MC7-MC11)建立高沟道升压，这可以减小跨沟道的隧道层的电场，以便可以禁止编程。然而，已编程的单元和选定的存储单元之间的沟道电势差可能会增大，并且会从施加Vlocal的存储单元(例如，MC3)到选定的存储单元(例如，MC6)发生严重的热载流子注入(HCI)。严重的热载流子注入会进一步导致更严重的编程干扰。在图2中，提供了示例性沟道电势分布302，其中在选定的存储单元MC6和施加Vlocal的存储单元MC3之间增大了沟道电势差。由于选定的存储单元MC6和施加Vlocal的存储单元MC3之间增大的沟道电势差，可能会发生严重的热载流子注入。例如，由于增大的沟道电势差，MC3的沟道(或沟道的电荷储存层)中的电子可以注入到存储单元MC6的沟道中。
在本公开中，当对存储单元串进行编程时，可以施加钟形通过电压模式。在钟形通过电压模式中，可以沿WL以“钟形”的形式调制施加在与存储单元耦合的字线(WL)上的Vpass电压，该形式从已编程的单元的字线(或已编程WL)开始在存储单元串的漏极侧或源极侧的方向上改变。WL可以被配置为具有多个区，诸如从选定的存储单元的字线(也称为选定的编程WL)限定的区1、区2和区3，并且多个区中的每一个可以包括至少一个存储单元。中间区2中的电压Vpass可以高于区1和区3中的Vpass电压。通过增强区2中的Vpass电压，已编程WL及相邻的WL(例如，选定的编程WL)之间的电势差可以得到抑制，这反过来可以抑制HCI并导致更好的编程干扰。
例如，可以通过从选定的编程WL开始向下或向上放置区1的WL、区2的WL和区3的WL来调制Vpass电压。此外，区2的WL中(或施加到WL)的Vpass电压可以高于区3的WL中的Vpass电压。
在钟形通电压图案中，当区2的WL中的Vpass电压高于区3的WL中的Vpass电压时，区3的WL中的Vpass电压可以足够高，以使区2的WL中的沟道和区3的WL中的沟道在编程禁止操作(或编程操作)期间相互连接。因此，本公开的编程禁止操作不同于相关示例中的编程禁止操作。如上在图3中所述，在相关示例中，可以施加Vlocal电压来隔离区2的WL中的沟道和区3的WL中的沟道。然而，在当前公开中，区2的WL中的沟道和区3的WL中的沟道仍然可以连接。
在一些实施例中，在钟形通过电压模式中，区2和区3之间的界面(interface)WL可以具有比最高编程-验证电平(例如，5伏)更高的Vpass电压，以便禁止沟道在区2和区3之间被隔离。在另一个示例中，界面WL可以由ISPP(增量步进脉冲编程)驱动，并且ISPP的最后编程循环处的Vpass电压可以比最高编程-验证电平高1伏。
在一些实施例中，区2的(或施加在区2上的)Vpass电压可以朝着区2逐渐降低。
在一些实施例中，区1的Vpass电压比区2的Vpass电压小，并且区2的Vpass电压大于的区3的Vpass电压。
图4-8是在编程禁止操作中施加钟形通过电压模式的本公开的示例性实施例。图4示出了施加在存储单元串400上以执行编程禁止操作的钟形通过电压模式的第一示例性实施例。如图4所示，存储单元串400可以包括被选定用于编程的选定的存储单元MC6，以及存储单元MC1-MC5和MC7-MC11，MC1-MC5和MC7-MC11可以已经被编程或者可以是未被选定用于编程的存储单元。存储单元MC1-MC5可位于选定的存储单元MC6的第一侧(或源极侧)，而存储单元MC7-MC11可位于选定的存储单元MC6的第二侧(或漏极侧)。在图4的示例中，钟形通过电压模式可以施加在选定的存储单元MC6的第一侧的存储单元上。
仍参考图4，可在选定的字线上施加编程电压Vpgm以对选定的存储单元(例如，MC6)进行编程，其中，选定的存储单元MC6可具有耦合到选定的字线的栅极端子。可以在耦合到位于存储单元串400中的选定的存储单元的第一侧(或源极侧)的区1中的存储单元(例如，MC5)的字线上施加第一通过电压Vpass1。可以在耦合到位于存储单元串中的选定的存储单元的第一侧的区2中的存储单元(例如，MC3和MC4)的字线上施加第二通过电压Vpass2。可以在耦合到位于存储单元串中的选定的存储单元的第一侧的区3中的存储单元(例如，MC1和MC2)的字线上施加第三通过电压Vpass3。所述第二通过电压的Vpass2可以高于第一通过电压Vpass1和第三通过电压Vpass3。
注意，图4只是示例。根据存储单元串400的结构，区1、区2和区3中的每一个可以包括任意数量的存储单元。因此，选定的存储单元可以是存储单元串400中的从自BSG晶体管开始计数的第四个存储单元开始的任何存储单元。此外，电压可以在区内逐渐降低或升高。例如，区2的Vpass2可以朝着区3的WL逐渐降低。另外，可以在位于存储单元串400中的选定的存储单元MC6的第二侧(或漏极侧)的存储单元(例如，MC7-MC11)的字线(或耦合到存储单元(例如，MC7-MC11)的字线)上施加通过电压Vpass。
在图4的示例性实施例中，Vpgm可以在从15伏到23伏的范围内。Vpass可以在从5伏到12伏的范围内。第一通过电压Vpass1可以在从3伏到9伏的范围内。第二通过电压Vpass2可以在从7伏到13伏的范围内。第三通过电压Vpass3可以在从5伏到11伏的范围内。应当注意的是，可以在与存储单元串400耦合的位线和源极线上都施加VCC电压。进一步地，可以在与TSG晶体管耦合的WL上施加VCC，并且耦合到BSG晶体管的WL可以接地。例如，VCC可以在从1.2伏到3.6伏的范围内。
通过在编程禁止操作期间在存储单元串400上施加钟形通过电压模式，可以在已编程的存储单元中形成编程禁止沟道以防止已编程的存储单元再次被编程。此外，可以减小已编程的存储单元和选定的存储单元之间的沟道电势差，并且可以防止已编程的存储单元和选定的单元之间的HCI。
图5示出了施加在存储单元串500上以执行编程禁止操作的钟形通过电压模式的第二示例性实施例。如图5所示，存储单元串500可以包括被选定用于编程的选定的存储单元MC6，以及存储单元MC1-MC5和MC7-MC11，存储单元MC1-MC5和MC7-MC11已经被编程或者可以是未被选定用于编程的存储单元。存储单元MC1-MC5可位于选定的存储单元MC6的第一侧(或源极侧)，而存储单元MC7-MC11可位于选定的存储单元MC6的第二侧(或漏极侧)。
在图5的示例中，钟形通过电压模式可以施加在选定的存储单元MC6的第二侧(或漏极侧)处的存储单元上。如图5所示，编程电压Vpgm可以施加在选定的字线上以对选定的存储单元MC6进行编程。可以在耦合到位于存储单元串500中的选定的存储单元的第二侧(或漏极侧)的区1中的存储单元(例如，MC7)的字线上施加第一通过电压Vpass1。可以在耦合到位于存储单元串500中的选定的存储单元的第二侧的区2中的存储单元(例如，MC8和MC9)的字线上施加第二通过电压Vpass2。可以在耦合到位于存储单元串500中的选定的存储单元的第二侧的区3中的存储单元(例如，MC10和M11)的字线上施加第三通过电压Vpass3。
应当注意，根据存储单元串500的结构，图5中的区1、区2和区3中的每一个可以包括任意数量的存储单元。因此，选定的存储单元可以是存储单元串500中从自TSG晶体管开始计数的第四存储单元开始的任何存储单元。此外，电压可以在区内逐渐降低或升高。例如，区2的Vpass2可以朝着区3的WL逐渐降低。此外，可以在位于存储单元串500中的选定的存储单元MC6的第一侧(或源极侧)的存储单元(例如，MC1-MC5)的字线(或耦合到存储单元(例如，MC7-MC11)的字线)上施加通过电压Vpass。
在一些实施例中，当选定的存储单元是从BSG晶体管(例如，MC1-MC3)计数的前三个存储单元之一或者是从TSG晶体管(例如，MC9-MC11)计数的前三个存储单元之一时，可以施加相关示例中的通过电压模式。例如，可以将编程电压(例如，Vpgm)施加到选定的存储单元并且可以向存储单元串中的其余存储单元施加通过电压(例如，Vpass)。在一些实施例中，可以通过ISPP对选定的存储单元进一步进行编程。因此，可以在ISPP的编程循环中调整编程电压的电压电平。
图6示出了施加在存储单元串600上以执行编程禁止操作的钟形通过电压模式的第三示例性实施例。如图6所示，可以在位于选定的存储单元(例如，MC6)的第一侧(或源极侧)和第二侧(或漏极侧)两者处的存储单元上施加钟形通过电压模式。例如，可以在耦合到位于存储单元串600中的选定的存储单元的第一侧(或源极侧)和第二侧(或漏极侧)的区1中的存储单元(例如，MC5和MC7)的字线上施加第一通过电压Vpass1。可以在耦合到位于存储单元串600中的选定的存储单元MC6的第一侧和第二侧两者的区2中的存储单元(例如，MC3-MC4和MC8-MC9)的字线上施加第二通过电压Vpass2。可以在耦合到位于存储单元串600中的选定的存储单元的第一侧和第二侧二者处的区3中的存储单元(例如，MC1-MC2和MC10-MC11)的字线上施加第三通过电压Vpass3。
在图7中，提供了钟形通过电压模式的第四示例性实施例，其施加在存储单元串700上以执行编程禁止操作。与图6相比，界面通过电压Vpass3_interface可以被施加在耦合到与区2中的存储单元相邻设置的区3中的存储单元(例如，MC2和MC10)的WL上。界面通过电压可以在第二通过电压Vpass2和第三通过电压Vpass3之间的范围内。例如，界面通过电压可以在从8伏到10伏的范围内。在图7中，可以将界面通过电压施加在耦合到选定的存储单元MC6的第一侧的区3的第一界面存储单元(例如，MC2)的第一界面WL上，并且施加在耦合到选定的存储单元的第二侧的区3的第二界面存储单元(例如，MC10)的第二界面WL上。然而，图7只是示例，并且界面通过电压可以施加在与第一侧的区2的存储单元相邻或最接近的一个或多个存储单元上，以及与第二侧的域2的存储单元相邻或最接近的一个或多个存储单元上。
在图7的另一个实施例中，第一通过电压Vpass1、第二通过电压Vpass2、第三通过电压Vpass3和界面通过电压Vpass3_interface可以施加在仅选定的存储单元(例如，MC6)的第一侧或仅选定的存储单元的第二侧的存储单元上。
图8示出了施加在存储单元串800上以执行编程禁止操作的钟形通过电压模式的第五示例性实施例。与图7相比，施加在区2的WL上的第二通过电压Vpass2可以包括朝向区3的WL逐渐降低的多个子第二通过电压(或子Vpass2电压)。例如，第二通过电压Vpass2可包括施加在区2的存储单元上的两个子第二Vpass电压。例如，第一子Vpass2电压(例如，Vpass2_1st)可以施加在与区1的存储单元相邻的区2的存储单元(例如，第一侧的MC4和第二侧的MC8)上。第二子Vpass2电压Vpass2_2nd(也称为过渡通电压)可以施加在与区3的存储单元相邻设置的区2的存储单元(例如，第一侧的MC3和第二侧的MC9)上。第一子Vpass2电压可以大于第二子Vpass2电压。在一些实施例中，第一子Vpass2电压Vpass2_1st可以在从7伏到13伏的范围内，并且第二子Vpass2电压(或过渡通过电压)Vpass2_2nd可以在从5伏到12伏的范围内。
当然，图8只是示例，并且任何数量的存储单元可以分别包括在区1、区2和区3中。因此，第一子Vpass2电压可以施加到区2中选定的存储单元的第一侧或第二侧的任意数量的存储单元。第二子Vpass2电压(或过渡通过电压)可以施加到区2中选定的存储单元的第一侧或第二侧的任意数量的存储单元。此外，第二通过电压Vpass2可以包括施加到区2的剩余存储单元(例如，未施加Vpass2_1st和Vpass2_2nd的存储单元)的其他子Vpass2电压，使得施加在区2的WL上的第二通过电压Vpass2可以朝着区域3的WL逐渐降低。
仍参考图8，在一些实施例中，MC5可以命名为第一存储单元，MC4可以命名为第二存储单元，MC3可以命名为第一过渡存储单元，MC2可以命名为第一界面存储单元，MC1可以称为第三存储单元。另外，MC7可以命名为第四存储单元，MC8可以命名为第五存储单元，MC9可以命名为第二过渡存储单元，MC10可以命名为第二界面存储单元，以及MC11可以命名为第六存储单元。
此外，可以仅在选定的存储单元(例如，MC6)的第一侧或仅在选定的存储单元的第二侧的存储单元上施加第一通过电压的Vpass1、第一子Vpass2电压Vpass2_1st、第二子Vpass2电压(或过渡通电压)Vpass2_2nd、第三通电压的Vpass3、和/或界面通过电压Vpass3_interface。
图9是用于对包括存储单元串的存储器件进行编程的方法900的流程图。存储单元串可以包括串联连接的底部选择栅(BSG)晶体管、存储单元和顶部选择栅(TSG)晶体管。如图9所示，方法900可以在S902开始并进行到S904。在S904，可在选定的字线上施加编程电压以对存储单元中的选定的存储单元进行编程，其中选定的存储单元包括耦合到选定的字线的栅极端子。
在S906处，可以将第一通过电压施加在耦合到存储单元中的第一存储单元的第一字线上。第一存储单元可位于存储单元串中选定的存储单元的第一侧。
在S908，可以在耦合到存储单元中的第二存储单元的第二字线上施加第二通过电压，其中第二存储单元可以位于存储单元串中选定的存储单元的第一侧。
在S910处，可以将第三通过电压施加在耦合到存储单元中的第三存储单元的第三字线上。第三存储单元可位于存储单元串中选定的存储单元的第一侧。第二通过电压可以高于第一通过电压和第三通过电压，并且第二存储单元可以设置在第一存储单元和第三存储单元之间。
在实施例中，第一存储单元、第二存储单元和第三存储单元可以位于选定的存储单元和BSG晶体管之间。可以将通过电压施加在与位于存储单元串中选定的存储单元的第二侧并设置在选定的存储单元和TSG晶体管之间的存储单元耦合的字线上。
在另一实施例中，第一存储单元、第二存储单元和第三存储单元可以位于选定的存储单元和TSG晶体管之间。因此，可以将通过电压施加在与位于存储单元串中选定的存储单元的第二侧并设置在选定的存储单元和BSG晶体管之间的存储单元耦合的字线上。
在方法900中，可以将第一通过电压施加在耦合到存储单元中的第四存储单元的第四字线上，其中第四存储单元可位于存储单元串中的选定的存储单元的第二侧。可以将第二通过电压施加在耦合到存储单元中的第五存储单元的第五字线上，其中第五存储单元可以位于存储单元串中的选定的存储单元的第二侧。可以将第三通过电压施加在耦合到存储单元中的第六存储单元的第六字线上，其中第六存储单元可以位于存储单元串中的选定的存储单元的第二侧。第五存储单元可以设置在第四存储单元和第六存储单元之间。此外，第一存储单元、第二存储单元、和第三存储单元可以设置在选定的存储单元和BSG晶体管之间。第四存储单元、第五存储单元和第六存储单元可以设置在选定的存储单元和TSG晶体管之间。
在方法900中，可以在耦合到第一界面存储单元的第一界面字线上施加界面通过电压。第一界面存储单元可以位于选定的存储单元的第一侧并设置在第二存储单元与第三存储单元之间。此外，可以在耦合到第二界面存储单元的第二界面字线上施加界面通过电压。第二界面存储单元可位于选定的存储单元的第二侧并设置在第五存储单元与第六存储单元之间。
在一些实施例中，界面通过电压可以在第二通过电压和第三通过电压之间的范围内。
在方法900中，可以在耦合到第一过渡(transition)存储单元的第一过渡字线上施加过渡通过电压。第一晶体管存储器可位于选定的存储单元的第一侧并设置在第二存储单元与第一界面存储单元之间。过渡通过电压可以进一步施加在耦合到第二过渡存储单元的第二过渡字线上。第二过渡存储单元可位于选定的存储单元的第二侧并设置在第五存储单元与第二界面存储单元之间。
在一些实施例中，过渡通过电压可以小于第二通过电压。第一通过电压可以在从3伏到9伏的范围内。第二通过电压可以在从7伏到13伏的范围内。第三通过电压可以在从5伏到11伏的范围内。编程电压可以在从15伏到23伏的范围内。界面通过电压可以在从8伏到10伏的范围内。过渡通过电压可以在从5伏到12伏的范围内。
图10示出了根据本公开的一些示例的存储系统设备1000的框图。存储系统设备1000包括一个或多个半导体存储器件，诸如由半导体存储器件811-814所示，其可分别与半导体存储器件100类似地配置。在一些示例中，存储系统设备1000为固态驱动器(SSD)或存储模块。
存储系统设备1000可以包括其他合适的组件。例如，存储系统设备1000包括如图10所示耦合在一起的接口(或主接口电路)801和主控制器(或主控制电路)802。存储系统设备1000可以包括将主控制器802与半导体存储器件811-814耦合的总线820。此外，主控制器802分别与半导体存储器件811-814连接，诸如由相应的控制线821-824所示。
接口801被合适地机械配置和电气配置以在存储系统设备1000和主机设备之间连接，并且可以用于在存储系统设备1000和主机设备之间传输数据。
主控制器802被配置为将相应半导体存储器件811-814连接到接口801以进行数据传输。例如，主控制器802被配置为分别向半导体存储器件811-814提供启用/禁用信号以激活一个或多个半导体存储器件811-814用于数据传输。
主控制器802负责完成存储系统设备1000内的各种指令。例如，主控制器802可以执行坏块管理、错误检查和校正、垃圾收集等。
在一些实施例中，使用处理器芯片来实现主控制器802。在一些示例中，主控制器802是使用基于图4-8中所示的钟形通过电压模式对存储单元进行编程的技术来实现的。在一些示例中，主控制器802是使用多个MCU来实现的，并且可以是使用基于图4-8中所示的钟形通过电压模式对存储单元进行编程的技术来实现的。
本文描述的各种实施例提供优于对3D-NAND存储器件中的存储单元串的存储单元进行编程的相关的示例中的方法的若干优点。在相关示例中，可通过隔离存储单元串的沟道来执行编程禁止操作，这可导致已编程的存储单元与选定的存储单元之间升高的沟道电势差，并且可从已编程的单元的沟道到选定的存储单元的沟道发生HCI。在本公开中，可以施加钟形通过电压模式，因为可以以“钟形”的形式沿着存储单元串的字线(WL)对Vpass电压进行调制，该“钟形”的形式沿存储单元串的漏极侧或源极测的方向从已编程单元(或已编程WL)的字线开始变化。WL被配置为具有从选定的存储单元(也称为选定的编程WL)的字线限定的区1、区2和区3，并且中间区2中的Vpass电压可以高于区1和区3中的Vpass电压。通过增大区2中的Vpass电压，已编程的WL及相邻的WL(例如，选定的编程WL)之间的电势差可以得到抑制，这反过来又可以抑制HCl并导致更好的程序干扰。
前述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以与本文中引入的实施例执行相同目的和/或实现相同优点。本领域技术人员也应该意识到，这样的等效构造并不脱离本公开的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以于此进行各种改变、替换和变更。

Claims (20)

1.一种用于对存储器件中的存储单元串中的存储单元进行编程的方法，所述方法包括：
在选定的字线上施加编程电压以对所述存储单元中的选定的存储单元进行编程，所述选定的存储单元具有耦合至所述选定的字线的栅极端子；
在第一字线上施加第一通过电压，所述第一字线耦合到所述存储单元中的第一存储单元，所述第一存储单元位于所述存储单元串中的所述选定的存储单元的第一侧；
在第二字线上施加第二通过电压，所述第二字线耦合到所述存储单元中的第二存储单元，所述第二存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧；
在第三字线上施加第三通过电压，所述第三字线耦合到所述存储单元中的第三存储单元，所述第三存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧，所述第二通过电压高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元设置在所述第一存储单元和所述第三存储单元之间；以及
在第一界面字线上施加界面通过电压，所述第一界面字线耦合到第一界面存储单元，所述第一界面存储单元位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间，
其中：
所述界面通过电压在所述第二通过电压和所述第三通过电压之间的范围内；并且
所述界面通过电压大于在所述选定的存储单元被验证时在所述选定的存储单元上施加的最高编程-验证电压。
2.如权利要求1所述的方法，其中，所述存储单元串还包括底部选择栅(BSG)晶体管和顶部选择栅(TSG)晶体管，所述底部选择栅晶体管、所述存储单元和所述顶部选择栅晶体管串联连接。
3.如权利要求2所述的方法，其中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述底部选择栅晶体管之间，所述方法还包括：
在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述顶部选择栅晶体管之间的所述存储单元的字线上施加通过电压。
4.如权利要求2所述的方法，其中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述顶部选择栅晶体管之间，所述方法还包括：
在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述底部选择栅晶体管之间的所述存储单元的字线上施加通过电压。
5.如权利要求2所述的方法，还包括：
在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元，所述第四存储单元位于所述存储单元串中的所述选定的存储单元的第二侧；
在第五字线上施加所述第二通过电压，所述第五字线耦合到所述存储单元中的第五存储单元，所述第五存储单元位于所述存储单元串中的所述选定的存储单元的所述第二侧；以及
在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元，所述第六存储单元位于所述存储单元串中的所述选定的存储单元的所述第二侧，所述第五存储单元设置在所述第四存储单元和所述第六存储单元之间。
6.如权利要求5所述的方法，其中：
所述第一存储单元、所述第二存储单元和所述第三存储单元设置在所述选定的存储单元和所述底部选择栅晶体管之间；并且
所述第四存储单元、所述第五存储单元和所述第六存储单元设置在所述选定的存储单元和所述顶部选择栅晶体管之间。
7.如权利要求6所述的方法，还包括：
在第二界面字线上施加所述界面通过电压，所述第二界面字线耦合到第二界面存储单元，所述第二界面存储单元位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。
8.如权利要求7所述的方法，其中：
在对所述选定的存储单元进行编程的增量步进脉冲编程的最后编程循环处的所述界面通过电压比所述最高编程-验证电压高一伏。
9.如权利要求7所述的方法，还包括：
在第一过渡字线上施加过渡通过电压，所述第一过渡字线耦合到第一过渡存储单元，所述第一过渡存储单元位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间；以及
在第二过渡字线上施加所述过渡通过电压，所述第二过渡字线耦合到第二过渡存储单元，所述第二过渡存储单元位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间。
10.如权利要求9所述的方法，其中：
所述过渡通过电压小于所述第二通过电压；
所述第一通过电压在从3伏到9伏的范围内；
所述第二通过电压在从7伏到13伏的范围内；
所述第三通过电压在从5伏到11伏的范围内；
所述编程电压在从15伏到23伏的范围内；
所述界面通过电压在从8伏到10伏的范围内；并且
所述过渡通过电压在从5伏到12伏的范围内。
11.一种存储器件，包括：
由存储单元形成的存储单元串，所述存储单元包括选定的存储单元；
耦合到所述存储单元串的电压生成器；以及
控制器，所述控制器被配置为：
通过地址解码电路将所述电压生成器生成的编程电压施加在选定的字线上，以对所述存储单元中的所述选定的存储单元进行编程，所述选定的存储单元具有耦合到所述选定的字线的栅极端子；
通过所述地址解码电路将所述电压生成器生成的第一通过电压施加在第一字线上，所述第一字线耦合到所述存储单元中的第一存储单元，所述第一存储单元位于所述存储单元串中的所述选定的存储单元的第一侧；
通过所述地址解码电路将所述电压生成器生成的第二通过电压施加在第二字线上，所述第二字线耦合到所述存储单元中的第二存储单元，所述第二存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧；
通过所述地址解码电路将所述电压生成器生成的第三通过电压施加在第三字线上，所述第三字线耦合到所述存储单元中的第三存储单元，所述第三存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧，所述第二通过电压高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元设置在所述第一存储单元和所述第三存储单元之间；以及
通过所述地址解码电路将所述电压生成器生成的界面通过电压施加在第一界面字线上，所述第一界面字线耦合到第一界面存储单元，所述第一界面存储单元位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间，
其中：
所述界面通过电压在所述第二通过电压和所述第三通过电压之间的范围内；并且
所述界面通过电压大于在所述选定的存储单元被验证时在所述选定的存储单元上施加的最高编程-验证电压。
12.如权利要求11所述的存储器件，其中，所述存储单元串还包括底部选择栅(BSG)晶体管和顶部选择栅(TSG)晶体管，所述底部选择栅晶体管、所述存储单元和所述顶部选择栅晶体管串联连接。
13.如权利要求12所述的存储器件，其中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述底部选择栅晶体管之间，所述控制器还被配置为：
通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述顶部选择栅晶体管之间的所述存储单元的字线上。
14.如权利要求12所述的存储器件，其中，所述第一存储单元、所述第二存储单元和所述第三存储单元位于所述选定的存储单元和所述顶部选择栅晶体管之间，所述控制器还被配置为：
通过所述地址解码电路将所述电压生成器生成的通过电压施加在耦合到位于所述存储单元串中的所述选定的存储单元的第二侧并设置在所述选定的存储单元和所述底部选择栅晶体管之间的所述存储单元的字线上。
15.如权利要求12所述的存储器件，其中，所述控制器还被配置为：
通过所述地址解码电路在第四字线上施加所述第一通过电压，所述第四字线耦合到所述存储单元中的第四存储单元，所述第四存储单元位于所述存储单元串中的所述选定的存储单元的第二侧；
通过所述地址解码电路在第五字线上施加所述第二通过电压，所述第五字线耦合到所述存储单元中的第五存储单元，所述第五存储单元位于所述存储单元串中的所述选定的存储单元的所述第二侧；以及
通过所述地址解码电路在第六字线上施加所述第三通过电压，所述第六字线耦合到所述存储单元中的第六存储单元，所述第六存储单元位于所述存储单元串中的所述选定的存储单元的所述第二侧，所述第五存储单元设置在所述第四存储单元和所述第六存储单元之间。
16.如权利要求15所述的存储器件，其中：
所述第一存储单元、所述第二存储单元和所述第三存储单元设置在所述选定的存储单元和所述底部选择栅晶体管之间；并且
所述第四存储单元、所述第五存储单元和所述第六存储单元设置在所述选定的存储单元和所述顶部选择栅晶体管之间。
17.如权利要求16所述的存储器件，其中，所述控制器还被配置为：
通过所述地址解码电路将所述界面通过电压施加在第二界面字线上，所述第二界面字线耦合到第二界面存储单元，所述第二界面存储单元位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第六存储单元之间。
18.如权利要求17所述的存储器件，其中：
在对所述选定的存储单元进行编程的增量步进脉冲编程的最后编程循环处的所述界面通过电压比所述最高编程-验证电压高一伏。
19.如权利要求17所述的存储器件，其中，所述控制器还被配置为：
通过所述地址解码电路将所述电压生成器生成的过渡通过电压施加在第一过渡字线上，所述第一过渡字线耦合到第一过渡存储单元，所述第一过渡存储单元位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第一界面存储单元之间；以及
通过所述地址解码电路将所述过渡通过电压施加在第二过渡字线上，所述第二过渡字线耦合到第二过渡存储单元，所述第二过渡存储单元位于所述选定的存储单元的所述第二侧并设置在所述第五存储单元和所述第二界面存储单元之间，其中，所述过渡通过电压小于所述第二通过电压。
20.一种存储系统设备，包括：
多个存储器件；
主控制电路，与所述多个存储器件耦合并且被配置为操作所述多个存储器件中的一个或多个存储器件以用于数据生成和数据传输；以及
接口电路，与所述主控制电路耦合并被配置为在所述主控制电路和外部设备之间传输数据，其中，所述多个存储器件中的存储器件包括：
由存储单元形成的存储单元串，所述存储单元包括选定的存储单元；
耦合到所述存储单元串的电压生成器；以及
控制器，被配置为：
通过地址解码电路将所述电压生成器生成的编程电压施加在选定的字线上，以对所述存储单元中的所述选定的存储单元进行编程，所述选定的存储单元具有耦合到所述选定的字线的栅极端子；
通过所述地址解码电路将所述电压生成器生成的第一通过电压施加在第一字线上，所述第一字线耦合到所述存储单元中的第一存储单元，所述第一存储单元位于所述存储单元串中的所述选定的存储单元的第一侧；
通过所述地址解码电路将所述电压生成器生成的第二通过电压施加在第二字线上，所述第二字线耦合到所述存储单元中的第二存储单元，所述第二存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧；
通过所述地址解码电路将所述电压生成器生成的第三通过电压施加在第三字线上，所述第三字线耦合到所述存储单元中的第三存储单元，所述第三存储单元位于所述存储单元串中的所述选定的存储单元的所述第一侧，所述第二通过电压高于所述第一通过电压和所述第三通过电压，并且所述第二存储单元设置在所述第一存储单元和所述第三存储单元之间；以及
通过所述地址解码电路将所述电压生成器生成的界面通过电压施加在第一界面字线上，所述第一界面字线耦合到第一界面存储单元，所述第一界面存储单元位于所述选定的存储单元的所述第一侧并设置在所述第二存储单元和所述第三存储单元之间，
其中：
所述界面通过电压在所述第二通过电压和所述第三通过电压之间的范围内；并且
所述界面通过电压大于在所述选定的存储单元被验证时在所述选定的存储单元上施加的最高编程-验证电压。
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