CN116364151A - 非易失性存储器装置和非易失性存储器的编程方法 - Google Patents

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Abstract

提供一种非易失性存储器装置和非易失性存储器装置的编程方法。非易失性存储器装置包括至少一个存储器块和控制电路。至少一个存储器块包括被划分为在竖直方向设置的多个堆叠件的多个单元串，并且多个堆叠件中的每个堆叠件包括至少一条伪字线。控制电路通过在编程执行时段期间将编程电压施加至多个单元串的选择的字线，并且通过在编程执行时段期间降低施加至多个堆叠件中的至少一个上堆叠件的至少一条伪字线的伪电压的电压电平，来控制编程操作。至少一个上堆叠件在竖直方向上设置在比选择的堆叠件高的位置处，并且来自多个堆叠件中的选择的堆叠件包括选择的字线。

Description

非易失性存储器装置和非易失性存储器的编程方法
相关申请的交叉引用
本申请要求于2021年12月27日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2021-0187983的优先权，所述申请的公开以引用其全部的方式并入本文中。
技术领域
示例实施例总体上涉及半导体存储器装置，更具体地，涉及一种非易失性存储器装置和非易失性存储器装置的编程方法。
背景技术
用于存储数据的半导体存储器装置可分为易失性存储器装置和非易失性存储器装置。易失性存储器装置(诸如动态随机存取存储器(DRAM)装置)通常被配置为通过对存储器单元中的电容器进行充电或放电来存储数据，并且在断电时丢失存储的数据。非易失性存储器装置(诸如闪速存储器装置)即使在断电时也可保持存储的数据。易失性存储器装置广泛用作各种设备的主存储器，而非易失性存储器装置广泛用于在诸如计算机、移动装置等的各种电子装置中存储编程代码和/或数据。
近来，已经开发了三维结构的非易失性存储器装置(诸如竖直NAND存储器装置)以增加非易失性存储器装置的集成度和存储容量。随着集成度和存储容量的增加，在对选择的存储器单元进行编程时，对未选择的存储器单元的干扰增加。
发明内容
一些示例实施例可提供一种能够减少通道干扰的非易失性存储器装置。
一些示例实施例可提供一种能够减少通道干扰的非易失性存储器装置的编程方法。
根据示例实施例，一种非易失性存储器装置包括至少一个存储器块和控制电路。至少一个存储器块包括多个单元串，其中，多个单元串中的每一个包括串联连接并且在竖直方向上设置在源极线和位线之间的串选择晶体管、多个存储器单元和接地选择晶体管。多个单元串被划分为在竖直方向上布置的多个堆叠件，并且多个堆叠件中的每一个包括与多个堆叠件之间的边界相邻的至少一条伪字线。控制电路通过在编程执行时段期间将编程电压施加至多个单元串的选择的字线，并且通过在编程执行时段期间降低施加至多个堆叠件中的至少一个上堆叠件的至少一条伪字线的伪电压的电压电平，来控制编程操作。至少一个上堆叠件在竖直方向上设置在高于选择的堆叠件的位置处，并且来自多个堆叠件中的选择的堆叠件包括选择的字线。
根据示例实施例，提供了一种非易失性存储器装置的编程方法。根据编程方法，至少一个存储器块包括多个单元串，并且多个单元串被划分为在竖直方向上布置的多个堆叠件。多个单元串中的每一个包括串联连接并在源极线和位线之间在竖直方向上设置的串选择晶体管、多个存储器单元和接地选择晶体管。多个堆叠件中的每一个包括与多个堆叠件之间的边界相邻的至少一条伪字线。在编程执行时段期间，将编程电压施加至多个单元串的选择的字线；并且在编程执行时段期间，降低施加至多个堆叠件中的至少一个上堆叠件的至少一条伪字线的伪电压的电压电平。至少一个上堆叠件在竖直方向上设置在高于选择的堆叠件的位置处，并且多个堆叠件中的选择的堆叠件包括选择的字线。
根据示例实施例，一种非易失性存储器装置包括至少一个存储器块和控制电路。至少一个存储器块包括多个单元串，其中，多个单元串中的每一个包括串联连接并且在源极线和位线之间在竖直方向上设置的串选择晶体管、多个存储器单元和接地选择晶体管。多个单元串被划分为在竖直方向上布置的多个子块，并且多个子块中的每一个包括与另一子块相邻的至少一条边界字线和除了至少一条边界字线之外的内部字线。控制电路通过在编程执行时段期间将编程电压施加至多个单元串的选择的字线，并且通过在编程执行时段期间降低来自施加至多个子块中的至少一个上子块的至少一条边界字线的伪电压的电压电平，来控制编程操作。至少一个上子块在竖直方向上布置在比选择的子块高的位置处，并且来自多个子块中的选择的子块包括选择的字线。
因此，非易失性存储器装置可通过将降低的伪电压施加至伪字线来将耦接至设置在比选择的堆叠件高的位置处的上堆叠件的伪字线的伪存储器单元截止，从而可阻止上堆叠件的字线可从选择的堆叠件接收的编程干扰。
附图说明
从以下结合附图的详细描述中，将更清楚地理解说明性的非限制性示例实施例。
图1是示出根据示例实施例的对非易失性存储器装置进行编程的方法的流程图。
图2是示出根据示例实施例的对非易失性存储器装置进行编程的方法的时序图。
图3是示出在编程执行时段期间降低伪电压的电压电平的操作的流程图。
图4是示出根据示例实施例的图3的方法的时序图。
图5是示出根据示例实施例的储存器装置的框图。
图6是示出根据示例实施例的图5的储存器装置中的非易失性存储器装置的框图。
图7是示出根据示例实施例的图6的非易失性存储器装置中的存储器单元阵列的示例的框图。
图8A是示出图7的存储器块之一的电路图。
图8B至图8D分别示出根据示例实施例的图8A中的单元串之一的示例。
图9是示出根据示例实施例的图6的非易失性存储器装置中的控制电路的框图。
图10是示出根据示例实施例的图6的非易失性存储器装置中的电压生成器的框图。
图11是示出包括在多个编程循环的每一个中的操作时段的示图。
图12是示出单元串的示例结构的示图。
图13是示出包括在图12的单元串中的存储器单元的示图。
图14A是示出根据示例实施例的存储器单元阵列的结构的电路图。
图14B是示出与图14A的结构对应的存储器块的立体图。
图15是用于描述根据示例实施例的包括在存储器块中的边界部分的示例实施例的横截面图。
图16是示出根据示例实施例的编程场景的示图。
图17是示出根据图16的编程场景的第一堆叠件的编程操作的时序图。
图18是示出根据示例实施例的被划分为三个堆叠件的存储器块的截面图。
图19示出对图18的存储器块进行编程的示例。
图20示出图19中的编程执行时段。
图21示出对图18的存储器块进行编程的示例。
图22示出图21中的编程执行时段。
图23示出对图18的存储器块进行编程的示例。
图24示出图23中的编程执行时段。
图25示出对图18的存储器块进行编程的示例。
图26示出图25中的编程执行时段。
图27是示出根据示例实施例的被划分为三个子块的存储器块的截面图。
图28示出根据示例实施例的对图27的存储器块进行编程的示例。
图29示出根据示例实施例的对图27的存储器块进行编程的示例。
图30示意性地示出根据示例实施例的非易失性存储器装置的结构。
图31是根据示例实施例的非易失性存储器装置的截面图。
图32是示出根据示例实施例的包括半导体装置的电子系统的框图。
具体实施方式
以下将参照附图更全面地描述各种示例性实施例，在附图中示出了一些示例性实施例。
图1是示出根据示例实施例的对非易失性存储器装置进行编程的方法的流程图。
图1示出了在包括至少一个存储器块的非易失性存储器装置中编程的方法，所述存储器块包括多个单元串，其中，每个单元串包括串选择晶体管、多个存储器单元和连接在位线与源极线之间的接地选择晶体管。根据示例实施例，非易失性存储器装置可包括三维NAND闪速存储器装置或竖直NAND闪速存储器装置。
参照图1，将包括多个单元串的至少一个存储器块划分为多个堆叠件(操作S100)。多个堆叠件中的每一个可包括设置在多个堆叠件之间的边界处或邻近于所述边界处的至少一条伪字线。
在编程循环的位线设置时段期间，将多个单元串的沟道预充电至第一电压(操作S150)。
通常，在位线设置时段期间，可通过串选择晶体管由位线的设置电压对单元串的沟道预充电。然而，在由于存储器单元位于上部位置以减少编程干扰而较早地对存储器单元进行编程的情况下，如果已将选择的存储器单元上方的任何存储器单元从擦除状态编程到编程状态，则不能通过串选择晶体管对沟道进行预充电或初始化。因此，当随着存储器单元位于上部位置而较早地对存储器单元进行编程时，可通过接地选择晶体管对单元串的沟道预充电。
随着沟道孔的尺寸或临界尺寸(CD)的减小，三维NAND闪速存储器装置更容易受到编程干扰的影响。在多电平单元(MLC)的情况下，每个单元中被编程的位数增加。由于编程状态的数量增加，编程循环的数量增加，并且因此由于编程干扰而导致的性能降级增加。因此，可沿着沟道孔的尺寸减小的方向执行编程操作，如将在下面描述的。当沿着沟道孔的尺寸减小的方向执行编程操作时，可将偏置电压施加至接地选择线，并且可使用源极线的电压来执行未选择串初始预充电(USIP)。
在编程循环的编程执行时段期间，将编程电压施加至多个单元串的选择的字线，并且降低施加至多个堆叠件中的至少一个上堆叠件的至少一个伪字线的伪电压的电压电平(操作S200)。至少一个上堆叠件在竖直方向上设置在比选择的堆叠件高的位置处，并且多个堆叠件中的选择的堆叠件包括选择的字线。
在编程循环的编程恢复时段期间，恢复多个单元串的选择的字线和未选择的字线的电压(操作S300)。
在将多个单元串的选择的字线和未选择的字线的电压恢复到小于地电压的负电压之后，在编程循环的恢复时段期间，选择的字线和未选择的字线的电压可恢复到大于地电压的第二电压。当在恢复选择的字线和未选择的字线的电压之后将选择的字线和未选择的字线的电压恢复到第二电压时，在编程恢复时段之后的验证读取时段期间，选择的字线和未选择的字线的电压可稳定地恢复到预充电之前的电压。在这种情况下，可防止可能在未选择的字线中发生的软擦除和热载流子注入。
图2是示出根据示例实施例的在非易失性存储器中编程的方法的时序图。
图2示出多个编程循环中的一个编程循环的位线设置时段PBLS、编程执行时段PGME、编程恢复时段PGMRC和验证读取时段VFRD。时间点T1至T8代表时段的边界。
参照图2，在位线设置时段PBLS期间，从时间点T1至时间点T2，地电压VSS被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL；并且从时间点T2至时间点T4，第一导通电压VON1被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL。从时间点T1至时间点T2，地电压VSS被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS；从时间点T2至时间点T3，第一导通电压VON1被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS；并且从时间点T3至时间点T4，地电压VSS被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS。在示例实施例中，施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS的电压的电平可根据未选择的单元串的位置而变化。
从时间点T1至时间点T4，大于地电压VSS的第二电压V2被施加至选择的字线WL_SEL和未选择的字线WL_ULS。因此，每个单元串的沟道从地电压VSS被预充电到第一电压V1。即，通过执行未选择串初始预充电(USIP)将每个单元串的沟道预充电到第一电压V1。
可通过使用栅极感应漏极泄漏(GIDL)来执行USIP。从名称本身可理解，GIDL表示晶体管的栅极在晶体管的漏极处发生泄漏的现象。例如，当0V或负电压电平被施加至栅极并且足够高的正电压被施加至漏极时，漏极附近的氧化物中可能引起严重的带弯曲，并且因此可能发生从硅表面的价带到硅主体的导带的带到带隧穿。
隧穿电子被吸引到漏极，并且漏极电流增加。通常，半导体衬底由地电压偏置，并且空穴被吸引到相对低电压的半导体衬底。负电压电平的栅极电压用于将晶体管截止，但是因为GIDL电流的漏极电流由于GIDL现象而增加，所以晶体管好像被导通一样工作。GIDL电流随着栅极电压的降低和/或漏极电压的增加而增加。
可通过使用GIDL对每个单元串的沟道预充电。为了生成GIDL现象，可使用单元串的串选择晶体管、单元串的接地选择晶体管或GIDL晶体管，将参照图8B至图8D对其进行描述。
基于在位线设置时段PBLS的起点T1处写入数据的值，编程禁止电压VINH或编程允许电压VPER被施加至位线BL。
在位线设置时段PBLS之后的时间点T4与时间点T5之间的编程执行时段PGME期间，第一导通电压VON1被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL，编程电压VPGM被施加至选择的字线WL_SEL，并且编程通过电压VPPASS被施加至未选择的字线WL_UNS。因此，单元串中的每一个的沟道CH的电压电平被增加至第三电压V3。在编程执行时段PGME期间，位线BL的电平基于写入数据的值被维持在编程禁止电压VINH或编程允许电压VPER。
在编程执行时段PGME之后的时间点T5与时间点T7之间的编程恢复时段PGMRC期间，第一导通电压VON1被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL，并且小于第一导通电压VON1的第二导通电压VON2被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS。因此，单元串中的每一个的沟道CH的电压电平降低到地电压VSS。此外，在第一负电压VNEG1从时间点T5至时间点T6被施加至选择的字线WL_SEL和未选择的字线WL_UNS之后，第二电压V2从时间点T6至时间点T7被施加至选择的字线WL_SEL和未选择的字线WL_UNS。在选择的字线WL_SEL和未选择的字线WL_UNS恢复到第一负电压VNEG1之后，选择的字线WL_SEL和未选择的字线WL_UNS恢复到第二电压V2。因为第一导通电压VON1被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL，第二导通电压VON2被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS，所以选择的单元串和未选择的单元串截止，并且因此单元串中的每一个的沟道CH的电压电平降低到地电压VSS附近的电压电平并被保持。在编程恢复时段PGMRC期间，位线BL的电压电平收敛至编程允许电压VPER。
在恢复时段PGMRC之后的时间点T7与时间点T8之间的验证读取时段VFRD期间，验证通过电压VVPASS被施加至选择的单元串的串选择线SSL_SEL和接地选择线GSL_SEL，并且地电压VSS被施加至未选择的单元串的串选择线SSL_UNS和接地选择线GSL_UNS。此外，验证读取电压VPV被施加至选择的字线WL_SEL，并且验证通过电压VVPASS被施加至未选择的字线WL_UNS。因此，选择的单元串STR_SEL的沟道的电压电平被保持在地电压VSS附近的电压电平，并且未选择的单元串STR_UNS的沟道的电压电平增大到第四电压V4。第四电压V4可小于第三电压V3，并且可大于第一电压V1。因此，可防止在未选择的单元串STR_UNS中可能发生的软擦除和在选择的单元串STR_SEL的边缘处可能发生的热载流子注入。
假设在编程恢复时段PGMRC期间没有降低的沟道的电压电平(即，电势)具有与预充电电压对应的第一电平。在验证读取时段VFRD期间，当验证读取电压VPV被施加至选择的字线WL_SEL并且验证通过电压VVPASS被施加至未选择的字线WL_UNS时，未选择的单元串的电压电平具有与第一电平和验证通过电压的电平对应的高电平。因此，由于未选择的单元串的沟道的高电压电平，在未选择的单元串的存储器单元中可能发生软擦除。此外，由于选择的单元串的沟道的电压电平从第一电平快速改变到地电压VSS的电平，所以由于沟道的快速改变，漏电流被HCI注入到选择的单元串的串选择晶体管或接地选择晶体管，并且串选择晶体管或接地选择晶体管的阈值电压可能增加。
尽管图2中未示出，但是在验证读取时段VFRD之前的位线预充电时段期间，所有位线可由相同的位线预充电电压被初始化。在验证读取时段VFRD期间，根据选择的存储器单元的阈值电压状态，位线的电压被发展到对应于“1”或“0”的电压。可通过感测位线的电压发展来确定存储在选择存储器单元中的数据。
图3是示出根据示例实施例的在编程执行时段期间降低伪电压的电压电平的操作的流程图，图4是示出根据示例实施例的图3的方法的时序图。
参照图3和图4，为了降低伪电压的电压电平(操作S200)，在编程执行时段PGME的第一子时段T4至T41期间，将第一伪电压VDUM1施加至至少一个上堆叠件ST_UP的至少一条伪字线DWL(操作S210)。编程强制电压可在第一子时段T4至T41期间被施加至位线BL，并且编程强制电压到达选择的堆叠件ST_SEL的沟道。
在编程执行时段PGME的第二子时段T41至T42期间，将第一伪电压VDUM1降低至第二伪电压VDUM2(操作S220)。在第一子时段T4至T41和第二子时段T41至T42期间，将第一通过电压VPASS1施加至至少一个上堆叠件ST_UP的字线WL_UP(操作S230)。
在编程执行时段PGME的第三子时段T42至T5期间，将第二伪电压VDUM2施加至至少一个上堆叠件ST_UP的至少一条伪字线DWL(操作S240)。在第三子时间段T42至T5期间，将小于第一通过电压VPASS1的第二通过电压VPASS2施加至至少一个上堆叠件ST_UP的字线WL_UP(操作S250)。
在编程执行时段PGME期间，编程电压VPGM被施加至选择的堆叠件ST_SEL的选择的字线WL_SEL。
因此，通过在第三子时段T42至T5期间将第二伪电压VDUM2施加至至少一条伪字线DWL来将伪存储器单元截止，并且因此可切断(阻止)至少一个上堆叠件ST_UP的字线WL_UP可从选择的堆叠件接收的编程干扰。
第一子时段T4至T41、第二子时段T41至T42和第三子时段T42至T5可以是连续的。
图5是示出根据示例实施例的储存器装置的框图。
参照图5，储存器装置(即，存储器系统)10可包括存储器控制器50和至少一个非易失性存储器装置100。
在示例实施例中，存储器控制器50和非易失性存储器装置100中的每一个可以以芯片、封装件或模块的形式被提供。可替换地，存储器控制器50和非易失性存储器装置100可被封装到各种封装件之一中。
非易失性存储器装置100可在存储器控制器50的控制下执行擦除操作、编程操作或写入操作。非易失性存储器装置100通过输入/输出线从存储器控制器50接收命令CMD、地址ADDR和数据DATA，以执行这些操作。此外，非易失性存储器装置100通过控制线从存储器控制器50接收控制信号CTRL。此外，非易失性存储器装置100通过电源线从存储器控制器50接收电力PWR。
图6是示出根据示例实施例的图5的储存器装置中的非易失性存储器装置的框图。
参照图6，非易失性存储器装置100可包括存储器单元阵列200、地址解码器430、页缓冲器电路410、数据输入/输出(I/O)电路420、控制电路450和电压生成器500。
存储器单元阵列200可通过串选择线SSL、多条字线WL和接地选择线GSL耦接至地址解码器430。此外，存储器单元阵列200可通过多条位线BL耦接至页缓冲器电路410。存储器单元阵列200可包括耦接至多条字线WL和多条位线BL的多个非易失性存储器单元。
在一些示例实施例中，存储器单元阵列200可以是三维存储器单元阵列，其以三维结构(或竖直结构)形成在衬底上。在此情况下，存储器单元阵列200可包含竖直定向的竖直单元串，使得至少一个存储器单元位于另一存储器单元上方。
控制电路450可从存储器控制器50接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器装置200的擦除循环、编程循环和读取操作。编程循环可包括编程操作和编程验证操作。擦除循环可包括擦除操作和擦除验证操作。
例如，控制电路450可基于命令信号CMD生成控制信号CTL以控制电压生成器500，并且可基于命令信号CMD生成页缓冲器控制信号PCTL以控制页缓冲器电路410。控制电路450可基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可向地址解码器430提供行地址R_ADDR，并且向数据I/O电路420提供列地址C_ADDR。
地址解码器430可通过串选择线SSL、多条字线WL和接地选择线GSL耦接至存储器单元阵列200。在编程操作或读取操作期间，地址解码器430可基于行地址R_ADDR确定多条字线WL中的一条字线作为选择的字线，并且确定多条字线WL中除选择的字线之外的其余字线作为未选择的字线。
电压生成器500可基于控制信号CTL生成非易失性存储器装置200的操作所需的字线电压VWL。电压生成器500可从存储器控制器50接收电力PWR。字线电压VWL可通过地址解码器430被施加至多条字线WL。
例如，在擦除操作期间，电压生成器500可将擦除电压施加至存储器块的阱，并且可将地电压施加至存储器块的所有字线。在擦除验证操作期间，电压生成器500可将擦除验证电压施加至存储器块的所有字线，或者以字线为单位将擦除验证电压顺序地施加至字线。
例如，在编程操作期间，电压生成器500可将编程电压施加至选择的字线，并且可将编程通过电压施加至未选择的字线。另外，在编程验证操作期间，电压生成器500可将编程验证电压施加至选择的字线，并且可将验证通过电压施加至未选择的字线。
页缓冲器电路410可通过多条位线BL耦接至存储器单元阵列200。页缓冲器电路410可包括多个页缓冲器。页缓冲器电路410可临时地存储待编程到选择的页中的数据或待从选择的页读出的数据。
数据I/O电路420可通过多条数据线DL耦接至页缓冲器电路410。在编程操作期间，数据I/O电路420可从存储器控制器50接收编程数据DATA，并且基于从控制电路450接收的列地址C_ADDR通过数据线DL向页缓冲器电路410编提供程数据DATA。在读取操作期间，数据I/O电路420可基于从控制电路450接收的列地址C_ADDR向存储器控制器50提供存储在页缓冲器电路410中的读取数据DATA。
图7是示出根据示例实施例的图6的非易失性存储器装置中的存储器单元阵列的示例的框图。
参照图7，存储器单元阵列200可包括多个存储器块BLK1至BLKz。这里，z是大于2的自然数。存储器块BLK1至BLKz沿第一水平方向HD1(例如可以是X轴方向)、第二水平方向HD2(例如可以是Y轴方向)和竖直方向VD(例如可以是Z轴方向)延伸。在一些示例实施例中，存储器块BLK1至BLKz由图6中的地址解码器450选择。例如，地址解码器450可在存储器块BLK1至BLKz之中选择与块地址对应的存储器块BLK。
图8A是示出图7的存储器块之一的电路图。
图8A的存储器块BLKi可以以三维结构(或竖直结构)形成在衬底SUB上。这里，i可以是1到z中的一个。例如，包括在存储器块BLKi中的多个存储器单元串可在垂直于衬底SUB的竖直方向VD上形成。
参照图8A，存储器块BLKi可包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的多个(存储器)单元串NS11至NS33。单元串NS11至NS33中的每一个可包括串选择晶体管SST、多个存储器单元MC1至MC8、以及接地选择晶体管GST。在图8A中，单元串NS11至NS33中的每一个被示出为包括8个存储器单元MC1至MC8。然而，实施例不限于此。在一些示例实施例中，单元串NS11至NS33中的每一个可包括任何数量的存储器单元。
串选择晶体管SST可连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1到MC8可分别连接到对应的字线WL1到WL8。接地选择晶体管GST可连接到对应的接地选择线GSL1到GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2和BL3，并且接地选择晶体管GST可连接到公共源极线CSL。
具有相同高度的字线(例如，字线WL1)可共同地连接，并且接地选择线GSL1至GSL3和串选择线SSL1至SSL3可分离。在图8A中，存储器块BLKi被示出为耦接至8条字线WL1到WL8以及3条位线BL1到BL3。然而，实施例不限于此。在一些示例实施例中，存储器单元阵列200可耦接至任何数量的字线和位线。
图8B至图8D分别示出根据示例实施例的图8A中的单元串之一的示例。
参照图8B，单元串NS11a可包括串联连接在公共源极线CSL和位线BL1之间的接地选择晶体管GST、多个存储器单元MC1至MC8、串选择晶体管SST和GIDL串选择晶体管GDT1。
GIDL串选择晶体管GDT1可耦接至GIDL串选择线GDSSL1。在这种情况下，在位线设置时段PBLS期间，通过将GIDL漏极电压施加至多条位线中的全部或一些，使得GIDL漏极电压具有比GIDL阈值电压和GIDL导通电压之间的电压差更高的电压电平，可在位线设置时段PBLS期间在每个单元串中执行单向沟道预充电。GIDL导通电压对应于具有将GIDL串选择晶体管GDT1导通的电平的电压。图8A中的单元串NS11至NS33中的每一个可采用图8B的单元串NS11A。
参照图8C，单元串NS11b可包括串联连接在公共源极线CSL和位线BL1之间的GIDL接地选择晶体管GDT2、接地选择晶体管GST、多个存储器单元MC1至MC8、以及串选择晶体管SST。GIDL接地选择晶体管GDT2可耦接至GIDL接地选择线GDGSL2。在这种情况下，在位线设置时段PBLS期间，可通过将GIDL漏极电压施加至公共源极线CSL来在单元串中的每一个中执行单向沟道预充电。图8A中的单元串NS11至NS33的每一个可采用图8C的单元串NS11b。
参照图8D，单元串NS11c可包括串联连接在公共源极线CSL和位线BL1之间的GIDL接地选择晶体管GDT2、接地选择晶体管GST、多个存储器单元MC1至MC8、串选择晶体管SST、以及GIDL串选择晶体管GDT1。GIDL接地选择晶体管GDT2可耦接至GIDL接地选择线GDGSL2，并且GIDL串选择晶体管GDT1可耦接至GIDL串选择线GDSSL1。在这种情况下，通过将GIDL漏极电压施加至多条位线的至少一部分，并将GIDL漏极电压施加至公共源极线CSL，在位线设置时段PBLS期间，可在单元串中的每一个中执行双向沟道预充电。图8A中的单元串NS11至NS33的每一个可采用图8D的单元串NS11c。
图9是示出根据示例实施例的图6的非易失性存储器装置中的控制电路450的框图。
参照图9，控制电路450可包括命令解码器460、地址缓冲器470和控制信号生成器480。
命令解码器460可解码命令CMD，并向控制信号生成器480提供解码的命令D_CMD。
地址缓冲器470可接收地址(信号)ADDR，向地址解码器430提供行地址R_ADDR，并且向数据I/O电路420提供列地址C_ADDR。
控制信号生成器480可接收解码的命令D_CMD，基于由解码的命令D_CMD指示的操作生成控制信号CTL，向电压生成器500提供控制信号CTL，生成页缓冲器控制信号PCTL，并向页缓冲器电路410提供页缓冲器控制信号PCTL。
图10是示出根据示例实施例的图6的非易失性存储器装置中的电压生成器500的框图。
参照图10，电压生成器500可包括高电压(HV)生成器510和低电压(LV)生成器520。电压生成器500还可包括负电压(NV)生成器530。
高电压生成器510可响应于第一控制信号CTL1，根据由命令CMD指示的操作，生成编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS、伪电压VDUM和擦除电压VERS。伪电压VDUM包括图4中的第一伪电压VDUM1与第二伪电压VDUM2。
编程电压VPGM可被施加至选择的字线，编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS可被施加至未选择的字线。伪电压VDUM可被施加至伪字线，擦除电压VERS可被施加至存储器块的阱。第一控制信号CTL1可包括表示由解码的命令D_CMD指示的操作的多个位。
低电压生成器520可响应于第二控制信号CTL2，根据由命令CMD指示的操作，生成编程验证电压VPV、擦除验证电压VEV、读取电压VRD、第一导通电压VON1、第二导通电压VON2和第二电压V2。
编程验证电压VPV、读取电压VRD和擦除验证电压VEV可根据非易失性存储器装置200的操作而被施加至选择的字线。第一导通电压VON1和第二导通电压VON2可被施加至选择的单元串和未选择的单元串中的每一个的串选择晶体管和接地选择晶体管。第二电压V2可被施加至选择的字线和未选择的字线。第二控制信号CTL2可包括表示由解码命令D_CMD指示的操作的多个位。
负电压生成器530可响应第三控制信号CTL3，根据由命令CMD指示的操作，生成具有负电平的第一负电压VNEG1与第二负电压VNEG2。第三控制信号CTL3可包括表示由解码的命令D_CMD指示的操作的多个位。在编程恢复时段期间，第一负电压VNEG1可被施加至选择的字线和未选择的字线；并且在位线设置时段期间，第二负电压VNEG2可被施加至未选择的字线。
图11是示出包括在多个编程循环的每一个中的操作时段的示图。
参照图11，每个编程循环LOOP(i)可包括：编程时段PROGRAM以将编程电压VPGM1、VPGM2和VPGM3中的每一个施加至选择的字线以用于对选择的存储器单元编程，以及验证时段VERIFY以将验证读取电压VPV施加至选择的字线以用于验证编程操作的成功。
编程时段PROGRAM可包括位线设置时段PBLS、编程执行时段PGME和编程恢复时段PGMRC。验证时段VERIFY可包括位线预充电时段RBLP、验证读取时段VFRD及读取恢复时段RDRC。位线设置时段PBLS、编程执行时段PGME、编程恢复时段PGMRC和验证读取时段VFRD与参照图2描述的相同。
图12是示出单元串的示例结构的示图，图13是示出包括在图12的单元串中的存储器单元MC的示图。
参照图12和图13，在竖直方向上延伸的柱PL可形成在衬底SUB上，以用于提供单元串NS。平行于衬底SUB的接地选择线GSL、字线WL和串选择线SSL可由诸如金属的导电材料形成。柱PL可穿透形成接地选择线GSL、字线WL和串选择线SSL的导电材料，以接触衬底SUB。字线WL可包括伪字线。
图13示出沿图12中的线A-A'截取的截面图。作为示例，图13中示出与字线对应的一个存储器单元MC的截面。柱PL可包括圆柱形式的体BD，并且可在体BD中提供气隙AG。体BD可包括P型硅，并且体BD可以是其中形成沟道的区域。
柱PL还可包括围绕体BD的隧穿绝缘层TI和围绕隧穿绝缘层T1的电荷捕获层CT。阻挡绝缘层BI可设置在一条字线WL和柱PL之间。体BD、隧穿绝缘层TI、电荷捕获层CT、阻挡绝缘层BI和一条字线WL可形成电荷捕获型晶体管。在一些示例实施例中，串选择晶体管SST、接地选择晶体管GST和其它存储器单元可具有与图13中所示的相同的结构。
如图12和图13所示，柱PL的宽度或截面面积可随着距衬底SUB的距离的减小而减小。当相同的电压被施加至接地选择晶体管GST、存储器单元MC和串选择晶体管SST的主体，并且相同的电压被施加至接地选择线GLS、字线WL和串选择线SSL时，在位于衬底SUB附近的存储器单元中形成的电场大于在位于远离衬底SUB的存储器单元中形成的电场。这些特性影响编程操作期间的编程干扰。
图14A是示出根据示例实施例的存储器单元阵列的结构的电路图，图14B是示出与图14A的结构对应的存储器块的立体图。
为了便于示出，图14A示出包括连接到一条位线BL和一条公共源极线CSL的单元串的存储器块的二维版本，但将理解，存储器块可具有如参照图7和图8所描述的多条位线的三维结构。
参照图14A和图14B，存储器块可包括连接在位线BL和公共源极线CSL之间的多个单元串STR1至STRm。单元串STR1至STRm可分别包括由串选择线SSL1至SSLm控制的串选择晶体管SST1至SSTm、由字线WL控制的存储器单元、由伪字线DWL控制的伪存储器单元DMC11至DMC1m、以及由接地选择线GSL控制的接地选择晶体管GST1至GSTm。这里，m是大于1的自然数。多个单元串STR1至STRm可沿竖直方向VD被划分为第一堆叠件ST1和第二堆叠件ST2。第二堆叠件ST2在竖直方向VD上设置在比第一堆叠件ST1高的位置。耦接至位于第一堆叠件ST1和第二堆叠件ST2中的每一个的边缘处的至少一条字线的存储器单元可以是伪存储器单元。伪存储器单元可不存储有效数据或者可存储单个位数据。
伪存储器单元DMC11至DMC1m可包括在第二堆叠件ST2中。
图14A示出接地选择晶体管GST1至GSTm连接到同一接地选择线GSL的示例实施例。在其它示例实施例中，接地选择晶体管连接到相应的接地选择线。
在一些示例实施例中，如图14A中所示，边界部分BND可包括对应于伪字线DWL的一条栅极线，所述伪字线DWL同时激活连接到其的伪存储器单元DMC11到DMC1m。
在一些示例实施例中，如图14B中所示，边界部分BND可包括与伪字线DWL11和DWL12对应的两条栅极线。伪字线DWL11可包括在第一堆叠件ST1中，并且伪字线DWL12可包括在第二堆叠件ST2中。
图15是用于描述根据示例实施例的包括在存储器块中的边界部分的示例实施例的截面图。
参照图15，每个单元串STR的沟道孔可包括第一子沟道孔610和第二子沟道孔630。沟道孔可被称为柱。第一子沟道孔610可包括沟道层611、内部材料612和绝缘层613。第二子沟道孔630可包括沟道层631、内部材料632和绝缘层633。第一沟道孔610的沟道层611可通过P型硅焊盘SIP连接到第二子沟道孔630的沟道层631。子沟道孔610和630可使用具有适当蚀刻速率的停止层GTL5形成。例如，停止层GTL5可由多晶硅形成，而其它栅极层GTL1至GTL4和GTL6至GTL8可由诸如钨的金属形成，以实现适当的蚀刻速率。
上述边界部分BND可对应于用于形成多个子沟道孔的停止层GTL5。在停止层GTL5中的单元可能不适合于存储数据，并且停止层可用作边界部分BND以形成伪存储器单元。示例实施例不限于一个停止层的边界部分，并且边界部分可包括两个或更多个栅极层。
可用单元类型或晶体管类型来实现伪存储器单元。单元类型可包括作为闪速存储器单元的浮置栅极，而晶体管类型可不包括浮置栅极。
图16是示出根据示例实施例的编程场景的示图。
图16示出一个单元串和存储器单元的状态，所述单元串包括连接至串选择线SSL的串选择晶体管SST、连接到接地选择线GSL的接地选择晶体管GST、连接到字线WL1至WL12的存储器单元MC1至MC12、以及连接到伪字线DWL的伪存储器单元DMC。单元串连接在位线BL和耦接至衬底SUB的公共源极线CSL之间。图16示出12个存储器单元和存储3个位的三电平单元(TLC)的阈值电压分布Vth。
参照图16，根据编程场景，可从最下面的字线在向上的方向执行编程操作。换句话说，随着存储在存储器块中的数据增加，数据可从下到上的向上方向(B2T编程顺序)填充在已擦除单元中。
选择的堆叠件ST1的编程存储器单元MC1至MC7中的每一个可处于擦除状态E0和编程状态P1、P2、P3、P4、P5、P6和P7之一，并且在竖直方向VD上设置在比选择的堆叠件ST1更高位置处的上堆叠件ST2的未编程存储器单元MC8至MC12处于擦除状态E0。
图17是示出根据图16的编程场景的第一堆叠件的编程操作的时序图。
在图17中，第一堆叠件ST1对应于要被编程的选择的堆叠件，第二堆叠件ST2对应于在竖直方向VD上相对于第一堆叠件ST1(例如，选择的堆叠件)设置在上部位置的上堆叠件ST2。
时间间隔T21至T22是预充电时段PPC，时间间隔T22至T23是升压时段PBST，时间间隔T23至T26是当编程电压VPGM被施加至选择的字线WL_SEL时的编程执行时段PGME，并且时间间隔T26至T27是编程恢复时段PGMRC。在下文中，导通电压和截止电压表示用于导通和截止相应晶体管的电压电平。
当位线BL是编程禁止位线时，编程禁止电压VINH可被施加至位线BL；并且当位线BL是编程允许位线时，编程允许电压VPER可被施加至位线BL。
在预充电时段PPC期间，截止电压VSOFF被施加至选择的单元串的串选择线SSL_SEL和未选择的单元串的串选择线SSL_UNS，导通电压VDON被施加至伪字线DWL，并且导通电压VGON被施加至接地选择线GSL。接地选择晶体管和伪存储器单元被导通，并且因此公共源极线CSL的预充电电压VPC被施加至第一堆叠件ST1和第二堆叠件ST2的沟道CH。
这样，在执行升压时段PBST的升压操作之前，预充电电压VPC可被施加至第一堆叠件ST1和第二堆叠件ST2的沟道。在预充电时段PPC期间，初始化电压Vo可被施加至选择的字线WL_SEL和未选择的字线WL_UNS。初始化电压Vo可具有能够导通被擦除的存储器单元的电压电平。
在升压时段PBST期间，导通电压VSON被施加至选择的单元串的串选择线SSL_SEL，截止电压VOFF被施加至伪字线DWL，并且因此第一堆叠件ST1和第二堆叠件ST2彼此电断开。在伪存储器单元被截止期间，与选择的堆叠件对应的第一堆叠件ST1的字线WL_UNS(ST1)和WL_SEL(ST1)保持初始化电压Vo，并且第二堆叠件的字线WL_UNS(ST2)保持初始化电压Vo。编程禁止电压VINH或编程允许电压VPER可根据位线BL被施加至选择的堆叠件ST1的沟道。
在预充电时段PPC之后，截止电压VGOFF被施加至接地选择线GSL以将单元串与公共源极线CSL电断开。
在编程执行时段PGME期间，编程电压VPGM被施加至第一堆叠件ST1的选择的字线WL_SEL(ST1)，并且连接到被施加了编程允许电压VPER的位线BL的存储器单元可被编程。在编程执行时段PGME期间，第一通过电压VPASS1被施加至第一堆叠件ST1的未选择的字线WL_UNS(ST1)。
在编程执行时段PGME期间，导通电压VSON被施加至选择的单元串的串选择线SSL_SEL，并且截止电压VSOFF被施加至未选择的单元串的串选择线SSL_UNS。
在编程执行时段PGME的第一子时段T23至T24期间，第一伪电压VDUM1被施加至伪字线DWL。
在编程执行期间PGME的第二子时段T24至T25期间，第一伪电压VDUM1降低至第二伪电压VDUM2。
在第一子时段T23至T24和第二子时段T24至T25期间，第一通过电压VPASS1被施加至第二堆叠件ST2的字线WL_UNS(ST2)。
在编程执行时段PGME的第三时段T25至T26期间，第二伪电压VDUM2被施加至伪字线DWL。在第三子时段T25至T26期间，小于第一通过电压VPASS1的第二通过电压VPASS2被施加至第二堆叠件ST2的字线WL_UNS(ST2)。
在编程恢复时段PGMRC期间，与选择的堆叠件对应的第一堆叠件ST1的字线WL_SEL(ST1)和WL_UNS(ST1)的电压恢复到初始化电压Vo，同时与上堆叠件对应的第二堆叠件ST2的字线WL_UNS(ST2)的电压从第二通过电压VPASS2降低到初始化电压Vo。
图18是示出根据示例实施例的被划分为三个堆叠件的存储器块的截面图。
参照图18，上述边界部分BND可包括下边界部分BNDL和上边界部分BNDU。存储器块MBa可包括在下边界部分BNDL下方的第一堆叠件ST1、在下边界部分BNDL和上边界部分BNDU之间的第二堆叠件ST2以及在上边界部分BNDU上方的第三堆叠件ST3。存储器块MBa可在竖直方向VD上被划分为第一堆叠件ST1、第二堆叠件ST2和第三堆叠件ST3。
第一伪字线DWL1与下边界部分BNDL相邻，并且被包括在第二堆叠件ST2中，并且第一伪存储器单元耦接至第一伪字线DWL1。第二伪字线DWL2与上边界部分BNDU相邻，并且被包括在第三堆叠件ST3中，并且第二伪存储器单元耦接至第二伪字线DWL2。
图19示出对图18的存储器块进行编程的示例，图20示出图19中的编程执行时段。将省略图19和图20中与图17重复的描述。
图19示出在上述预充电时段PPC、升压时段PBST、编程执行时段PGME和编程恢复时段PGMRC期间的电压。
图19对应于对第一堆叠件ST1执行编程操作的情况。在这种情况下，第一堆叠件ST1对应于上述选择的堆叠件，并且第二堆叠件ST2和第三堆叠件ST3对应于上述上堆叠件。
在预充电时段PPC期间，截止电压VSOFF被施加至串选择线SSL，导通电压VDON被施加至第一伪字线DWL1和第二伪字线DWL2，并且导通电压VGON被施加至接地选择线GSL。接地选择晶体管GST以及第一伪存储器单元DMC1和第二伪存储器单元DMC2被导通，并且因此公共源极线CSL的预充电电压VPC被施加至第一堆叠件ST1、第二堆叠件ST2和第三堆叠件ST3的沟道CH。
在升压时段PBST期间，导通电压VSON被施加至串选择线SSL，截止电压VOFF被施加至第一伪字线DWL1和第二伪字线DWL2，并且因此第一堆叠件ST1、第二堆叠件ST2和第三堆叠件ST3的沟道彼此电断开。在第一伪存储器单元DMC1和第二伪存储器单元DMC2被截止期间，与选择的堆叠件对应的第一堆叠件ST1的字线WL_UNS(ST1)和WL_SEL(ST1)保持初始化电压Vo，并且与上堆叠件对应的第二堆叠件ST2和第三堆叠件ST3的字线WL_UNS(ST2和ST3)保持初始化电压Vo。编程禁止电压VINH或编程允许电压VPER可根据位线BL被施加至第一堆叠件ST1的沟道。
在编程执行时段PGME期间，编程禁止电压VINH或编程允许电压VPER可被施加至位线BL，导通电压VSON被施加至串选择线SSL，编程电压VPGM被施加至第一堆叠件ST1的选择的字线WL_SEL(ST1)，并且第一通过电压VPASS1被施加至第一堆叠件ST1的未选择的字线WL_UNS(ST1)。
在编程执行时段PGME的第一子时段T31至T32期间，第一伪电压VDUM1被施加至第一伪字线DWL1和第二伪字线DWL2。在编程执行期间PGME的第二子时段T32至T33期间，第一伪电压VDUM1降低至第二伪电压VDUM2。在编程执行时段PGME的第三时段T33至T34期间，第二伪电压VDUM2被施加至第一伪字线DWL1和第二伪字线DWL2。在第一子时段T31至T32期间，编程强制电压可被施加至位线BL，并且编程强制电压到达第一堆叠件ST1的沟道。
在编程执行时段PGME的第一子时段T31至T32和第二子时段T32至T33期间，第一通过电压VPASS1被施加至第二堆叠件ST2和第三堆叠件ST3的字线WL_UNS(ST2和ST3)。在编程执行时段PGME的第三子时段T33至T34期间，小于第一通过电压VPASS 1的第二通过电压VPASS2被施加至第二堆叠件ST2和第三堆叠件ST3的字线WL_UNS(ST2和ST3)。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至第一伪字线DWL1和第二伪字线DWL2，并且其它电压与参照图17描述的相同。
因此，通过在第三子时段T33至T34期间将第二伪电压VDUM2施加至第一伪字线DWL1和第二伪字线DWL2，第一伪存储器单DMC1和第二伪存储器单元DMC2被截止。因此，可切断(阻止)与上堆叠件对应的第二堆叠件ST2和第三叠堆ST3的字线WL_UNS(ST2和ST3)可能从第一堆叠件ST1接收的编程干扰。
图21示出对图18的存储器块进行编程的示例，图22示出图21中的编程执行时段。将省略图21和图22中与图17重复的描述。
图21示出在上述预充电时段PPC、升压时段PBST、编程执行时段PGME和编程恢复时段PGMRC期间的电压。
图22对应于对第二堆叠件ST2执行编程操作的情况。在这种情况下，第二堆叠件ST2对应于上述选择的堆叠件，第一堆叠件ST1对应于下堆叠件，并且第三堆叠件ST3对应于上述上堆叠件。
在预充电时段PPC和升压时段PBST期间的操作与图19中的操作相同，并且将省略对在预充电时段PPC和升压时段PBST期间的操作的描述。
参照图21和图22，在编程执行时段PGME期间，编程禁止电压VINH或编程允许电压VPER可被施加至位线BL，导通电压VSON被施加至串选择线SSL，编程电压VPGM被施加至第二堆叠件ST2的选择的字线WL_SEL(ST2)，第一通过电压VPASS 1被施加至第二堆叠件ST2的未选择的字线WL_UNS(ST2)，并且第一伪电压VDUM1被施加至第二堆叠件ST2的第一伪字线DWL1。
在编程执行时段PGME的第一子时段T51至T52期间，第一伪电压VDUM1被施加至第三堆叠件ST3的第二伪字线DWL2。在编程执行时段PGME的第二子时段T52至T53期间，第一伪电压VDUM1降低至第二伪电压VDUM2，以用于第三堆叠件ST3的第二伪字线DWL2。在编程执行时段PGME的第三时段T53至T54期间，第二伪电压VDUM2被施加至第二伪字线DWL2。
在编程执行时段PGME的第一子时段T51至T52和第二子时段T52至T53期间，第一通过电压VPASS 1被施加至与上堆叠件对应的第三堆叠件ST3的字线WL_UNS(ST3)。在编程执行时段PGME的第三子时段T53至T54期间，小于第一通过电压VPASS1的第二通过电压VPASS2被施加至第三堆叠件ST3的字线WL_UNS(ST3)。
在编程执行时段PGME期间，第一通过电压VPASS 1被施加至与下层堆叠件对应的第一堆叠件ST1的字线WL_UNS(ST1)。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至第一伪字线DWL1和第二伪字线DWL2，并且其它电压与参照图17描述的相同。
因此，在第三子时段T53至T54期间，通过将第二伪电压VDUM2施加至第二伪字线DWL2来将第二伪存储器单元截止。因此，可切断(阻止)与上堆叠件对应的第三堆叠件ST3的字线WL_UNS(ST3)可能从第二堆叠件ST2接收的编程干扰。
图23示出对图18的存储器块进行编程的示例，图24示出图23中的编程执行时段。将省略图23和图24中与图17重复的描述。
图23对应于对第一堆叠件ST1执行编程操作的情况。在这种情况下，第一堆叠件ST1对应于上述选择的堆叠件，第二堆叠件ST2和第三堆叠件ST3对应于上述上堆叠件。
在预充电时段PPC和升压时段PBST期间的操作与图19中的操作相同，并且将省略对在预充电时段PPC和升压时段PBST期间的操作的描述。
参照图23和图24，在编程执行时段PGME期间，编程禁止电压VINH或编程允许电压VPER可被施加至位线BL，导通电压VSON被施加至串选择线SSL，编程电压VPGM被施加至第一堆叠件ST1的选择的字线WL_SEL(ST1)，并且第一通过电压VPASS 1被施加至第一堆叠件ST1的未选择的字线WL_UNS(ST1)。
在编程执行时段PGME的第一子时段T61至T62期间，第一伪电压VDUM1被施加至第一伪字线DWL1和第二伪字线DWL2。在编程执行时段PGME的第二子时段T62至T63期间，第一伪电压VDUM1降低至第二伪电压VDUM2。在编程执行时段PGME的第三时段T63至T64期间，第二伪电压VDUM2被施加至第一伪字线DWL1和第二伪字线DWL2。
在编程执行时段PGME的第一子时段T61至T62和第二子时段T62至T63期间，第一通过电压VPASS1被施加至第二堆叠件ST2和第三堆叠件ST3的字线WL_UNS(ST2和ST3)。在编程执行时段PGME的第三子时段T63至T64期间，小于第一通过电压VPASS 1的第二通过电压VPASS2被施加至第二堆叠件ST2和第三堆叠件ST3的字线WL_UNS(ST2和ST3)。在编程执行时段PGME的第三子时段T63至T64期间，小于第二通过电压VPASS2的第三通过电压VPASS3被施加至第二堆叠件ST2和第三堆叠件ST3的分别与第一伪字线DWL1和第二伪字线DWL2相邻的边界字线WL_BDR。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至第一伪字线DWL1和第二伪字线DWL2，并且其它电压与参照图17描述的相同。
因此，在第三子时段T63至T64期间，通过将第二伪电压VDUM2施加至第一伪字线DWL1和第二伪字线DWL2，并通过将小于第二通过电压VPASS2的第三通过电压VPASS3施加至边界字线WL_BDR(ST2和ST3)，来将第一伪存储器单元和第二伪存储器单元截止。因此，可切断(阻止)与上堆叠件对应的第二堆叠件ST2和第三叠堆ST3的字线WL_UNS(ST2和ST3)可能从第一堆叠件ST1接收的编程干扰。
图25示出对图18的存储器块进行编程的示例，图26示出图25中的编程执行时段。将省略图25和图26中与图19重复的描述。
图25示出在上述预充电时段PPC、升压时段PBST、编程执行时段PGME和编程恢复时段PGMRC期间的电压。
图25对应于对第二堆叠件ST2执行编程操作的情况。在这种情况下，第二堆叠件ST2对应于上述选择的堆叠件，第一堆叠件ST1对应于下堆叠件，第三堆叠件ST3对应于上述上堆叠件。
在预充电时段PPC和升压时段PBST期间的操作与图19中的操作相同，并且将省略对在预充电时段PPC和升压时段PBST期间的操作的描述。
在编程执行时段PGME的第一子时段T71至T72期间，第一伪电压VDUM1被施加至第三堆叠件ST3的第二伪字线DWL2。在编程执行期间PGME的第二子期间T72至T73中，第一伪电压VDUM1降低至第二伪电压VDUM2。在编程执行时段PGME的第三时段T73至T74期间，第二伪电压VDUM2被施加至第二伪字线DWL2。
在编程执行时段PGME的第一子时段T71至T72和第二子时段T72至T73期间，第一通过电压VPASS 1被施加至与上堆叠件对应的第三堆叠件ST3的字线WL_UNS(ST3)。在编程执行时段PGME的第三子时段T73至T74期间，小于第一通过电压VPASS1的第二通过电压VPASS2被施加至第三堆叠件ST3的字线WL_UNS(ST3)。在编程执行时段PGME的第三子时段T73至T74期间，小于第二通过电压VPASS2的第三通过电压VPASS3被施加至第三堆叠件ST3的与第二伪字线DWL2相邻的边界字线WL_BDR。
在编程执行时段PGME期间，第一通过电压VPASS 1被施加至与下堆叠件对应的第一堆叠件ST1的字线WL_UNS(ST1)。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至第一伪字线DWL1和第二伪字线DWL2，并且其它电压与参照图17描述的相同。
因此，在第三子时段T73至T74期间，通过将第二伪电压VDUM2施加至第二伪字线DWL2并通过将小于第二通过电压VPASS2的第三通过电压VPASS3施加至边界字线WL_BDR(ST3)，来将第二伪存储器单元截止。因此，可切断(阻止)与上堆叠件对应的第三堆叠件ST3的字线WL_UNS(ST3)可从第二堆叠件ST2接收的编程干扰。
图27是示出根据示例实施例的被划分为三个子块的存储器块的截面图。
参照图27，存储器块MBb可在竖直方向VD上被划分为第一子块SB1、第二子块SB2和第三子块SB3。第二子块SB2可包括与第一子块SB1相邻的边界字线BWL1。第三子块SB3可包括与第二子块SB2相邻的边界字线BWL2。第一子块SB1、第二子块SB2及第三子块SB3中的每一个可包括多条字线WL。第一子块SB1、第二子块SB2和第三子块SB3中的每一个可小于物理块。可对第一子块SB1、第二子块SB2及第三子块SB3中的每一个执行擦除操作。
在第二子块SB2和第三子块SB3的每一个中，除了边界字线BWL1和BWL2之外的字线可称为内部字线。
在图27中，耦接至边界字线BWL1和BWL2的存储器单元中的每一个可存储比可存储在耦接至内部字线的存储器单元中的每一个的数据位更少的数据位。
图28示出根据示例实施例的对图27的存储器块进行编程的示例。
在图28中，第一子块SB1可包括存储器单元MC1、MC2、MC3和MC4，第二子块SB2可包括存储器单元MC5、MC6、MC7和MC8，第三子块SB3可包括存储器单元MC9、MC10、MC11和MC12。存储器单元MC5可耦接至边界字线BWL1，并且存储器单元MC9可耦接至边界字线BWL2。
图28示出在上述预充电时段PPC、升压时段PBST、编程执行时段PGME和编程恢复时段PGMRC期间的电压。
图28对应于对第一堆叠件ST1执行编程操作的情况。在此情况下，第一子块SB1对应于选择的子块，并且第二子块SB2和第三子块SB3对应于上子块。
在预充电时段PPC期间，截止电压VSOFF被施加至串选择线SSL，导通电压VBON被施加至边界字线BWL1与BWL2，并且导通电压VGON被施加至接地选择线GSL。接地选择晶体管与耦接至边界字线BWL1与BWL2的存储器单元被导通，并且因此公共源极线CSL的预充电电压VPC被施加至第一子块SB1、第二子块SB2与第三子块SB3的沟道。
在升压时段PBST期间，导通电压VSON被施加至串选择线SSL。截止电压VOFF被施加至边界字线BWL1与BWL2，并且因此第一子块SB1、第二子块SB2与第三子块SB3的沟道彼此电断开。在耦接至边界字线BWL1与BWL2的存储器单元截止期间，与选择的子块对应的第一子块SB1的未选择的字线维持初始化电压Vo，并且与上子块对应的第二子块SB2与第三子块SB3的字线维持初始化电压Vo。
在编程执行时段PGME期间，编程禁止电压VINH或编程允许电压VPER可被施加至位线BL，导通电压VSON被施加至串选择线SSL，编程电压VPGM被施加至第一子块SB1的选择的字线，第一通过电压VPASS1被施加至第一子块SB1的未选择的字线。
在编程执行时段PGME的第一子时段期间，第一伪电压VDUM1被施加至边界字线BWL1与BWL2。在编程执行时段PGME的第二子时段期间，第一伪电压VDUM1降低至第二伪电压VDUM2。在编程执行时段PGME的第三子时段内，第二伪电压VDUM2被施加至边界字线BWL1与BWL2。在第一子时段期间，编程强制电压可被施加至位线BL，并且编程强制电压到达第一子块SB1的沟道。
在编程执行时段PGME的第一子时段和第二子时段期间，第一通过电压VPASS1被施加至除了第二子块SB2和第三子块SB3的边界字线BWL1和BWL2之外的内部字线。在编程执行时段PGME的第三子时段期间，小于第一通过电压VPASS1的第二通过电压VPASS2被施加至第二子块SB2和第三子块SB3的内部字线。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至边界字线BWL1和BWL2，并且其它电压与参照图17所述的相同。
因此，在第三子时段期间，通过将第二伪电压VDUM2施加至边界字线BWL1与BWL2，耦接至边界字线BWL1与BWL2的存储器单元被截止。因此，可切断(阻止)与上子块对应的第二子块SB2与第三子块SB3的字线可能从与选择的子块对应的第一子块SB1接收的编程干扰。
图29示出根据示例实施例的对图27的存储器块进行编程的示例。
在图29中，第一子块SB1可包括存储器单元MC1、MC2、MC3和MC4，第二子块SB2可包括存储器单元MC5、MC6、MC7和MC8，第三子块SB3可包括存储器单元MC9、MC10、MC11和MC12。存储器单元MC5可耦接至边界字线BWL1，并且存储器单元MC9可耦接至边界字线BWL2。
图29示出在上述预充电时段PPC、升压时段PBST、编程执行时段PGME和编程恢复时段PGMRC期间的电压。
图29对应于对第二堆叠件ST2执行编程操作的情况。在此情况下，第二子块SB2对应于选择的子块，第一子块SB1对应于下子块，并且第三子块SB3对应于上子块。
在预充电时段PPC和升压时段PBST期间的操作与图28中的操作相同，并且将省略对在预充电时段PPC和升压时段PBST期间的操作的描述。
在编程执行时段PGME期间，编程禁止电压VINH或编程允许电压VPER可被施加至位线BL，并且导通电压VSON被施加至串选择线SSL。此外，编程电压VPGM被施加至第二子块SB2的选择的字线，第一通过电压VPASS1被施加至第二子块SB2的未选择的字线，第一伪电压VUM1被施加至边界字线BWL1，并且第一通过电压VPASS1被施加至第一子块SB1的字线。
在编程执行时段PGME的第一子时段期间，第一伪电压VDUM1被施加至边界字线BWL2。在编程执行时段PGME的第二子时段期间，施加至边界字线BWL2的第一伪电压VDUM1降低至第二伪电压VDUM2。在编程执行期间PGME的第三子时段期间，第二伪电压VDUM2被施加至边界字线BWL2。
在编程执行时段PGME的第一子时段和第二子时段期间，第一通过电压VPASS 1被施加至第三子块SB3的除了边界字线之外的内部字线。在编程执行时段PGME的第三子时段期间，小于第一通过电压VPASS 1的第二通过电压VPASS2被施加至第三子块SB3的内部字线。
在编程恢复时段PGMRC期间，截止电压VSOFF被施加至串选择线SSL，截止电压VOFF被施加至边界字线BWL1和BWL2，其它电压与参照图17所述的相同。
因此，在第三子时段期间，通过将第二伪电压VDUM2施加至边界字线BWL2，耦接至边界字线BWL2的存储器单元被截止。因此，可切断(阻挡)与上子块对应的第三子块SB3的字线可从与选择的子块对应的第二子块SB2接收的编程干扰。
图30示意性地示出了根据示例实施例的非易失性存储器装置的结构。
参照图30，非易失性存储器装置1000可包括第一半导体层L1和第二半导体层L2，第一半导体层L1可相对于第二半导体层L2在竖直方向VD上堆叠。第二半导体层L2可在竖直方向VD上在第一半导体层L1下方。因此，第二半导体层L2可靠近衬底。
在示例实施例中，图6中的存储器单元阵列200可形成(或设置)在第一半导体层L1上，图6中的地址解码器130、页缓冲器电路410、数据I/O电路420、控制电路450和电压生成器500可形成(或设置)在第二半导体层L2上。因此，非易失性存储器装置1000可具有存储器单元阵列200位于包括地址解码器130、页缓冲器电路410、数据I/O电路420、控制电路450以及电压生成器500的外围电路上的结构；即，外围单元(COP)结构。COP结构可有效地减小水平方向上的面积并提高非易失性存储器装置1000的集成度。
位线BL可在第一水平方向HD1上延伸，并且字线WL可在第二水平方向HD2上延伸。
图31是根据示例实施例的非易失性存储器装置的截面图。
参照图31，可被称为存储器装置的非易失性存储器装置2000可具有芯片到芯片(C2C)结构。C2C结构可指通过在第一晶片上制造包括存储器单元区域或单元区域CELL的上芯片、在与第一晶片分离的第二晶片上制造包括外围电路区域PERI的下部芯片、然后将上芯片和下芯片彼此接合而形成的结构。这里，接合工艺可包括电连接形成在上芯片的最上金属层上的接合金属(从倒置的方面看)和形成在下芯片的最上金属层上的接合金属的方法。例如，接合金属可包括使用Cu到Cu接合的铜(Cu)。然而，示例实施例可不限于此。例如，接合金属也可由铝(Al)或钨(W)形成。
存储器装置2000的外围电路区域PERI及单元区域CELL中的每一个可包括外部焊盘接合区域PA、字线接合区域WLBA及位线接合区域BLBA。
外围电路区域PERI可包括：第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可由具有相对高的电阻率的钨形成，第二金属层2240a、2240b和2240c可由具有相对低的电阻率的铜形成。
在图31中示出的示例实施例中，尽管仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且一个或多个附加金属层还可形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个附加金属层的至少一部分可由具有电阻率比形成第二金属层2240a、2240b和2240c的铜的电阻率低的铝等形成。
层间绝缘层2215可设置在第一衬底2210上，并且覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可包括诸如氧化硅、氮化硅等的绝缘材料。
下接合金属2271b和2272b可形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属2271b和2272b可被电接合到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可由铝、铜、钨等形成。此外，单元区域CELL中的上接合金属2371b和2372b可被称为第一金属焊盘，并且外围电路区域PERI中的下接合金属2271b和2272b可被称为第二金属焊盘。
单元区域CELL可包括至少一个存储器块。至少一个存储器块可包括第一区域和第二区域。第一区域可存储补偿数据集并且可对应于SLC块。单元区域CELL可包括第二衬底2310和公共源极线2320。在第二衬底2310上，可在垂直于第二衬底2310的上表面的竖直方向VD(例如，Z轴方向)上堆叠多条字线2330，所述多条字线2330可包括字线2331、字线2332、字线2333、字线2334、字线2335、字线2336、字线2337和字线2338。至少一条串选择线和至少一条接地选择线可分别布置在多条字线2330上方和下方，并且多条字线2330可设置在至少一条串选择线和至少一条接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可在垂直于第二衬底2310的上表面的竖直方向VD上延伸，并且穿过多条字线2330、至少一条串选择线和至少一条接地选择线。沟道结构CH可包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可电连接到第一金属层和第二金属层。例如，第一金属层可以是位线接触件2350c，并且第二金属层可以是位线2360c。在示例实施例中，位线2360c可在平行于第二衬底2310的上表面的第二水平方向HD2(例如，Y轴方向)上延伸。
在图31所示的示例实施例中，其中设置有沟道结构CH、位线2360c等的区域可被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可电连接至在外围电路区域PERI中提供页缓冲器电路2393的电路元件2220c。位线2360c可连接到单元区域CELL中的上接合金属2371c和2372c，并且上接合金属2371c和2372c可连接到下接合金属2271c和2272c，所述下接合金属2271c和2272c连接到页缓冲器电路2393的电路元件2220c。
在字线接合区域WLBA中，多条字线2330可在平行于第二衬底2310的上表面并垂直于第二水平方向HD2的第一水平方向HD1(例如，X轴方向)上延伸，并且可连接到多个单元接触插塞2340，所述多个单元接触插塞2340可包括单元接触插塞2341、单元接触插塞2342、单元接触插塞2343、单元接触插塞2344、单元接触插塞2345、单元接触插塞2346和单元接触插塞2347。多条字线2330和多个单元接触插塞2340可在由多条字线2330的至少一部分提供的焊盘中彼此连接，多条字线2330在第一水平方向HD1上以不同长度延伸。第一金属层2350b和第二金属层2360b可顺序地连接到与多条字线2330连接的多个单元接触插塞2340的上部。多个单元接触插塞2340可由字线接合区域WLBA中的单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b连接到外围电路区域PERI。
多个单元接触插塞2340可电连接到形成外围电路区域PERI中的地址解码器2394的电路元件2220b。在示例实施例中，形成地址解码器2394的电路元件2220b的操作电压可不同于形成页缓冲器电路2393的电路元件2220c的操作电压。例如，形成页缓冲器电路2393的电路元件2220c的操作电压可大于形成地址解码器2394的电路元件2220b的操作电压。
公共源极线接触插塞2380可设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可顺序地堆叠在公共源极线接触插塞2380的上部上。例如，其中设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可被定义为外部焊盘接合区域PA。
输入/输出焊盘2205及2305可设置在外部焊盘接合区域PA中。覆盖第一衬底2210的下表面的下绝缘膜2201可形成在第一衬底2210的下方，第一输入/输出焊盘2205可形成在下绝缘膜2201上。第一输入/输出焊盘2205可通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个，并可通过下绝缘膜2201与第一衬底2210分开。此外，侧绝缘膜可设置在第一输入/输出接触插塞2203和第一衬底2210之间，以将第一输入/输出接触插塞2203和第一衬底2210电分离。
覆盖第二衬底2310的上表面的上绝缘膜2301可形成在第二衬底2310上，并且第二输入/输出焊盘2305可设置在上绝缘膜2301上。第二输入/输出焊盘2305可通过第二输入/输出接触插塞2303连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一个。在示例性实施例中，第二输入/输出焊盘2305电连接到电路元件2220a。
根据实施例，第二衬底2310和公共源极线2320可不设置在其中设置有第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305可不在竖直方向VD上与字线2330重叠。第二输入/输出接触插塞2303可在平行于第二衬底2310的上表面的方向上与第二衬底2310分离，并且可穿过单元区域CELL的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据实施例，可选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器装置2000可仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/输出焊盘2305。在实施例中，存储器装置2000可包括第一输入/输出焊盘2205和第二输入/输出焊盘2305二者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA的每一个中，设置在最上金属层上的金属图案可被设置为伪图案，或者可不存在最上面金属层。
在外部焊盘接合区域PA中，存储器装置2000可包括与形成在单元区域CELL的最上金属层中的上金属图案2372a对应的下金属图案2273a，并且所述下金属图案2273a具有与单元区域CELL的上金属图案2372a相同的截面形状，以便在外围电路区域PERI的最上金属层中彼此连接。在外部焊盘接合区域PA中，存储器装置2000可包括连接到下金属图案2273a的下接合金属2271a和2272a。在外围电路区域PERI中，形成在外围电路区域PERI的最上金属层中的下金属图案2273a可不连接到接触件。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上金属层中的下金属图案2273a对应并且具有与外围电路区域PERI的下金属图案2273a相同形状的上金属图案2372a可形成在单元区域CELL的最上金属层中。类似地，在外部焊盘接合区域PA中，上接合金属2371a可形成并可电连接到上金属图案2372a。
下接合金属2271b和2272b可形成在字线接合区域WLBA中的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可通过Cu到Cu接合电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上金属层中的下金属图案2252对应并且具有与外围电路区域PERI的下金属图案2252相同的截面形状的上金属图案2392可形成在单元区域CELL的最上金属层中。可不在单元区域CELL的最上金属层中形成的上金属图案2392上形成接触件。
在示例实施例中，与形成在单元区域CELL和外围电路区域PERI中的一个中的最上金属层中的金属图案相对应，可在单元区域CELL和外围电路区域PERI中的另一个中的最上金属层中形成具有与金属图案相同的截面形状的加强金属图案。在加强金属图案上可不形成接触件。
字线电压可通过外围电路区域PERI中的下接合金属2271b和2272b以及单元区域CELL的上接合金属2371b和2372b被施加至单元区域CELL中的至少一个存储器块。
图32是示出根据示例实施例的包括半导体装置的电子系统的框图。
参照图32，电子系统3000可包括半导体装置3100和电连接到半导体装置3100的控制器3200。电子系统3000可以是包括一个或多个半导体装置3100的存储器装置或者包括储存器装置的电子装置。例如，电子系统3000可以是可包括一个或多个半导体装置3100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗装置、或通信装置。
半导体装置3100可以是非易失性存储器装置，例如，参照图6至图15和图18至图27示出的非易失性存储器装置。半导体装置3100可包括第一结构3100F和第一结构3100F上的第二结构3100S。第一结构3100F可以是包括解码器3110、页缓冲器电路(PBC)3120和逻辑电路3130的外围电路结构。第二结构3100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2(从反向的角度来看)、第一下栅极线LL1和第二下栅极线LL2以及位线BL与公共源极线CSL之间的存储器单元串CSTR的存储器单元结构。
在第二结构3100S中，存储器单元串CSTR中的每一个可包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据示例实施例，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可改变。
在示例实施例中，上晶体管UT1和UT2可包括串选择晶体管，并且下晶体管LT1和LT2可包括接地选择晶体管。下栅极线LL1和LL2可分别是下晶体管LT1和LT2的栅电极。字线WL可分别是存储器单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可分别是上晶体管UT1和UT2的栅电极。
在示例实施例中，下晶体管LT1及LT2可包括可彼此串联连接的下擦除控制晶体管LT1及接地选择晶体管LT2。上晶体管UT1和UT2可包括串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可在擦除操作中使用，所述擦除操作用于通过栅极感应漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据。
公共源极线CSL、第一下栅极线LL1、第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可通过从第一结构3100F延伸至第二结构3110S的第一连接布线3115电连接至解码器3110。位线BL可通过从第一结构3100F延伸到第二结构3100S的第二连接布线3125电连接至页缓冲电路3120。
在第一结构3100F中，解码器3110和页缓冲器电路3120可执行针对多个存储器单元晶体管MCT中的至少一个选择存储器单元晶体管的控制操作。解码器3110和页缓冲器电路3120可由逻辑电路3130控制。半导体装置3100可通过电连接到逻辑电路3130的输入/输出焊盘3101与控制器3200通信。输入/输出焊盘3101可通过从第一结构3100F延伸到第二结构3100S的输入/输出连接布线3135电连接到逻辑电路3130。
控制器3200可包括处理器3210、NAND控制器3220和主机接口(I/F)3230。电子系统3000可包括多个半导体装置3100，并且在这种情况下，控制器3200可控制多个半导体装置3100。
处理器3210可控制包括控制器3200的电子系统3000的操作。处理器3210可由固件操作并且可控制NAND控制器3220以访问半导体装置3100。NAND控制器3220可包括用于与半导体装置3100通信的NAND接口(I/F)3221。通过NAND接口3221，可传送用于控制半导体装置3100的控制命令、要被写入半导体装置3100的存储器单元晶体管MCT中的数据、要从半导体装置3100的存储器单元晶体管MCT读取的数据等。主机接口3230可提供电子系统3000和外部主机之间的通信。当通过主机接口3230从外部主机接收到控制命令时，处理器3210可响应于该控制命令来控制半导体装置3100。
可使用各种封装类型或封装配置来封装根据示例实施例的非易失性存储器装置或储存器装置。
示例实施例可应用于包括非易失性存储器装置的各种电子装置。例如，示例实施例可应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统等的系统。
如本领域传统的，可按照执行描述的一个或多个功能的块来描述和示出实施例。这些块在本文可被称为单元或模块等，其由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可可选地由固件和/或软件驱动。例如，电路可在一个或多个半导体芯片中实现，或者在诸如印刷电路板等的衬底支撑件上实现。构成块的电路可由专用硬件、或由处理器(例如，一个或多个编程的微处理器和相关电路)、或由执行该块的一些功能的专用硬件和执行该块的其它功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的块可物理地分成两个或更多个相互作用的并且离散的框。同样，在不脱离本公开的范围的情况下，实施例的块可物理地组合成更复杂的块。实施例的一方面可通过存储在非暂时性存储介质内并且由处理器执行的指令来实现。
以上是示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在示例性实施例中可进行许多修改，而不会实质上脱离本公开的新颖教导和优点。因此，所有这些修改都旨在包括在如权利要求中限定的示例实施例的范围内。

Claims (20)

1.一种非易失性存储器装置，包括：
至少一个存储器块，其包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接并在竖直方向上设置在源极线与位线之间的串选择晶体管、多个存储器单元和接地选择晶体管，所述多个单元串被划分为在所述竖直方向上设置的多个堆叠件，所述多个堆叠件的每个堆叠件包括与所述多个堆叠件之间的边界相邻的至少一条伪字线；以及
控制电路，其被配置为通过以下操作来控制编程操作：
在编程执行时段期间，将编程电压施加至所述多个单元串的选择的字线；以及
在所述编程执行时段期间，降低被施加至所述多个堆叠件之中的至少一个上堆叠件的所述至少一条伪字线的伪电压的电压电平，其中：
所述至少一个上堆叠件在所述竖直方向上设置在比选择的堆叠件高的位置处，并且
来自所述多个堆叠件中的所述选择的堆叠件包括所述选择的字线。
2.如权利要求1所述的非易失性存储器装置，还包括：
电压生成器，其被配置为基于控制信号生成包括所述编程电压和所述伪电压的字线电压；以及
地址解码器，其被配置为基于行地址将所述字线电压提供到所述至少一个存储器块，其中，
所述控制电路被配置为基于命令和包括所述行地址的地址来控制所述电压生成器和所述地址解码器。
3.如权利要求2所述的非易失性存储器装置，其中，所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述编程执行时段的第一子时段期间，将第一伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线；
在所述编程执行时段的第二子时段期间，将所述第一伪电压降低到第二伪电压；
在所述第一子时段和所述第二子时段期间，将第一通过电压施加至所述至少一个上堆叠件的字线；以及
在所述编程执行时段的第三子时段期间，将所述第二伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线。
4.如权利要求3所述的非易失性存储器装置，其中：
所述控制电路被配置为控制所述电压生成器和所述地址解码器，以在所述第三子时段期间将小于所述第一通过电压的第二通过电压施加至所述至少一个上堆叠件的所述字线，并且
所述第二通过电压的电压电平大于地电压。
5.如权利要求3所述的非易失性存储器装置，其中：
所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述第三子时段期间，将小于所述第一通过电压的第二通过电压施加至来自所述至少一个上堆叠件的所述字线中的除了与所述至少一条伪字线相邻的第一字线之外的第二字线；以及
在所述第三子时段期间，将小于所述第二通过电压的第三通过电压施加至所述第一字线，其中
所述第二通过电压的电压电平大于地电压。
6.如权利要求3所述的非易失性存储器装置，其中，所述控制电路被配置为控制所述电压生成器和所述地址解码器，以在所述编程执行时段期间将所述第一通过电压施加至所述选择的堆叠件的未选择的字线。
7.如权利要求3所述的非易失性存储器装置，其中：
耦接至所述至少一条伪字线的伪存储器单元响应于所述第一伪电压被导通；并且
耦接至所述至少一条伪字线的所述伪存储器单元响应于所述第二伪电压被截止。
8.如权利要求3所述的非易失性存储器装置，其中：
所述第一伪电压的电压电平大于地电压；并且
所述第二伪电压具有所述地电压的电平或大于所述地电压并且小于所述第一伪电压的电平。
9.如权利要求2所述的非易失性存储器装置，其中：
所述多个堆叠件还包括在所述竖直方向上设置在比所述选择的堆叠件低的位置处的至少一个下堆叠件，并且
所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述编程执行时段的第一子时段期间，将第一伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线；
在所述编程执行时段的第二子时段期间，将所述第一伪电压降低到第二伪电压；
在所述第一子时段和所述第二子时段期间，将第一通过电压施加至所述至少一个上堆叠件的字线；以及
在所述编程执行时段的第三子时段期间，将所述第二伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线。
10.如权利要求9所述的非易失性存储器装置，其中：
所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述第三子时段期间，将小于所述第一通过电压的第二通过电压施加至所述至少一个上堆叠件的字线；以及
在所述编程执行时段期间，将所述第一通过电压施加至所述至少一个下堆叠件的字线，并且
所述第二通过电压的电压电平大于地电压。
11.如权利要求9所述的非易失性存储器装置，其中：
所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述第三子时段期间，将小于所述第一通过电压的第二通过电压施加至来自所述至少一个上堆叠件的所述字线中的除了与所述至少一条伪字线相邻的第一字线之外的第二字线；
在所述第三子时段期间，将小于所述第二通过电压的第三通过电压施加至所述第一字线；以及
在所述编程执行时段期间，将所述第一通过电压施加至所述至少一个下堆叠件的字线，并且
所述第二通过电压的电压电平大于地电压。
12.如权利要求9所述的非易失性存储器装置，其中，所述控制电路被配置为控制所述电压生成器和所述地址解码器执行以下操作：
在所述编程执行时段期间，将所述第一通过电压施加至所述选择的堆叠件的未选择的字线；以及
在所述编程执行时段期间，将所述第一通过电压施加至所述至少一个下堆叠件的字线。
13.如权利要求9所述的非易失性存储器装置，其中，所述控制电路被配置为控制所述电压生成器和所述地址解码器在所述编程执行时段期间将所述第一伪电压施加至所述选择的堆叠件的所述至少一条伪字线。
14.如权利要求1所述的非易失性存储器装置，其中，耦接至所述至少一条伪字线的伪存储器单元不包括有效数据或包括单个位数据。
15.如权利要求1所述的非易失性存储器装置，还包括：
存储器单元区域，其包括所述至少一个存储器块和第一金属焊盘；以及
外围电路区域，其包括所述控制电路和第二金属焊盘，所述外围电路区域通过所述第二金属焊盘和所述第一金属焊盘连接到所述存储器单元区域，其中：
所述外围电路区域还包括：
电压生成器，其被配置为基于控制信号生成包括所述编程电压和所述伪电压的字线电压；以及
地址解码器，其被配置为基于行地址将所述字线电压提供到所述至少一个存储器块，并且
所述地址解码器被配置为通过所述第二金属焊盘和所述第一金属焊盘将所述编程电压和所述伪电压施加至所述至少一个存储器单元区域。
16.如权利要求1所述的非易失性存储器装置，还包括：
电压生成器，其被配置为基于控制信号生成包括所述编程电压和所述伪电压的字线电压；以及
地址解码器，其被配置为基于行地址将所述字线电压提供到所述至少一个存储器块，其中：
所述至少一个存储器块设置在第一半导体层中，
所述控制电路、所述电压生成器和所述地址解码器设置在第二半导体层中，并且
所述第一半导体层和所述第二半导体层在所述竖直方向上设置。
17.一种非易失性存储器装置的编程方法，所述编程方法包括：
将至少一个存储器块中的多个单元串划分为在竖直方向上设置的多个堆叠件，其中，所述多个单元串中的每个单元串包括串联连接并在竖直方向上设置在源极线和位线之间的串选择晶体管、多个存储器单元和接地选择晶体管，所述多个堆叠件中的每个堆叠件包括与所述多个堆叠件之间的边界相邻的至少一条伪字线；
在编程执行时段期间，将编程电压施加至所述多个单元串的选择的字线；以及
在所述编程执行时段期间，降低被施加至来自所述多个堆叠件中的至少一个上堆叠件的所述至少一条伪字线的伪电压的电压电平，其中：
所述至少一个上堆叠件在所述竖直方向上设置在比选择的堆叠件高的位置处，并且
来自所述多个堆叠件中的所述选择的堆叠件包括所述选择的字线。
18.如权利要求17所述的编程方法，其中，在所述编程执行时段期间降低所述伪电压的电压电平包括：
在所述编程执行时段的第一子时段期间，将第一伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线；
在所述编程执行时段的第二子时段期间，将所述第一伪电压降低到第二伪电压；
在所述第一子时段和所述第二子时段期间，将第一通过电压施加至所述至少一个上堆叠件的字线；以及
在所述编程执行时段的第三子时段期间，将所述第二伪电压施加至所述至少一个上堆叠件的所述至少一条伪字线。
19.一种非易失性存储器装置，包括：
至少一个存储器块，其包括多个单元串，其中，所述多个单元串中的每个单元串包括串联连接并在竖直方向上设置在源极线和位线之间的串选择晶体管、多个存储器单元和接地选择晶体管，所述多个单元串被划分为在竖直方向上设置的多个子块，所述多个子块中的每个子块包括与其它子块相邻的至少一条边界字线和除了所述至少一条边界字线之外的内部字线；以及
控制电路，其被配置为通过以下操作来控制编程操作：
在编程执行时段期间，将编程电压施加至所述多个单元串的选择的字线；以及
在所述编程执行时段期间，降低施加至来自所述多个子块中的至少一个上子块的所述至少一条边界字线的伪电压的电压电平，其中：
所述至少一个上子块在所述竖直方向上设置在比选择的子块高的位置处，并且
来自所述多个子块中的所述选择的子块包括所述选择的字线。
20.如权利要求19所述的非易失性存储器装置，还包括：
电压生成器，其被配置为基于控制信号生成包括所述编程电压和所述伪电压的字线电压；以及
地址解码器，其被配置为基于行地址将所述字线电压提供到所述至少一个存储器块，其中：
所述控制电路被配置为基于命令和包括所述行地址的地址来控制所述电压生成器和所述地址解码器执行以下操作：
在所述编程执行时段的第一子时段期间，将第一伪电压施加至所述至少一个上子块的所述至少一条边界字线；
在所述编程执行时段的第二子时段期间，将所述第一伪电压降低到第二伪电压；
在所述第一子时段和所述第二子时段期间，将第一通过电压施加至所述至少一个上子块的所述内部字线；以及
在所述编程执行时段的第三子时段期间，将所述第二伪电压施加至所述至少一个上子块的所述至少一条边界字线。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US8638605B2 (en) * 2011-05-25 2014-01-28 Micron Technology, Inc. Apparatus and methods including a bipolar junction transistor coupled to a string of memory cells
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9202578B2 (en) * 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
US10283202B1 (en) 2017-11-16 2019-05-07 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of selected word line voltage after pre-charge during programming
JP2019109952A (ja) 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
KR102467291B1 (ko) 2017-12-22 2022-11-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11282575B2 (en) * 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
KR102660057B1 (ko) 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN109979509B (zh) 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
KR20200117746A (ko) * 2019-04-05 2020-10-14 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템
JP7121204B2 (ja) 2019-11-14 2022-08-17 長江存儲科技有限責任公司 プログラミングプロセスを実行する方法および関連するメモリデバイス
KR20210112915A (ko) 2020-03-06 2021-09-15 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11062759B1 (en) 2020-04-01 2021-07-13 Macronix International Co., Ltd. Memory device and programming method thereof
KR20220046926A (ko) * 2020-10-08 2022-04-15 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20220059039A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20230098971A (ko) * 2021-12-27 2023-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

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