CN102136293B - 非易失性半导体存储装置的编程方法 - Google Patents

Abstract

本发明公开一种非易失性半导体存储装置的编程方法，所述编程方法利用负偏置电压。所述方法包括：在编程模式中，在同一存储器块中导通连接到被选择的位线的串选择晶体管并截止连接到未被选择的字线的串选择晶体管。这可以通过将负偏置电压施加到体基底并施加电压电平高于连接到被选择的位线的串选择晶体管的阈值电压并低于连接到未被选择的位线的串选择晶体管的阈值电压的电压来实现。所述方法可以减小在被选择的单元串和未被选择的单元串之间的编程干扰。

Description

非易失性半导体存储装置的编程方法

技术领域

本发明构思涉及一种非易失性存储装置的编程方法，更具体地讲，涉及一种利用负偏置电压的NAND型半导体闪速存储器的编程方法。

背景技术

半导体存储装置主要可以分为易失性存储装置和非易失性存储装置。易失性存储装置可以以双稳态触发器的逻辑状态或以存储在电容器中的电荷来存储数据。易失性半导体存储装置可以仅在供电时存储或读取数据，并将在供电中断时丢失存储的数据。非易失性半导体存储装置可以在诸如计算机和通信装置的广泛的应用中用于存储程序和数据。

诸如电可擦除可编程只读存储器(EEPROM)的非易失性半导体存储装置即使在供电中断之后仍存储数据。因为EEPROM是电可擦除可编程的，所以EEPORM已经被广泛地用作需要持续更新的系统编程装置或辅助存储装置。NAND型闪速存储装置通常比NOR型闪速存储装置具有更高的集成度(小型化程度)。

NAND型闪速存储装置包括存储器单元阵列以存储数据，存储器单元阵列包括多个单元串(也被称为NAND串)。NAND型闪速存储装置的每个存储器单元可以利用Fowler-Nordheim(F-N，福勒-诺德海姆)隧穿电流来执行擦除和编程操作。

在编程模式(存储器单元编程模式)中，传统的NAND型闪速存储装置会遭受结合到被选择的位线的单元串和结合到未被选择的位线的单元串之间的干扰。

发明内容

本发明构思的一方面提供一种非易失性半导体存储装置的编程方法，该非易失性半导体存储装置可以通过在同一存储块中导通连接到被选择的位线的串选择晶体管并截止连接到未被选择的位线的串选择晶体管来减小在编程模式中的在被选择的单元串和未被选择的单元串之间的编程干扰。

根据本发明构思的一方面，一种具有设置在袋式阱中的NAND型存储器单元阵列的非易失性半导体存储装置的编程方法包括如下步骤：将负偏置电压施加到袋式阱；将第一电压施加到串选择晶体管。第一电压高于连接到被选择的位线的被选择的串的串选择晶体管的阈值电压，并低于连接到未被选择的位线的未被选择的串的串选择晶体管的阈值电压。

可以将负电压施加到被选择的位线，可以将编程禁止电压施加到未被选择的位线。

编程禁止电压可以高于0V。

可以将电压电平与施加到袋式阱的负偏置电压的电压电平相同的电压施加到被选择的位线。

根据本发明构思的另一方面，一种非易失性半导体存储装置的编程方法包括如下步骤：产生电压电平高于被选择的串选择晶体管的阈值电压的电压电平并低于未被选择的串选择晶体管的阈值电压的电压电平的第一电压；在编程模式中，将第一电压施加到形成在袋式阱中的第一存储器块；在编程模式中，将电压电平与袋式阱的偏置电压的电压电平相同的负电压施加到形成在袋式阱中的第二存储器块。

第二存储器块的位线与第一存储器块共用金属线，并接触与第一存储器块分开的串选择晶体管。

可以将第一电压施加到包括在第一存储器块中的串选择晶体管，可以将第二电压施加到包括在第二存储器块中的串选择晶体管。

包括在第一存储器块中的串选择晶体管可以结合到第一串选择线，包括在第二存储器块中的串选择晶体管可以结合到第二串选择线，第二串选择线与第一串选择线电性断开。

根据本发明构思的又一方面，一种具有形成在袋式阱中的NAND型阵列非易失性半导体存储装置的编程方法包括如下步骤：

将与将被编程的数据对应的电压施加到位线，将负偏置电压施加到袋式阱；停用包括在每个单元串中的地选择晶体管；将第一电压施加到串选择晶体管。第一电压高于连接到被选择的位线的被选择的串的串选择晶体管的阈值电压，并低于连接到未被选择的位线的未被选择的串的串选择晶体管的阈值电压。

一种非易失性半导体存储装置的编程方法，所述方法包括如下步骤：将负电压作为偏置电压施加到袋式阱，在袋式阱中形成有共用相同的位线的第一存储器块和第二存储器块；在编程模式中，将第一电压施加到第一存储器块内的串选择晶体管的栅极，其中，第一电压高于第一存储器块中的连接到被选择的位线的每个串选择晶体管的阈值电压，第一电压低于第一存储器块中的连接到未被选择的位线的每个串选择晶体管的阈值电压。

本发明构思的示例性实施例提供本发明构思的结构性和功能性的描述，但是本发明不应被解释为限制于这里阐述的示例性实施例。因此，本领域技术人员应清楚地理解，本发明构思的示例性实施例可以以不同的形式来实施，且包括可以实现本发明构思的精神的所有的变化、等同物、替换物。

应该理解的是，虽然术语第一、第二等可以在这里用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。例如，在不脱离本发明构思的教导的情况下，第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。

应该理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层、或“结合到”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或层、或直接结合到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层上、“直接连接到”另一元件或层、或“直接结合到”另一元件或层时，不存在中间元件或层。同时，应该类似地解释在这里为了便于描述而使用的用于描述一个元件或特征与另一元件或特征之间的如图中所示的关系的空间相对术语，诸如“在......之间”与“直接在......之间”，或者“与......相邻”与“与......直接相邻”等。

这里使用的术语仅为了描述具体的实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。

除非在这里以特定的顺序进行清楚的限定，否则可以另外地执行本发明构思中描述的各步骤。因此，可以以特定的顺序基本同时地执行或以相反的顺序执行各步骤。

下文中，将参照附图详细描述本发明构思的实施例的非易失性半导体存储装置的编程方法。

附图说明

通过本发明构思的如在附图中示出的优选实施例的更具体的描述，本发明构思的前述和其他特征将是明显的，其中，贯穿不同的示图，相同的标号指示相同的部件。附图不必须按比例绘制，相反，附图为了示出本发明构思的原理而进行了强调。

图1是根据本发明构思的示例性实施例的NAND型闪速存储装置的框图；

图2是图1的NAND型闪速存储装置的存储器单元阵列的沿I-I′线截取的剖视图，其示出了存储器单元阵列160的垂直结构；

图3是图1的NAND型闪速存储装置的存储器单元阵列160的电路图；

图4是在编程模式中的图3的存储器单元阵列160的串选择晶体管结合到被选择的位线且电压施加到所述被选择的位线的电路图；

图5是在编程模式中的图3的存储器单元阵列160的串选择晶体管结合到未被选择的位线且电压施加到所述未被选择的位线的电路图；

图6是示出结合到被选择的位线和未被选择的位线的存储器单元晶体管的阈值电压关于施加到串选择线的电压的变化的阈值电压的曲线图；

图7是在编程模式中的图3的存储器单元阵列160中的两个串共用被选择的位线且电压施加到被选择的位线的电路图；

图8是在编程模式中的图3的存储器单元阵列160中的两个串共用未被选择的位线且电压施加到所述未被选择的位线的电路图；

图9是示出图1的NAND型闪速存储装置的编程模式操作的时序图；

图10是根据本发明构思的另一实施例的图1的NAND型闪速存储装置的可选的存储器单元阵列160a的电路图；

图11是示出在编程模式中施加到图10的存储器单元阵列160a的电压的波形的时序图；

图12是根据本发明构思的其他实施例的图1的NAND型闪速存储装置的可选的存储器单元阵列160b的电路图；

图13是示出在编程模式中施加到图12的存储器单元阵列的电压的波形的时序图；

图14是根据本发明构思的其他实施例的NAND型闪速存储装置的框图；

图15是示出根据本发明构思的实施例的NAND型闪速存储装置的编程方法的流程图；

图16是示出根据本发明构思的其他实施例的NAND型闪速存储装置的编程方法的流程图；

图17是示出根据本发明构思的其他实施例的NAND型闪速存储装置的编程方法的流程图。

具体实施方式

图1是根据本发明构思的示例性实施例的NAND型闪速存储装置的框图。

参照图1，NAND型闪速存储装置100包括行控制电路110、页缓冲器电路120、共源极线控制电路130、阱偏置电路140、列门电路150、存储器单元阵列160。

存储器单元阵列160可以形成在袋式p-阱区域(袋式p-阱103(POCKETP-WELL 103))中，所述袋式p-阱区域(袋式p-阱103(POCKET P-WELL 103))可以形成在更深的阱(n-阱102(N-WELL 102))中，更深的阱(n-阱102(N-WELL 102))形成在体(bulk)基底中。当该深阱具有n型导电性时，袋式p-阱可以形成为具有p型导电性。可选择地，存储器单元阵列160可以直接形成在体(bulk)基底中而不具有袋式/阱结构。

行控制电路110可以产生编程电压VPGM、通过电压VPASS、第一电压VSSL。第一电压VSSL(串选择线电压)的电压电平可以高于被选择的串选择晶体管的阈值电压VTH1的电压电平并低于未被选择的串选择晶体管的阈值电压VTH2的电压电平。行控制电路110控制字线WL1至WL16的电势(电压)、串选择线SSL的电势(电压)、地选择线GSL的电势(电压)。

在存储器单元阵列160中，字线WL1至WL16、串选择线SSL、地选择线GSL、共源极线CSL可以并排地布置为沿行方向，位线BL1和BL2可以布置为沿与字线WL1至WL16垂直的方向。

在图1中，第一电压VSSL指串选择线(SSL)控制电压，电压VGSL指地选择线(GSL)控制电压。

页缓冲器电路120包括与各位线BL1和BL2中的每条位线对应的页缓冲器，每个页缓冲器可以包括感测放大器S/A(未示出)。在读取模式中，每个页缓冲器用于从被选择的存储器单元感测数据，并将感测到的数据通过列门电路150传输到输入/输出(I/O)电路(未示出)。在编程模式中，每个页缓冲器临时存储通过I/O电路和列门电路150接收的数据。因此，每个页缓冲器用作数据传感器和锁存器。响应于列选择信号(例如，YSEL0和YSEL1)，列门电路150将页缓冲器电路120电连接到I/O电路，或者将页缓冲器电路120与I/O电路电性断开。

共源极线控制电路130在处于编程模式中时控制共源极线CSL的电势。阱偏置电路140产生袋式p-阱偏置电压VPPW并将将袋式p-阱偏置电压VPPW传输到袋式p-阱区域103，阱偏置电路140产生n-阱偏置电压VNWELL并将n-阱偏置电压VNWELL传输到n-阱区域。

图2是沿I-I′线截取的图1的NAND型闪速存储装置的存储器单元阵列的垂直结构的剖视图。

参照图2，n-阱区域102可以形成在p-型基底101中，袋式p-阱区域103可以形成在n-阱区域102中。用于存储数据的浮置栅极晶体管105具有n-型的源极和漏极区域。串选择晶体管104和地选择晶体管106可以形成在袋式p-阱区域103中。串选择晶体管104的控制栅极连接到串选择线SSL。地选择晶体管106的控制栅极连接到地选择线GSL。浮置栅极晶体管105的控制栅极连接到第一字线WL1。

如上所述，袋式p-阱区域103被偏置在袋式p-阱偏置电压VPPW，n-阱区域102被偏置在n-阱偏置电压VNWELL。

图3是图1的NAND型闪速存储装置的存储器单元阵列160的电路图。

参照图3，存储器单元阵列160包括n个串选择晶体管ST11至ST1n、n个地选择晶体管GT11至GT1n。存储器单元阵列160还包括n×16存储器单元(浮置栅极)晶体管M11至M16n的阵列、n×16存储器单元(浮置栅极)晶体管M11至M16n结合到位线BL1至BLn、(通过n个串选择晶体管ST)结合到串选择线SSL、(通过n个地选择晶体管GT)结合到地选择线GSL。n×16存储器单元(浮置栅极)晶体管M11至M16n的控制栅极连接到多条字线WL1至WL16。

编程操作可以被定义为在被选择的浮置栅极晶体管中积聚电子，擦除操作可以被定义为在浮置栅极晶体管中积聚的电子发射(释放)到浮置栅极晶体管的沟道中。在这样的情况下，编程操作可以基于将被编程的数据来升高浮置栅极晶体管的阈值电压VTH。因此，当因电子的积聚而以数据“0”编程存储装置时，阈值电压VTH升高，而当因电子的发射而以数据“1”编程存储装置时，阈值电压VTH保持为与擦除存储装置时的阈值电压VTH相同。

在图3的存储器单元阵列160中，在编程模式中，将编程电压VPGM施加到结合到将被编程的存储晶体管M21的被选择的字线WL2，将通过电压VPASS施加到未被选择的字线WL1、WL3至WL16。在编程模式中，可以将电压电平高于连接到被选择的位线的串选择晶体管ST的阈值电压VTH1的电压电平的第一电压VSSL施加到串选择线SSL。并且，第一电压VSSL可以低于未被选择的串选择晶体管ST的阈值电压VTH2。

图4是在编程模式中的图3的存储器单元阵列的串选择晶体管ST结合到被选择的位线且电压施加到所述被选择的位线的电路图。

参照图4，存储器单元阵列的被选择的位线(161)(例如，BL1)连接到形成在袋式p-阱区域103中的串选择晶体管ST11和串联连接到串选择晶体管ST11的存储器单元晶体管M11。串选择晶体管ST11的控制栅极连接到串选择线SSL，存储器单元晶体管M11的控制栅极连接到字线(例如，WL2)。在图4中，连接到被选择的位线BL1(处于-4伏特)的串选择晶体管ST11有效阈值电压为VTH1。

在编程模式中，将负袋式p-阱偏置电压VPPW施加到袋式p-阱区域103，将负电压施加到位线BL1。施加到位线BL1的负电压可以与负袋式p-阱偏置电压VPPW相同。在编程模式中，当将负电压施加到地选择线GSL时，地选择晶体管GT11保持截止。当将大约0V的电压施加到串选择线SSL时，导电沟道形成在串选择晶体管ST11的漏极和源极之间，从而串选择晶体管ST11导通(ON)。响应于施加到字线WL2的编程电压VPGM(例如，9V)，存储器单元晶体管M11被编程，这是因为电子积聚在存储器单元晶体管M11的浮置栅极中，并因此升高了存储器单元晶体管M11的阈值电压。

图5是在编程模式中的图3的存储器单元阵列的串选择晶体管ST结合到未被选择的位线且电压施加到所述未被选择的位线的电路图。

参照图5，存储器单元阵列的未被选择的位线(162)包括位线BL2、形成在袋式p-阱区域103中的串选择晶体管ST12和串联连接到串选择晶体管ST12的存储器单元晶体管M12。串选择晶体管ST12的控制栅极连接到串选择线SSL，存储器单元晶体管M12的控制栅极连接到字线WL2。在图5中，连接到未被选择的位线BL2(处于0.6伏特)的串选择晶体管ST12的有效阈值电压为VTH2，有效阈值电压VTH2高于连接到图1中的被选择的位线BL1(处于-4伏特)的串选择晶体管ST11的阈值电压VTH1。这样的区别是源自“体(body)效应”。

体(body)效应描述了因VSB(源极-体(bulk)电压)的改变引起的阈值电压的改变。每个串选择晶体管的源极端连接到位线，因此，施加在位线上的电压潜在地影响每个串选择晶体管的阈值电压。因为体(body)(在体(body)没有被连接到源极时)影响阈值电压，所以体(body)可以被认为是第二个栅极，且有时被称为“背栅极”，体(body)效应有时被称为“背栅极效应”。

对于增强型，根据Shichman-Hodges(施克曼-霍奇斯)模型利用下面的等式来计算基于阈值电压的n-mos MOSFET体(body)效应。

$V_{\mathrm{TN}}=V_{\mathrm{TO}}+\mathrm{\γ}(\sqrt{V_{\mathrm{SB}}+2{\mathrm{\φ}}_F\mathrm{}}-\sqrt{2{\mathrm{\φ}}_F})$

其中，V_TN为在存在基底偏压时的阈值电压，V_SB是源极至体(source-to-body)基底偏压，2φ_F是表面电势，V_TO是零基底偏压的阈值电压，是体(body)效应参数，t_ox是氧化物厚度，ε_ox是氧化物介电常数，ε_si是硅的介电常数，N_A是掺杂浓度，q是电子的电荷。

在编程模式中，将负袋式p-阱偏置电压VPPW施加到袋式p-阱区域103，可以将禁止电压施加到未被选择的位线BL2。禁止电压可以为用于改变未被选择的串选择晶体管的阈值电压以不形成沟道的电压，例如，正电压。在图5中，可以将例如大约0.6V的禁止电压施加到未被选择的位线BL2。在编程模式中，当将负电压施加到地选择线GSL时，地选择晶体管GT12保持截止。在这样的条件下，当将大约0V的电压施加到串选择线SSL时，在串选择晶体管ST12的漏极和源极之间没有形成沟道，从而串选择晶体管ST12截止(OFF)。在这样的条件下，即使将编程电压VPGM施加到字线WL2，存储器单元晶体管M12也可以没有被编程，这是因为电子没有积聚在存储器单元晶体管的浮置栅极中，且阈值电压可以没有改变。

图6是示出结合到被选择的位线BL的存储器单元晶体管的阈值电压和结合到未被选择的位线BL的存储器单元晶体管的阈值电压关于施加到串选择线SL的电压的变化的阈值电压的曲线图。

在图6中，曲线SBL表示结合到被选择的位线BL的存储器单元晶体管的阈值电压的变化，曲线USBL表示结合到未被选择的位线BL的存储器单元晶体管的阈值电压的变化。

在图6中，阈值电压VTH随着施加到串选择线SSL的第一电压VSSL的升高而升高并饱和的时间点可以与结合到被选择的位线BL的串选择晶体管ST11和结合到未被选择的位线BL的串选择晶体管ST12导通的时间点相同。

在编程模式中，结合到被选择的位线BL的存储器单元晶体管可以为需要编程的，而结合到未被选择的位线BL的存储器单元晶体管可以为需要是不被编程的。因此，在编程模式中，结合到被选择的位线BL的串选择晶体管ST11需要被导通，而结合到未被选择的位线的串选择晶体管ST12需要被截止。

因此，参照图6，施加到串选择线以导通结合到被选择的位线BL的串选择晶体管ST11并截止结合到未被选择的位线BL的串选择晶体管ST12的第一电压VSSL可以在电压范围DV(VB-VA)内(VB：上限电压，VA：下限电压，VDD：供应电压)。

图7是在编程模式中的图3的存储器单元阵列160中的两个串且电压施加到被选择的位线BL的电路图。参照图7，被选择的块BP的第一(被选择的)串选择晶体管ST11和未被选择的块BNP的第二(未被选择的)串选择晶体管ST11a连接到图3的存储器单元阵列160的被选择的位线BL1。图7示出在存储器单元阵列160中的形成在一个袋式p-阱区域103中的两个存储器块(BP和BNP)，袋式p-阱区域103可以形成在n-阱区域102中。

参照图1和图7，存储器单元阵列160包括位线BL1、第一块BP(将被编程的块(BLOCK TO BE PROGRAMMED))、第二块BNP(将不被编程的块(BLOCK NOT TO BE PROGRAMMED))，第一块BP和第二块BNP可以在位线BL1和共源极线CSL之间并联地彼此结合。第一块BP将被编程，而第二块BNP将保留不被编程。

参照图7，第一块BP(将被编程的块(BLOCK TO BE PROGRAMMED))包括全部设置在袋式p-阱区域103中的(被选择的)串选择晶体管ST11以及串联连接到(被选择的)串选择晶体管ST11的十六个存储器单元晶体管M11至M161和地选择晶体管GT11。被选择的串选择晶体管ST11的控制栅极连接到串选择线SSL1，十六个存储器单元晶体管M11至M161的控制栅极分别连接到十六条字线WL1至WL16。地选择晶体管GT11的栅极连接到地选择线GSL1。

第二块BNP(将不被编程的块(BLOCK NOT TO BE PROGRAMMED))包括全部设置在袋式p-阱区域103中的(未被选择的)串选择晶体管ST11a以及串联连接到(未被选择的)串选择晶体管ST11a的十六个存储器单元晶体管M11a至M161a和地选择晶体管GT11a。串选择晶体管ST11a的控制栅极连接到串选择线SSL2，十六个存储器单元晶体管M11a至M161a的控制栅极分别连接到十六条字线WL1a至WL16a。地选择晶体管GT11a的控制栅极连接到地选择线GSL2。包括(被选择的)串选择晶体管ST11的(被选择的)NAND串和包括(未被选择的)串选择晶体管ST11a的(未被选择的)NAND串共同地连接到(被选择的)位线BL1，而它们分别位于不同的存储器块BP和BNP中。

在编程模式中，将正n-阱偏置电压VNWELL(例如，+1.5V)施加到n-阱区域102，将负袋式p-阱偏置电压VPPW(例如，-4V)施加到袋式p-阱区域103，可以将负电压(例如，-4V)施加到被选择的位线BL1。在编程模式中，当将负电压(例如，-4V)施加到地选择线GSL1和GSL2时，地选择晶体管GT11和GT11a截止。在这样的条件下，当将电压电平高于被选择的串选择晶体管ST11的阈值电压的电压电平并低于未被选择的串选择晶体管ST11a的阈值电压的电压电平的第一电压(例如，0V)施加到将被编程的第一块BP的串选择线SSL1时，沟道形成在串选择晶体管ST11的漏极和源极之间，串选择晶体管ST11因此导通。在这样的条件下，响应于施加到(被选择的)字线WL1的较高的编程电压VPGM，存储器单元晶体管M11被编程。因此，电子积聚在存储器单元晶体管M11的浮置栅极中，从而升高存储器单元晶体管M11的阈值电压。因为正将较低的通过电压VPASS施加到字线WL2至WL16，所以将保留不被编程的存储器单元晶体管M12至M161的控制栅极没有被编程。例如，通过电压VPASS可以为1.5V。

同时，当将负电压(例如，与负袋式p-阱偏置电压VPPW相同的-4V电压)施加到将全部保留不被编程的第二块BNP的串选择线SSL2时，在串选择晶体管ST11a的漏极和源极之间没有形成沟道，因此，串选择晶体管ST11a保持截止。因为将大约0V的电压(或地电压)施加到十六条字线WL1a至WL16a，所以所有十六个存储器单元晶体管M11a至M161a没有被编程。因此，所有十六个存储器单元晶体管M11a至M161a的阈值电压VTH没有改变(例如，没有升高)。

因此，在编程模式中，因为在存储器单元阵列的被选择的位线BL1(163)上的被选择的串选择晶体管ST11导通且未被选择的串选择晶体管ST11a截止，所以第一块BP的一些或所有的存储单元晶体管可以被编程，第二块BNP的所有的存储器单元晶体管保留不被编程。

图8是在编程模式中的图3的存储器单元阵列160中的两个串的电路图，其中，串选择晶体管结合到图3的存储器单元阵列的未被选择的位线，电压施加到所述未被选择的位线。图8示出在单个袋式p-阱区域103中的两个存储器块，袋式p-阱区域103可以形成在图3的存储器单元阵列160的n-阱区域102中。

参照图8，存储器单元阵列的未被选择的位线(164)包括(未被选择的)位线BL2、第一块BP(将被编程的块(BLOCK TO BE PROGRAMMED))、第二块BNP(将不被编程的块(BLOCK NOT TO BE PROGRAMMED))，第一块BP和第二块BNP可以在位线BL2和共源极线CSL之间并联地彼此结合。第一块BP将被编程，第二块BNP将保持不被编程。

第一块BP(将被编程的块(BLOCK TO BE PROGRAMMED))包括全部设置在袋式p-阱区域103中的串选择晶体管ST12以及串联连接到串选择晶体管ST12的十六个存储器单元晶体管M12至M162和地选择晶体管GT12。串选择晶体管ST12的控制栅极连接到串选择线SSL1，十六个存储器单元晶体管M12至M162的控制栅极分别连接到十六条字线WL1至WL16。地选择晶体管GT12的控制栅极连接到地选择线GSL1。

第二块BNP(将不被编程的块(BLOCK NOT TO BE PROGRAMMED))包括全部设置在袋式p-阱区域103中的串选择晶体管ST12a以及可以串联连接到串选择晶体管ST12a的十六个存储器单元晶体管M12a至M162a和地选择晶体管GT12a。串选择晶体管ST12a的控制栅极连接到串选择线SSL2，十六个存储器单元晶体管M12a至M162a的控制栅极可以分别连接到十六条字线WL1a至WL16a。地选择晶体管GT12a的控制栅极连接到地选择线GSL2。

图7中示出的存储器单元阵列160的被选择的位线BL1(163)和图8中示出的存储器单元阵列160的未被选择的位线BL2(164)可以形成在一个(相同的)袋式阱区域103中。此外，第一块BP包括图7的串选择晶体管ST11和串联连接到串选择晶体管ST11的十六个存储器单元晶体管M11至M161、以及图8的串选择晶体管ST12及串联连接到串选择晶体管ST12的十六个存储器单元晶体管M12至M162和地选择晶体管GT12。同样，第二块BNP包括图7的串选择晶体管ST11a和串联连接到串选择晶体管ST11a的十六个存储器单元晶体管M11a至M161a和地选择晶体管GT11a、以及串选择晶体管ST12a及串联连接到串选择晶体管ST12a的十六个存储器单元晶体管M12a至M162a和地选择晶体管GT12a。

在编程模式中，将正n-阱偏置电压VNWELL施加到n-阱区域102，将负袋式p-阱偏置电压VPPW施加到袋式p-阱区域103，可以将正电压施加到位线BL2，因为将例如-4V的负电压施加到地选择线GSL1和GSL2，所以地选择晶体管GT11和GT11a截止。

在这样的条件下，当将0V的电压施加到第一块BP(将被编程的块(BLOCK TO BE PROGRAMMED))的被选择的串选择线SSL1时，与在被选择的位线BL1(163)的情况下不同，在串选择晶体管ST12的漏极和源极之间没有形成沟道，串选择晶体管ST12保持截止。在这样的条件下，即使当将较高的编程电压VPGM施加到连接到存储器单元晶体管M12的栅极的(被选择的)字线WL1(并将较低的通过电压VPASS施加到字线WL2至WL16)时，存储器单元晶体管M12保留不被编程。

在这样的条件下，当将大约-4V的电压施加到将全部保留不被编程的第二块BNP的串选择线SSL2时，在串选择晶体管ST12a的漏极和源极之间没有形成沟道，串选择晶体管ST12a保持截止。因为将0V的电压(或地电压)施加到十六条字线WL1a至WL16a，所以所有十六个存储器单元晶体管M12a至M162a保留不被编程(没有被编程)。因此，十六个存储器单元晶体管M12a至M162a的阈值电压VTH没有改变(没有升高)。

因此，在编程模式中，在将正电压施加到位线BL2的同时，因为存储器单元阵列的未被选择的位线的串选择晶体管ST12和ST12a截止，所以连接到位线BL2的第一块BP和第二块BNP的存储器单元晶体管没有被编程。

虽然图7和图8示出了具有在一个袋式阱区域103中的两个存储器块的存储器单元阵列160的示例，但是存储器单元阵列106可以包括在任意数量的袋式阱区域103中的任意数量的存储器块。

图9是示出图1的NAND型闪速存储装置的编程模式操作的时序图。图9的时序图示出预设置时间段、编程时间段、放电时间段。

参照图9，在编程模式中，例如：将0V的电压施加到被选择的串选择线SSL，而将大约-4V的负电压施加到未被选择的串选择线SSL；例如，将大约9V的正电压施加到被选择的字线WL，而将大约1.5V的电压施加到未被选择的字线WL；将负电压施加到被选择的位线，而将正电压施加到未被选择的位线；将负袋式p-阱偏置电压VPPW施加到袋式p-阱区域103。

图10是根据本发明构思的另一示例性实施例的图1的NAND型闪速存储装置的可选的存储器单元阵列160a的电路图，图11是在编程模式中的施加到图10的存储器单元阵列160a的电压的波形的时序图。

参照图10，存储器单元阵列160a包括n个串选择晶体管ST11至ST1n、n个地选择晶体管GT11至GT1n、n×16个存储晶体管M11至M16n。存储晶体管M11至M16n结合到n条位线BL1至BLn、结合到串选择线SSL、结合到地选择线GSL、结合到字线WL1至WL16。

在图10的存储器单元阵列160a中，将编程电压VPGM施加到结合到将被编程的存储晶体管M21的被选择的字线WL2，将通过电压VPASS施加到未被选择的字线WL1和WL3至WL16。在编程模式中，可以将电压电平高于被选择的串选择晶体管ST的阈值电压VTH1的电压电平(并低于未被选择的串选择晶体管的阈值电压VTH2的电压电平)的第一电压VSSL施加到串选择线SSL。

图10的存储器单元阵列160a可以是存储器单元阵列的与包括结合到16条字线WL1至WL16和n条位线BL1至BLn的存储晶体管M11至M16n的存储器块对应的一部分。

在编程模式中，将负袋式p-阱偏置电压VPPW施加到袋式p-阱区域103，将负电压施加到位线BL1。在编程模式中，因为将负电压施加到地选择线GSL，地选择晶体管GT11截止。在这样的条件下，当将0V的电压施加到串选择线SSL时，在串选择晶体管ST11的漏极和源极之间形成沟道，串选择晶体管ST11导通。在这样的条件下，存储器单元晶体管M11可以响应于施加到字线WL1的编程电压VPGM而被编程。因此，电子积聚在存储器单元晶体管M11的浮置栅极中，以升高存储器单元晶体管M11的阈值电压。

参照图10，存储器单元阵列160a包括n个串选择晶体管ST11至ST1n、n个地选择晶体管GT11至GT1n、n×16个存储器单元晶体管M11至M16n。串选择晶体管ST11、存储器单元晶体管M11至M161、地选择晶体管GT11结合到位线BL1。串选择晶体管ST12、存储器单元晶体管M12至M162、地选择晶体管GT12结合到位线BL2。串选择晶体管ST1n、存储器单元晶体管M1n至M16n、地选择晶体管GT1n结合到位线BLn。

将第一编程电压VPGM1施加到与将被编程的被选择的存储器单元晶体管结合的被选择的字线WLi。将第二通过电压VPASS2施加到与被选择的字线WLi直接相邻(靠近被选择的字线WLi)的未被选择的字线WLi+1和WLi-1，将第一通过电压VPASS1施加到不与被选择的字线WLi直接相邻的未被选择的字线WLi+2和WLi-2。

参照图11，在时间点t2启用第一编程电压VPGM1，在时间点t1启用第一通过电压VPASS1。第二通过电压VPASS2在时间点t1变为下通过电压VPASSD的电压电平，并在预定的时间T之后在时间点t2变为通过电压VPASS的电压电平。

在编程模式中，包括图10的存储器单元阵列160a的NAND型闪速存储装置将电压电平高于被选择的串选择晶体管的阈值电压VTH1的电压电平(并低于未被选择的串选择晶体管的阈值电压VTH2的电压电平)的第一电压VSSL施加到串选择线SSL，从而防止与结合到被选择的位线的将被编程的存储器单元晶体管结合到同一字线的结合到未被选择的位线的存储器单元晶体管的编程。

因此，包括图10的存储器单元阵列的NAND型闪速存储装置可以减小在结合到被选择的位线的单元串和结合到未被选择的位线的单元串之间的编程干扰。

此外，包括图10的存储器单元阵列160a的NAND型闪速存储装置可以初始地将下通过电压信号VPASSD施加到与被选择的字线WL2相邻的未被选择的字线WL1和WL3，并在预定的时间之后将通过电压VPASS施加到未被选择的字线WL1和WL3，所以防止了施加到未被选择的字线WL1和WL3的电压因电容耦合效应而变得高于通过电压VPASS。因此，如图10和图11中所示，当将电压施加到被选择的线(位线和字线)时，可以防止结合到未被选择的字线的存储器单元晶体管的编程。

图12是根据本发明构思的另一示例性实施例的图1的NAND型闪速存储装置的可选的存储器单元阵列160b的电路图，图13是在编程模式中施加到图12的存储器单元阵列160b的电压的波形的时序图。

与图10的存储器单元阵列160a不同，在图12的存储器单元阵列160b中，初始地将施加到被选择的字线WL2的电压VPGM1变为通过电压VPASS的电平，然后在预定的时间逝去之后变为编程电压VPGM的电平。

参照图13，第一编程电压VPGM1在时间点t1变为通过电压(VPASS)电平，然后在预定时间T之后在时间点t2变为编程电压(VPGM)电平，在时间点t1启用第一通过电压VPASS1。

第二通过电压VPASS2在时间点t1变为下通过电压VPASSD的电压电平，在预定时间T之后在时间点t2变为通过电压VPASS的电压电平。

在编程模式中，包括图12的存储器单元阵列160b的NAND型闪速存储装置将电压电平高于被选择的串选择晶体管的阈值电压VTH1的电压电平(并低于未被选择的串选择晶体管的阈值电压VTH2的电压电平)的第一电压VSSL施加到串选择线SSL，从而防止与结合到被选择的位线的将被编程的存储器单元晶体管结合到同一字线的结合到未被选择的位线的存储器单元晶体管的编程。

因此，包括图12的存储器单元阵列160b的NAND型闪速存储装置可以减小在结合到被选择的位线的单元串和结合到未被选择的位线的单元串之间的编程干扰。

此外，包括图12的存储器单元阵列160b的NAND型闪速存储装置可以初始地将下通过电压VPASSD施加到与被选择的字线WL2相邻的未被选择的字线WL1和WL3，在预定的时间之后施加通过电压VPASS，并将第一编程电压VPGM1施加到被选择的字线WL2。在这样的情况下，被选择的字线WL2充电到通过电压(VPASS)电平，并在预定时间T之后充电到编程电压(VPGM)电平。结果，防止了未被选择的字线WL1和WL3的电压因电容耦合效应而变得高于通过电压VPASS。因此，如图12和图13中所示，当将电压施加到被选择的线(位线和字线)时，可以防止结合到未被选择的字线的存储器单元晶体管的编程。

图14是根据本发明构思的另一示例性实施例的NAND型闪速存储装置的框图。

参照图14，NAND型闪速存储装置1000包括编程控制电路1100、行控制电路1300、存储器单元阵列1700。(高电压产生电路1200产生编程电压VPGM、通过电压VPASS、升压电压VPP)。响应于命令信号CMD和行地址信号X_ADDR，编程控制电路1100产生编程电压使能信号VPGM_EN、通过电压使能信号VPASS_EN、下通过电压使能信号DVPASS_EN。行控制电路1300产生第一编程电压VPGM1、第一通过电压VPASS1、第二通过电压VPASS2、串选择信号VSSL、地选择信号VGSL。响应于通过电压使能信号VPASS_EN，第一通过电压VPASS1变为通过电压VPASS的电压电平。第二通过电压VPASS2在编程电压使能信号VPGM_EN启用之前可以具有下通过电压VPASSD的电压电平，可以在编程电压使能信号VPGM_EN启用之后具有通过电压VPASS的电压电平。第一编程电压VPGM1、第一通过电压VPASS1、第二通过电压VPASS2传输到结合到存储器单元阵列1700的字线。

NAND型闪速存储装置1000还包括地址缓冲器1900、列解码器1400、列门1500、感测放大器1600。

地址缓冲器1900缓冲地址ADDR，并产生行地址X_ADDR和列地址Y_ADDR。列解码器1400解码列地址Y_ADDR，并产生经解码的列地址。响应于经解码的列地址，列门1500对从外部接收的第一数据进行选通操作，并对输出到外部的第二数据进行选通操作。感测放大器1600放大存储器单元阵列1700的输出数据，将经放大的数据传输到列门1500，接收列门1500的输出数据，并将接收的数据传输到存储器单元阵列1700。

NAND型闪速存储装置1000还包括输入/输出(I/O)缓冲器1800，输入/输入(I/O)缓冲器1800可以从外部接收命令CMD、地址ADDR、数据，缓冲接收的命令CMD、地址ADDR、数据，将经缓冲的命令CMD、地址ADDR、数据传输到内部电路，从内部电路接收数据，缓冲接收的数据，并将经缓冲的数据输出到外部。

包括在图14的闪速存储装置1000中的存储器单元阵列1700的结构可以与图3的存储器单元阵列160的结构相同，或者可以与图10的存储器单元阵列160a的结构相同，或者可以与图12的存储器单元阵列160b的结构相同。NAND型闪速存储装置1000可以防止与结合到被选择的位线的将被编程的存储器单元晶体管结合到同一字线的结合到未被选择的位线的存储器单元晶体管的编程。

因此，图14的NAND型闪速存储装置1000可以减小在结合到被选择的位线的单元串和结合到未被选择的位线的单元串之间的编程干扰。此外，NAND型闪速存储装置1000可以有效地防止与被选择的字线直接相邻的未被选择的字线的电压的电压电平因电容耦合效应而变得高于通过电压的电压电平。结果，NAND型闪速存储装置1000可以防止结合到未被选择的字线的存储器单元晶体管的编程。

图15是示出根据本发明构思的另一示例性实施例的NAND型闪速存储装置的编程方法的流程图。

NAND型闪速存储装置可以包括存储器单元阵列，存储器单元阵列包括多个单元串。每个单元串包括：串选择晶体管；地选择晶体管，具有连接到共源极线的第一输出端；多个存储器单元晶体管，串联连接在串选择晶体管和地选择晶体管的第二输出端之间。单元串结合到对应的位线。此外，存储器单元阵列包括沿与位线垂直的方向设置并彼此平行的多条字线。

参照图15，NAND型闪速存储装置的编程方法包括下面的操作。

1)将与将被编程的数据对应的电压施加到位线(步骤S1)。

2)将负偏置电压施加到袋式阱区域(步骤S2)。

3)停用包括在每个单元串中的地选择晶体管(步骤S3)。停用地选择晶体管的方法可以为浮置方法。

4)在编程模式中，将电压电平高于被选择的串选择晶体管的阈值电压的电压电平并低于未被选择的串选择晶体管的阈值电压的电压电平的第一电压施加到串选择线(步骤S4)。

5)将通过电压施加到未被选择的字线(步骤S5)。

6)将编程电压施加到被选择的字线(步骤S6)。

图16是示出根据本发明构思的另一示例性实施例的NAND型闪速存储装置的编程方法的流程图。

参照图16，NAND型闪速存储装置的编程方法包括如下步骤。

1)将与将被编程的数据对应的电压施加到位线(步骤S1)。

2)将负偏置电压施加到袋式阱区域(步骤S2)。

3)停用包括在每个单元串中的地选择晶体管(步骤S3)。停用地选择晶体管的方法可以为浮置方法。

4)在编程模式中，将电压电平高于被选择的串选择晶体管的阈值电压的电压电平并低于未被选择的串选择晶体管的阈值电压的电压电平的第一电压施加到串选择线(步骤S4)。

5)将通过电压施加到不与被选择的字线直接相邻的未被选择的字线(步骤S7)。

6)将低于通过电压的下通过电压施加到与被选择的字线相邻的未被选择的字线(步骤S8)。

7)将通过电压施加到与被选择的字线直接相邻的未被选择的字线(步骤S9)。

8)当将通过电压施加到与被选择的字线直接相邻的未被选择的字线时，将编程电压施加到被选择的字线(步骤S10)。

图17是示出根据本发明构思的另一示例性实施例的NAND型闪速存储装置的编程方法的流程图。

参照图17，NAND型闪速存储装置的编程方法可以包括下面的操作。

1)将与将被编程的数据对应的电压施加到位线(步骤S1)。

2)将负偏置电压施加到袋式阱区域(步骤S2)。

3)停用包括在每个单元串中的地选择晶体管(步骤S3)。停用地选择晶体管的方法可以为浮置方法。

4)在编程模式中，将电压电平高于被选择的串选择晶体管的阈值电压的电压电平并低于未被选择的串选择晶体管的阈值电压的电压电平的第一电压施加到串选择线(步骤S4)。

5)将通过电压施加到不与被选择的字线直接相邻的未被选择的字线(步骤S7)。

6)将低于通过电压的下通过电压施加到与被选择的字线直接相邻的未被选择的字线(步骤S8)。

7)当将下通过电压施加到与被选择的字线直接相邻的未被选择的字线时，将通过电压施加到被选择的字线(步骤S11)。

8)将通过电压施加到与被选择的字线直接相邻的未被选择的字线(步骤S9)。

9)当将通过电压施加到与被选择的字线直接相邻的未被选择的字线时，将编程电压施加到被选择的字线(步骤S10)。

虽然在上面描述了具有负偏置电压的NAND型闪速存储装置，但是本发明构思也可以应用于其他的非易失性半导体存储装置，诸如具有负偏置电压的相变随机存取存储器(PRAM)。

本发明构思可以应用于非易失性存储装置和包括该非易失性存储装置的存储系统，具体地讲，可以应用于NAND型闪速存储装置和包括该NAND型闪速存储装置的存储系统。

根据本发明构思的实施例的非易失性半导体存储装置的编程方法可以在使用负偏置电压的非易失性半导体存储装置中减小在被选择的单元串和未被选择的单元串之间的编程干扰。此外，非易失性半导体存储装置的编程方法可以防止连接到与连接到将被编程的存储器单元晶体管的字线相邻的字线的未被选择的存储器单元晶体管被编程。

前述是对示例性实施例的举例说明，且并不被解释为限制本发明构思。虽然已经描述了一些实施例，但是本领域技术人员将容易地理解的是，在不实质性脱离本发明构思的情况下，再次可以修改实施例。因此，所有的修改意在被包括在如权利要求所限定的本发明构思的范围中。因此，应该理解的是，前述是各种实施例的举例说明，且不应被解释为限制于公开的特定实施例，对公开的实施例和其他的实施例的修改意在被包括在权利要求的范围内。

Claims (9)

1.一种非易失性半导体存储装置的编程方法，该非易失性半导体存储装置具有设置在袋式阱中的NAND型存储器单元阵列，所述方法包括如下步骤：

将负偏置电压施加到袋式阱；

将第一电压施加到形成在袋式阱中的存储器块中的串的串选择晶体管的栅极，

其中，第一电压高于连接到被选择的位线的每个串的串选择晶体管的阈值电压，并低于连接到未被选择的位线的串的每个串选择晶体管的阈值电压，

其中，将编程禁止电压施加到未被选择的位线，编程禁止电压高于第一电压。

2.如权利要求1所述的方法，其中，将负电压施加到被选择的位线。

3.如权利要求2所述的方法，其中，编程禁止电压高于施加到袋式阱的负偏置电压。

4.如权利要求2所述的方法，其中，编程禁止电压高于0V。

5.如权利要求2所述的方法，其中，将电压电平与施加到袋式阱的负偏置电压的电压电平相同的电压施加到被选择的位线。

6.一种非易失性半导体存储装置的编程方法，所述方法包括如下步骤：

将负电压作为偏置电压施加到袋式阱，在袋式阱中形成有共用相同的位线的第一存储器块和第二存储器块；

在编程模式中，将第一电压施加到第一存储器块内的串选择晶体管的栅极，其中，第二存储器块的每条位线接触与第一存储器块的串选择晶体管分开的第二存储器块的串选择晶体管，其中，第一电压高于第一存储器块中的连接到被选择的位线的每个串选择晶体管的阈值电压，第一电压低于第一存储器块中的连接到未被选择的位线的每个串选择晶体管的阈值电压。

7.如权利要求6所述的方法，所述方法还包括如下步骤：

在编程模式中，将电压电平与袋式阱的偏置电压的电压电平相同的负电压施加到第二存储器块中的串选择晶体管的栅极。

8.如权利要求6所述的方法，其中，将第一电压施加到第一存储器块中的串选择晶体管的栅极，将电压电平与施加到袋式阱的负偏置电压的电压电平相同的第二电压施加到第二存储器块中的串选择晶体管的栅极。

9.如权利要求8所述的方法，其中，第一存储器块中的串选择晶体管的栅极连接到第一串选择线，第二存储器块中的串选择晶体管的栅极连接到第二串选择线，第二串选择线与第一串选择线电性断开。