CN100538902C - 与非型闪存器件的擦除确认方法及其与非型闪存器件 - Google Patents

与非型闪存器件的擦除确认方法及其与非型闪存器件 Download PDF

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Abstract

一种NAND型闪存器件的擦除确认方法及其NAND型闪存器件，其中擦除确认操作通过施加正电压作为源极电压而被执行。考虑到由于各种因素而转变的擦除单元的临界电压的变化宽度，擦除单元的负临界电压可被稳定地确认。由此，甚至当擦除单元的临界电压由于后续程序操作中的干扰而转变时，失效单元的数目可被减低。

Description

与非型闪存器件的擦除确认方法及其与非型闪存器件
发明领域
本发明涉及一种与非(NAND)型闪存器件的擦除确认(erase-verifying)方法与NAND型闪存器件，且更特定地，涉及一种NAND型闪存器件的擦除确认方法与NAND型闪存器件，其中擦除单元(cell)的临界电压被增加而没有被充入浮栅(floating gate)中的电子量中的变化，藉此擦除单元的临界电压以稳定方式被确认。
背景技术
近来，对其中允许电程序与擦除的闪存器件有增加的需求，且不需要以给定周期重写数据的刷新功能。此外，为发展能够储存许多数据的大容量存储器件，对存储器件的较高集成技术研究已被积极寻求。在此情形下，术语“程序”是指用以将数据写入存储单元(cell)的操作，且术语“擦除”是指用以擦除写入到存储单元中的数据的操作。
对存储器件的较高集成，NAND型闪存器件已被开发，其中多个存储单元以串连方式被连接(即，其中漏极或源极在相邻单元中被共享的结构)以形成单个串。NAND型闪存器件为存储器件，用以以连续方式读取信息而不像NOR型闪存器件。此NAND型闪存器件的程序与擦除通过控制存储单元的临界电压Vt而被执行，同时经由F-N隧道效应(F-N tunneling)将电子注入浮栅或从浮栅放出电子。
在NAND型闪存器件中，确保存储单元的可靠性为一重要问题。特别地，存储单元的数据保留作为一重要问题已成为受人注目的中心，然而，如上所述，在NAND型闪存器件中，程序操作与擦除操作经由F-N隧道效应被执行。在这样的重复F-N隧道效应过程中，电子被陷于存储单元的隧道式氧化膜内，其造成存储单元的临界电压Vt转变。因此，会发生原先储存于存储单元中的数据在该数据的读取操作中被错误地识别的情形。即，会有存储单元的可靠性被减低的问题。
存储单元的临界电压的转变由于通过周期性地重复性F-N隧道效应而陷入于隧道式氧化膜的电子所造成。此时，术语“周期性(cycling)”是指用以重复地执行程序操作与擦除操作的过程。作为用以防止存储单元的临界电压中的这样的转变的解决方案，已提出一种方法，其中通过在程序操作与擦除操作时控制偏置条件(即，偏置电压)，擦除电压被充分地降低至低于确认电压，然而，此方法仍有临界电压随偏置电压增加而增加的问题，且因此临界电压转变。作为用以防止存储单元的临界电压转变的替代方法，已提出一种方法，其中隧道式氧化膜的厚度被减低，且在F-N隧道效应时所陷入的电子量因此被减低。然而，由于基本数据保留特性问题或读取干扰问题而使减低隧道式氧化膜的厚度的方法是受限的。
同时，监视存储单元的临界电压的转变与减低存储单元的临界电压中的转变亦是非常重要的。如图9所示，通常地，在程序状态下，存储单元的临界电压为正，且在擦除状态下，存储单元的临界电压为负。然而，监视目前为负的存储单元的临界电压几乎是不可能。此是因为在NAND型闪存器件中，该负电压不被用作为字线Vw1。目前可被使用于NAND型闪存器件中的最低字线偏置电压Vw1为0V。
因此，在擦除操作后的擦除确认操作时，如果存储单元的临界电压低于0V，则存储单元被确定为擦除单元，在其上已稳定地执行了擦除(以下，被称为“擦除单元”)。同样地，因为具有低于0V的临界电压的全部单元在擦除确认操作时被确定为擦除单元，所以不仅具有-2V临界电压的存储单元，而且具有-0.1V临界电压的存储单元也被确定为擦除单元，如图10所示。
在此情形，在具有-2V临界电压的存储单元中并无重大问题，但在具有-0.1V临界电压的存储单元中会有重大问题。此是因为擦除单元的临界电压根据邻近单元的擦除操作与程序操作的效果，或依赖于对应单元的重复性程序操作与擦除操作的存储单元的退化而转变，如上所述。因此，在擦除单元具有接近0V的临界电压的情形中，临界电压容易被转变至0V或更高。即，虽然单元已通过擦除确认操作被确定为擦除单元，但是临界电压由于多种因素被增加至0V或更高。因此，会发生器件特性退化的问题。
发明内容
因此，鉴于以上问题而做出本发明，且本发明的目的为提供一种NAND型闪存器件的擦除确认方法与NAND型闪存器件，其中仅使用操作模式来增加单元的临界电压，而没有充入浮栅中的电子量中的转变(即，擦除单元的基本临界电压中的转变)，从而擦除单元的临界电压以稳定方式被确认。
为实现以上目的，根据发明的一个方面，提供擦除确认方法，包括：提供一种NAND型闪存器件，其包括：多个存储单元，所述多个存储单元彼此串连且通过字线被选择；第一晶体管，用以连接于位线与多个存储单元的第一存储单元之间；第二晶体管，其连接于源极端和多个存储单元的最后存储单元之间；和第三晶体管，其连接于源极端和电源第一端之间；和在施加擦除确认信号至第三晶体管的栅极端期间，施加0V至该字线且施加正电压至位线与该电源第一端。
根据发明的另一个方面，提供NAND型闪存器件，包括：多个存储单元，所述多个存储单元彼此串连且通过字线被选择；第一晶体管，其连接至多个存储单元的第一存储单元，用以连接位线与第一存储单元；第二晶体管，其连接至多个存储单元的最后存储单元的源极端；第三晶体管，用以在存储单元的擦除确认操作中，根据擦除确认信号，将正电压传送至第二晶体管的源极端；和第四晶体管，用以在存储单元的读取操作中，根据读取信号，传送接地电压至第二晶体管的源极端。
根据发明的再一个方面，提供NAND型闪存器件，包括：多个存储单元，所述多个存储单元彼此串连且通过字线被选择；第一晶体管，其连接至多个存储单元的第一存储单元，用以连接位线与第一存储单元；第二晶体管，连接至多个存储单元的最后存储单元的源极端；第三晶体管，用以在存储单元的擦除确认操作中，根据擦除确认信号将正电压传送至多个存储单元的第二晶体管存储单元的源极端；在存储单元的擦除确认操作中根据擦除确认信号的晶体管；电阻器，其连接于第二晶体管与第三晶体管之间；和第四晶体管，用以在存储单元的读取操作中，根据读取信号，传送接地电压至第二晶体管的源极端。
附图说明
图1为根据本发明的实施例的、用以说明NAND型闪存器件的擦除确认方法的电路图；
图2显示在图1所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形；
图3为显示擦除单元的临界电压与源极电压Vsou之间的关系的曲线图；
图4为根据本发明的实施例的、用以说明NAND型闪存器件的电路图；
图5显示在图4所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形；
图6为根据本发明的另一实施例的、用以说明NAND型闪存器件的电路图；
图7显示在图6所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形；
图8为显示当正电压或接地电压0V在擦除确认操作中被用作为源极电压Vsou时，由于程序干扰而失效(failed)的单元的数目的曲线图；和
图9和图10显示闪存器件的临界电压分布。
具体实施方式
现在，根据本发明的较佳实施例将参考附图被描述。
图1为根据本发明的实施例的、用以说明NAND型闪存器件的擦除确认方法的电路图。图2显示在图1所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形。在本实施例中，为便于说明，存储单元阵列，其中16个存储单元构成一串，将作为例子被描述。
参考图1与2，在根据本发明的实施例的NAND型闪存器件的擦除确认方法中，在擦除确认操作中，正电压被施加至源极电压Vsou，其被施加至源极选择晶体管N2的源极端，且位线电压Vbit被施加至漏极选择晶体管N1的漏极端。而且，给所选择的字线WL0至WL15施加0V。此时，源极电压Vsou最好使用低于位线电压Vbit的电压。同时，NAND型闪存器件在区块(block)基础上执行一擦除确认操作。因此，在上述中，术语＂所选择的字线＂是指在一区块基础上所选择的字线。
在擦除确认操作时，如果源极电压Vsou被施加作为正电压，则源极选择晶体管N2的源极的电位较包括源极选择晶体管N2的串中的电位相对更低，因此，被导通的源极选择晶体管N2的栅极偏置电压被增加那么多。因此，擦除单元的临界电压增加。
如图3所示，擦除单元的临界电压当源极电压Vsou增加时指数增加。因此，因为当源极电压Vsou上升时擦除单元的临界电压增加，所以监视变得更方便。即，在擦除单元在擦除操作后具有约0V的负临界电压的情形下，擦除确认操作通过使用擦除确认方法而以有效的方式被执行。因此，考虑到由于各种因素而使得临界电压转变，擦除确认操作可被执行。此导致擦除确认操作中确认边缘(verify margin)的增加。在未能通过此擦除确认操作的单元的情形下，具有稳定临界电压的擦除单元可通过执行额外的擦除操作而被得到。而且，因为全部存储单元的稳定度被增加，器件的可靠性可被改善。
同时，如上所述，源极电压Vsou必须低于位线电压Vbit。此是因为考虑到晶体管的操作特性，如果源极电压Vsou高于施加至漏极端的位线电压Vbit，则电流将不会通过，因此，最好源极电压Vsou通过尽量增加位线电压Vbit而被增加。在擦除确认操作中，位线电压Vbit通常为0.5V至1.5V。然而，在本发明的优选实施例中，最好将位线电压Vbit增加至1.5V至3.0V，以增加源极电压Vsou。
以下，根据本发明的实施例的能够实现NAND型闪存器件的擦除确认方法的NAND型闪存器件将被描述。
图4为根据本发明的实施例的、用以说明NAND型闪存器件的电路图。图5显示在图4所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形。
参考图4与5，除了图1所示的串结构的存储单元阵列外，NAND型闪存器件还包含PMOS晶体管P，其通过擦除确认信号erase_verify_sig而被导通，其在擦除确认操作中被使能使能(LOW电平)，和NMOS晶体管N3，其通过读取信号read_sig而被导通，其在除了擦除确认操作的共同读取操作中被使能(HIGH电平)。PMOS晶体管P被连接至源极选择晶体管N2的源极端，且其根据擦除确认信号erase_verify_sig进行操作，以传送正电压Vpos至源极选择晶体管N2的源极端。NMOS晶体管N3被连接至源极选择晶体管N2的源极端，且其根据读取信号read_sig进行操作，以传送接地电压Vss至源极选择晶体管N2的源极端。
以上构建的NAND型闪存器件的操作特性如下。
在擦除确认操作中，如果擦除确认信号erase_verify_sig与读取信号read_sig被输入为LOW电平，则PMOS晶体管P被导通且NMOS晶体管N3被截止。因此，正电压Vpos经由PMOS晶体管P被传送至源极选择晶体管N2的源极端。即，源极电压Vsou变成正电压Vpos。在此状态下，如果正电压(约4.5V)经由漏极选择线DSL与源极选择线SSL被施加，则正位线电压Vbit被施加至位线BL，且0V被施加至所选择的字线WL0至WL15，擦除确认操作被执行。同样地，在擦除确认操作中，因为正电压Vpos被用作为源极电压Vsou，则擦除单元的临界电压可被增加。因为可使用其增加的临界电压来监视擦除单元，所以擦除确认操作边缘可被增加那么多。
在读取操作时，虽未显示，如果擦除确认信号erase_verify_sig与读取信号read_sig被输入为HIGH电平，则PMOS晶体管P被截止且NMOS晶体管N3被导通。因此，接地电压Vss经由NMOS晶体管N3被传送至源极选择晶体管N2的源极端。即，源极电压Vsou变成接地电压Vss。在此状态，如果正电压(约，4.5V)经由漏极选择线DSL与源极选择线SSL被施加，则正位线电压Vbit被施加至位线BL，0.5V被施加至所选择的字线(例如，WL1)，且4.5V被施加至非被选择的字线WL0与WL2至WL15，读取操作被执行。同样地，在共同读取操作中，接地电压Vss被施加至源极选择晶体管N2的源极端。
图6为根据本发明的另一实施例的、用以说明NAND型闪存器件的电路图。图7显示在图6所示的NAND型闪存器件的擦除确认操作中所施加的偏置电压的波形。
参考图6与7，除图1所示的串结构的存储单元阵列外，根据本发明的第二实施例的NAND型闪存器件还包含NMOS晶体管N3，其通过擦除确认信号erase_verify_sig而被导通，其在擦除确认操作中被使能(HIGH电平)，电阻器R，其串连至NMOS晶体管N3，和NMOS晶体管N4，其通过读取信号read_sig而被导通，其在除擦除确认操作外的共同读取操作中被使能(LOW电平)。NMOS晶体管N3以串联的方式被连接于源极选择晶体管N2的源极端与电阻器R之间，且根据擦除确认信号erase_verify_sig进行操作。电阻器R被连接于NMOS晶体管N3与接地电压源之间。NMOS晶体管N4被连接至源极选择晶体管N2的源极端，且根据读取信号read_sig进行操作，以将接地电压Vss传送至源极选择晶体管N2的源极端。
以上构造的NAND型闪存器件的操作特性如下。
在擦除确认操作中，如果擦除确认信号erase_verify_sig被输入为HIGH电平且读取信号read_sig被输入为LOW电平，则NMOS晶体管N3被导通且NMOS晶体管N4被截止。因此，电阻器R被施加以接地电压Vss。即，如果NMOS晶体管N3被导通，则相同效果被得到，就象预定正电压经由电阻器R被施加至源极选择晶体管N2的源极端。在此状态下，如果正电压(约，4.5V)经由漏极选择线DSL与源极选择线SSL被施加，正位线电压Vbit被施加至位线BL，且0V被施加至所选择的字线WL0至WL15，擦除确认操作被执行。同样地，在擦除确认操作中，因为正电压被施加至使用电阻器R的源极选择晶体管N2的源极端，所以擦除单元的临界电压可被增加。因为具有增加后的临界电压的擦除单元可被监视，所以擦除确认操作边缘可被增加那么多。
在读取操作时，虽未显示，如果擦除确认信号erase_verify_sig被输入为LOW电平且读取信号read_sig被输入为HIGH电平，则NMOS晶体管N3被截止且NMOS晶体管N4被导通。因此，接地电压Vss经由NMOS晶体管N4被传送至源极选择晶体管N2的源极端。即，源极电压Vsou变成接地电压Vss。在此状况下，如果正电压(约，4.5V)经由漏极选择线DSL与源极选择线SSL被施加，则正位线电压Vbit被施加至位线BL，0.5V被施加至所选择的字线(例如，WL1)，且4.5V被施加至未被选择的字线WL0与WL2至WL15，读取操作被执行。同样地，在共同读取操作中，接地电压Vss被施加至源极选择晶体管N2的源极端。
以下，将参考图8描述应用了根据本发明的实施例的NAND型闪存器件的擦除确认方法的擦除单元的特性。图8为显示当正电压或接地电压0V在擦除确认操作中被用作为源极电压Vsou时，由于程序干扰而失效的单元的数目的曲线图。
从图8中，可见：在擦除确认操作中，在源极电压Vsou被施加为正电压的情形下，由于程序干扰而失效的单元数目与接地电压被施加的情形相比被显著地减低。此时，术语“程序干扰”意指位置接近的擦除单元的临界电压在程序操作中被影响。同样地，为何尽管在擦除单元已经通过根据本发明的优选实施例的NAND型闪存器件的擦除确认方法确认的情形下出现了程序干扰而失效单元数目小的原因在于在擦除确认操作中，如上所述通过增加擦除单元的临界电压而执行擦除确认操作。换句话说，在本发明中，考虑到由于后续的程序干扰而使得擦除单元的临界电压量中的变化而执行擦除确认操作。因此，甚至当擦除单元的临界电压由于后续程序操作中的干扰而被改变，由于程序干扰而失效的单元数目可被减低。
如上所述，根据本发明，在存储单元的擦除确认操作中，擦除确认操作通过施加正电压作为源极电压而被执行。因此，有可能考虑到由于不同因素而改变的擦除单元的临界电压的变化宽度，而稳定地确认擦除单元的负临界电压。由此，甚至当擦除单元的临界电压由于后续的程序操作中的干扰而变化，失效的单元数目可被减少。因此，本发明的优点在于：可改善NAND型闪存器件的存储单元的特性。
虽然参考实施例作了先前描述，但是可了解到：本领域普通技术人员可对本发明进行改变与修改，而不背离本发明与所附权利要求的精神与范围。

Claims (12)

1.一种擦除确认方法，包括：
提供一种NAND型闪存器件，其包括：多个存储单元，所述多个存储单元彼此串连且通过字线被选择；第一晶体管，用以连接于位线与多个存储单元的第一存储单元之间；第二晶体管，其连接于源极端和多个存储单元的最后存储单元之间；和第三晶体管，其连接于源极端和电源端之间；和
在施加擦除确认信号至第三晶体管的栅极期间，施加0V至该字线且施加正电压至位线与该电源端。
2.如权利要求1所述的擦除确认方法，其中施加至该电源的正电压比施加至位线的正电压低。
3.如权利要求1所述的擦除确认方法，其中施加至位线的正电压是0.5V至1.5V或1.5V至3.0V。
4.如权利要求1所述的擦除确认方法，其中正电压被分别施加至第一晶体管与第二晶体管的栅极端。
5.一种NAND型闪存器件，包括：
多个存储单元，所述多个存储单元彼此串连且通过字线被选择；
第一晶体管，其连接至多个存储单元的第一存储单元，用以连接位线与第一存储单元；
第二晶体管，其连接至多个存储单元的最后存储单元的源极端；
第三晶体管，用以在存储单元的擦除确认操作中，根据擦除确认信号，将正电压传送至第二晶体管的源极端；和
第四晶体管，用以在存储单元的读取操作中，根据读取信号，传送接地电压至第二晶体管的源极端。
6.如权利要求5所述的NAND型闪存器件，其中，正电压低于施加至位线的位线电压。
7.如权利要求6所述的NAND型闪存器件，其中，位线电压是0.5V至1.5V或1.5V至3.0V。
8.如权利要求5所述的NAND型闪存器件，其中，第三晶体管为PMOS晶体管。
9.如权利要求5所述的NAND型闪存器件，其中，第四晶体管为NMOS晶体管。
10.一种NAND型闪存器件，包括：
多个存储单元，所述多个存储单元彼此串连且通过字线被选择；
第一晶体管，其连接至多个存储单元的第一存储单元，用以连接位线与第一存储单元；
第二晶体管，连接至多个存储单元的最后存储单元的源极端；
第三晶体管，用以在存储单元的擦除确认操作中，根据擦除确认信号将正电压传送至第二晶体管的源极端；
电阻器，其连接于第二晶体管与第三晶体管之间；和
第四晶体管，用以在存储单元的读取操作中，根据读取信号，传送接地电压至第二晶体管的源极端。
11.如权利要求10所述的NAND型闪存器件，其中第三晶体管为NMOS晶体管。
12.如权利要求10所述的NAND型闪存器件，其中第四晶体管为NMOS晶体管。
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