CN104934059B - 非易失性存储器写入装置以及方法 - Google Patents

Abstract

一种非易失性存储器写入装置以及方法，该装置包括快闪式存储器、选取模块、升压模块以及写入模块。快闪式存储器包括选取阵列，选取阵列包括基体、位线以及字线。选取模块选取位线的写入位线以及字线的写入字线，其中写入位线的邻近位线为浮接。升压模块产生列高电压、行高电压以及负电压。当升压模块于升压过程中，写入模块将负电压施加至位线，当升压模块完成产生列高电压以及行高电压时，写入模块将行高电压施加于写入字线，选取模块将列高电压施加于写入位线。本发明提出的一种非易失性存储器写入装置以及方法，可有效降低因邻近写入位线的本地位线因耦合效应所造成的写入干扰。

Description

非易失性存储器写入装置以及方法

技术领域

本发明有关于一种非易失性存储器写入装置以及方法，特别是有关于具有分离位线的存储器阵列的一种减轻写入干扰的快闪式存储器写入装置以及方法。

背景技术

快闪式存储器为非易失性存储器中一种特殊的型式，其逻辑数据存储于存储器单元中。通常快闪式存储器将存储器单元以行列放置，其中每一列代表数据的位线(Bitline)。快闪式存储器利用施加电压至存储器单元以设定临限电压，而临限电压的位准代表存储器单元中所存储的数据。快闪存储器的操作通常分为抹除(Erase)以及写入(Program)。抹除是以区块(Sector or block)为单位，对存储器单元的基体施加高电压且对栅极施加负压，以减少浮动栅极存储的电子并降低存储器单元的临界电压，一般以数据“1”代表之；写入则针对位元组或字元组进行，对所选定的存储器单元经由字线（Wordline）施加栅极写入电压且对选定的位线施加源极电压以将电子送入浮动栅极，而提高存储器单元的临界电压。

在对快闪存储器进行写入操作时，未被选取的存储器单元会受到选取的存储器单元的写入干扰。对于写入干扰的情况，一般可分为未被选取的存储器单元的栅极因写入字线的高压而造成轻微写入，或是未被选取的存储器单元因位线上的源极电压而成轻微写入等状况。特别对于具有分离位线架构的快闪存储器而言，由于未被选取的存储器单元的源极会受到耦合效应而产生感应电荷累积，所受的写入干扰尤甚。

发明内容

有鉴于此，本发明提出一种非易失性存储器写入装置以及方法，可有效降低非易失性存储器的写入干扰。

本发明的非易失性存储器写入装置，包括：一快闪式存储器，包括一选取阵列，上述选取阵列包括一基体、多个位线以及多个字线；一升压模块，产生一列高电压、一行电压以及一负电压；一选取模块，耦接至上述字线及上述升压模块，上述选取模块自上述升压模块接收上述行高电压及上述负电压，且上述选取模块根据一地址信号选取上述位线的其中之一为写入位线以及选取上述字线的其中之一为写入字线，其中上述写入位线的邻近位线为浮接；一写入模块，耦接至上述位线及上述升压模块，上述写入模块自上述升压模块接收上述列高电压及上述负电压；其中，当上述升压模块于升压过程中，上述写入模块将上述负电压施加至上述位线，当上述升压模块完成产生上述列高电压以及上述行高电压时，上述选取模块将上述行高电压施加于上述写入字线，上述写入模块将上述列高电压施加于上述写入位线，用以将数据写入上述写入字线以及上述写入位线所对应的存储器单元。

根据本发明的一实施例，其中在上述选取模块切换至下一字线地址之前，同样对上述位线施加上述负电压。

根据本发明的一实施例，其中当上述负电压至上述基体的一跨压大于上述基体的接面电压时，则上述写入模块将上述基体浮接。

根据本发明的一实施例，其中上述写入模块施加上述列高电压于上述写入位线之前，上述写入模块施加上述负电压于上述位线。

本发明的非易失性存储器的写入方法，适用于一快闪式存储器，其中上述快闪式存储器具有一选取阵列，上述选取阵列包括一基体、多个位线以及多个字线，包括：提供一列高电压、一行高电压以及一负电压，其中将上述负电压施加于上述位线；选取上述字线的其中之一为写入字线以及上述位线的其中之一为写入位线，并将上述行高电压施加于上述写入字线；施加上述列高电压于上述写入位线以写入数据至上述写入字线以及上述写入位线所对应的一存储器单元；以及停止产生上述列高电压、上述行高电压以及上述负电压。

根据本发明的一实施例，其中上述写入位线的邻近位线为浮接。

根据本发明的一实施例，其中在切换至下一字线地址之前，同样对上述位线施加上述负电压。

根据本发明的一实施例，其中当上述负电压至上述基体的一跨压大于上述基体的接面电压时，则将上述基体浮接。

根据本发明的一实施例，其中在施加上述列高电压于上述写入位线之前，施加上述负电压于上述位线。

基于上述，本发明提出一种非易失性存储器写入装置及写入方法，在非易失性存储器的写入操作时，在对写入位线提供列高电压前，先行对所有本地位线提供负电压，可有效降低因邻近写入位线的本地位线因耦合效应所造成的写入干扰。

附图说明

图1是显示根据本发明的一实施例所述的非易失性存储器写入装置的方块图；

图2是显示根据本发明的一实施例所述的非易失性存储器写入装置的操作波形图；

图3是显示根据本发明的另一实施例所述的非易失性存储器写入装置的操作波形图；

图4是显示根据本发明的一实施例所述的非易失性存储器写入方法的流程图；

图5是显示根据本发明的一实施例所述的写入模块的电路图。

符号说明：

100～非易失性存储器写入装置

101～快闪式存储器

102～选取模块

103～写入模块

104～升压模块

110～选取阵列

111～本地位线

111A～全局位线

112～字线

113～传输门

114～行解码器

115～列解码器

201、301～升压阶段

202、204、302、304、306～写入阶段

203、205、303、305～切换地址

501～反相器

502～与非门

503～高压位准移位电路

504～P型晶体管

505、507～N型晶体管

506～负压位准移位电路

Address～选取地址

Data～写入数据

L0～第一逻辑信号

L1～第二逻辑信号

S41～S48～步骤

SD～写入数据信号

SN～负压使能信号

SR～写入使能信号

VD～列高电压

VG～行高电压

VN～负电压

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特例举一较佳实施例，并配合所附图式，来作详细说明。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。

图1是显示根据本发明的一实施例所述的非易失性存储器写入装置的方块图。如图1所示，非易失性存储器写入装置100包括快闪式存储器101、选取模块102、写入模块103以及升压模块104。快闪式存储器101包括许多存储器阵列的其中之一的选取阵列110、全局位线111A、传输门113、行解码器114以及列解码器115，选取阵列110包括许多本地位线111以及许多字线112。选取模块102根据选取地址Address，经由列解码器115选择全局位线111A，并经由传输门113而选取选取阵列110上许多本地位线111的其中之一作为写入位线，选取模块102通过行解码器114而选取许多字线112的其中之一作为写入字线。

升压模块104用以产生行高电压V_G、列高电压V_D以及负电压V_N，并将列高电压V_D以及负电压V_N提供至写入模块103，将行高电压V_G以及负电压V_N提供至选取模块102。写入模块103根据写入数据Data输出写入数据信号S_D。当升压模块104于升压过程中，写入模块103经由列解码器115、全局位线111A以及传输门113，将负电压V_N施加至所有本地位线111，当升压模块104完成产生列高电压V_D以及行高电压V_G时，写入模块103将列高电压V_D施加于选取模块102所选择的写入位线，而选取模块102施加行高电压V_G于写入字线，用以将数据写入至写入字线以及写入位线所对应的存储器单元。根据本发明的一实施例，当选取模块102切换至下一写入字线之前，写入模块103同样对所有本地位线111施加负电压V_N。

由于列解码器115经由全局位线111A而耦接至传输门113，其中传输门113中只有一个开关会耦接至对应的写入位线，使得写入位线的邻近本地位线皆处于浮接(Floating)的状态，当写入模块103施加列高电压V_D至写入位线时，因为本地位线间的电容耦合效应，造成浮接的本地位线存储感应电荷而产生漏极电压。此外，浮接的本地位线上的感应电荷会累积，累积的感应电荷将对未选取的字线造成错误的写入动作。

根据本发明的一实施例，当负电压V_N至选取阵列110的基体(图1中未显示)的跨压大于基体至位线的接面电压时，则写入模块103将基体浮接。根据本发明的一较佳实施例，负电压V_N为-1V，若是存储器单元的基体至位线的接面电压大于1V时，则写入模块103不需将基体浮接。

图2是显示根据本发明的一实施例所述的非易失性存储器写入装置的操作波形图。以下针对图2的说明将搭配图1，以利详细说明。如图2所示，升压阶段201时，升压模块104首先将行高电压V_G、行高电压V_G以及负电压V_N充电，并且在充电的同时选取模块102先选取所有本地位线111，并由写入模块103将负电压V_N经由全局位线111A以及传输门113，提供至所有本地位线111。当进入写入阶段202时，选取模块102以及写入模块103根据选取模块102的选择而将行高电压V_G以及列高电压V_D分别施加至第一字线以及第一位线。然而，由于先前第二位线已充电至负电压V_N，因此当邻近的第一位线上发生电压变化时，第二位线所受到的电荷耦合效应所产生的写入干扰将大幅减低。

切换地址阶段203时，写入模块103停止将列高电压V_D施加至第一位线，且于写入阶段204时，写入模块103根据选取模块102而将列高电压V_D施加至第二位线。由于第一位线于切换地址阶段203时电压渐渐放电至0V，当写入模块103将列高电压V_D施加至第二位线时，第一位线才会受到电荷耦合效应的干扰。

当进入切换地址阶段205时，写入模块103重新将负电压经由全局位线111A以及传输门113提供至所有本地位线111，此时第一位线以及第二位线充电至负电压V_N，原先第一位线以及第二位线上因电荷耦合效应所造成的电荷累积将一并清除。

图3是显示根据本发明的另一实施例所述的非易失性存储器写入装置的操作波形图。图3大致上与图2相同，差别在于图3中写入模块103不会施加负电压V_N至位线，并仅针对于同一字线上相邻浮接位线所受的耦合效应所造成的写入干扰作叙述。

如图3所示，于写入阶段302时，写入模块103将列高电压V_D施加至第一位线，此时，浮接的第二位线以及第三位线因位线间电容耦合效应而存储电荷，因而源极电压对同一字线同样施加行高电压V_G的相邻存储单元造成写入干扰。当写入阶段304时，写入模块103将列高电压V_D施加至第二位线，同时也对浮接的第一位线以及第三位线增加更多耦合电荷，产生更高的源极耦合电压。由于在写入阶段302时，第三位线已受到电容耦合而存储电荷，在写入阶段304时又再次受到电容耦合影响，使得第三位线上的电压接近列高电压V_D，使得第三位线在写入阶段304时呈现被轻微写入的状态。此外，由于浮接的位线上因耦合电容所感应存储的电荷并未清除，当进入写入阶段306时，写入模块103将列高电压V_D施加至第三位线，相邻且浮接的第一位线以及第二位线持续累积感应电荷，并持续地在随后的写入过程中受到写入干扰。

因此，本发明所提出的将位线充电至负电压的方法，有助于解决因架构上无法将本地位线接地所衍生的干扰问题，并且累积于本地位线上的电荷将于切换字线的地址时，经由再次将位线充电至负电压而清除与归零。

图4是显示根据本发明的一实施例所述的非易失性存储器写入方法的流程图。如图4所示，以下针对图4的说明将搭配图1，以利详细说明。一开始，在升压期间，升压模块104提供行高电压V_G、列高电压V_D以及负电压V_N，并将负电压V_N施加于本地位线111(步骤S41)。在写入期间，选取模块102根据输入地址Address选取写入字线以及写入位线，并将行高电压V_G施加于写入字线(步骤S42)；并且，写入模块103根据写入数据Data将列高电压V_D施加于相对于数据“0”的写入位线以写入数据至写入字线以及写入位线所对应的存储器单元(步骤S43)，并确认是否所有数据皆写入完成(步骤S44)。

若步骤S44的结果为否，则确认是否变更行地址(步骤S45)；当步骤S45的结果为是时，则选取模块102切换至下一写入字线并将负电压施加于所有本地位线111(步骤S46)。随后，选取模块102切换至下一写入位线(步骤S47)并且重复步骤S43～S47，直到完成所有数据写入动作。当完成数据写入动作时，步骤S44的判断结果为是，则停止产生行高电压V_G、列高电压V_D以及负电压V_N(步骤S48)。

图5是显示根据本发明的一实施例所述的写入模块的电路图。写入模块103包括反相器501、与非门502、高压位准移位电路503、P型晶体管504、N型晶体管505、负压位准移位电路506以及N型晶体管507。当操作于写入动作时写入使能信号S_R为高逻辑位准，若此时写入数据Data为数据“0”时，与非门502输出的第一逻辑信号L0则为低逻辑位准，进而导通P型晶体管504且将N型晶体管505断路，则P型晶体管504将写入数据信号S_D拉升至列高电压V_D并经过列解码器115以及传输门113而提供至所选择的写入位线。

由于P型晶体管504的源极耦接至列高电压V_D而较反相器501以及与非门502的高逻辑位准为高，当第一逻辑信号L0为高逻辑位准时，高压位准移位电路503将第一逻辑信号L0的高逻辑位准转换成列高电压V_D以便将P型晶体管504完全断路。当写入数据Data为数据“1”时，与非门502输出的第一逻辑信号L0则为高逻辑位准，进而导通N型晶体管505且将P型晶体管504断路，并通过N型半导体505将写入数据信号S_D拉至低逻辑位准。

在进行写入动作之前，负压使能信号S_N为高逻辑位准而导通N型半导体507，N型晶体管507将写入数据信号S_D下拉至负电压V_N并经过列解码器115而提供至所有本地位线111。当进行写入动作时，负压使能信号S_N会回到低逻辑位准，并且经由负压位准移位电路506将负压使能信号S_N转换成为低逻辑位准为负电压V_N的第二逻辑信号L1而将N型晶体管507断路。

以上叙述许多实施例的特征，使所属技术领域中具有通常知识者能够清楚理解本说明书的形态。所属技术领域中具有通常知识者能够理解其可利用本发明揭示内容为基础以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中具有通常知识者亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims (9)

1.一种非易失性存储器写入装置，其特征在于，所述装置包括：

一快闪式存储器，包括一选取阵列，所述选取阵列包括一基体、多个位线以及多个字线；

一升压模块，产生一列高电压、一行高电压以及一负电压；

一选取模块，耦接至所有所述字线及所述升压模块，所述选取模块自所述升压模块接收所述行高电压及所述负电压，且所述选取模块根据一地址信号选取所有所述位线的其中之一为写入位线以及选取所有所述字线的其中之一为写入字线，其中所述写入位线的邻近位线为浮接；

一写入模块，耦接至所有所述位线及所述升压模块，所述写入模块自所述升压模块接收所述列高电压及所述负电压；其中

当所述升压模块于升压过程中，所述写入模块将所述负电压施加至所有所述位线，当所述升压模块完成产生所述列高电压以及所述行高电压时，所述选取模块将所述行高电压施加于所述写入字线，所述写入模块将所述列高电压施加于所述写入位线，用以将数据写入所述写入字线以及所述写入位线所对应的存储器单元。

2.如权利要求1所述的非易失性存储器写入装置，其特征在于，在所述选取模块切换至下一写入字线之前，所述写入模块对所有所述位线施加所述负电压。

3.如权利要求1所述的非易失性存储器写入装置，其特征在于，当所述负电压至所述基体至位线的一跨压大于所述基体的接面电压时，所述写入模块将所述基体浮接。

4.如权利要求1所述的非易失性存储器写入装置，其特征在于，所述写入模块施加所述列高电压于所述写入位线之前，所述写入模块施加所述负电压于所有所述位线。

5.一种非易失性存储器写入方法，适用于一快闪式存储器，其特征在于，所述快闪式存储器具有一选取阵列，所述选取阵列包括一基体、多个位线以及多个字线，所述方法包括：

利用一升压模块，产生一列高电压、一行高电压以及一负电压；

当所述升压模块于升压过程中，将所述负电压施加于所有所述位线；

选取所有所述字线的其中之一为写入字线以及所有所述位线的其中之一为写入位线，并将所述行高电压施加于所述写入字线；

施加所述列高电压于所述写入位线以写入数据至所述写入字线以及所述写入位线所对应的一存储器单元；以及

停止产生所述列高电压、所述行高电压以及所述负电压。

6.如权利要求5所述的非易失性存储器写入方法，其特征在于，所述写入位线的邻近位线为浮接。

7.如权利要求5所述的非易失性存储器写入方法，其特征在于，在切换至下一写入字线之前，对所有所述位线施加所述负电压。

8.如权利要求5所述的非易失性存储器写入方法，其特征在于，当所述负电压至所述基体至位线的一跨压大于所述基体的接面电压时，将所述基体浮接。

9.如权利要求5所述的非易失性存储器写入方法，其特征在于，在施加所述列高电压于所述写入位线之前，施加所述负电压于所有所述位线。