CN103489486B - 存储器装置以及冗余方法 - Google Patents

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Abstract

一种存储器装置，包括：至少一存储器；一控制器，控制所述至少一存储器；以及连接单元，连接至所述至少一存储器与所述控制器。所述至少一存储器包括：一存储器区域，包括多个存储元件；一冗余存储器区域，包括多个存储元件；以及冗余信息存储部，存储用于所述存储器区域的存储元件的冗余信息。所述控制器包括：控制部，根据所述冗余信息存储部所存储的所述冗余信息，控制从所述至少一存储器读出的数据以及写入至所述至少一存储器的数据。本发明提供的存储器装置中存储器的周边电路的组成较为简洁，因此周边电路所占有的面积可以减少，可以缩小高集成的存储器晶片的大小。

Description

存储器装置以及冗余方法
技术领域
本发明是有关于半导体存储装置，且特别有关于NAND型快闪存储器的冗余(redundancy)。
背景技术
NAND型快闪存储器的组成包括由多个区块所形成的存储器阵列，而每个区块具有沿着列方向配置的多个NAND串列。NAND串列具有串联连接的多个存储单元以及连接至其两端的选择电晶体，在其中一端，NAND串列透过选择电晶体连接至位元线，而在另外一端，NAND串列透过选择电晶体连接至源极线。数据的读出和写入(程式化，program)是透过连接至NAND串列的位元线进行。
对于快闪存储器、动态随机存取存储器等半导体存储器而言，其集成程度随年增加，而制作没有不良或缺陷的存储元件的难度也随之提升。因此，为了补偿制造过程中所产生的存储元件的明显物理缺陷，在存储器晶片中会使用冗余架构(redundancy scheme)。举例而言，有些冗余架构包括：转换电路，将具有物理缺陷的存储元件的位址转换为冗余存储器区域的存储元件的位址；以及冗余存储器区域，用以补偿具有缺陷的存储元件。具有缺陷的存储元件以及冗余存储器区域的存储元件的位址信息会在测试存储器晶片时或是准备出货时储存于熔丝唯读存储器(fuse ROM)或暂存器等的储存元件中。然后，当输入具有缺陷的存储元件的位址时会检测出此位址，并禁止存取具有缺陷的存储元件，转而存取冗余存储器区域的存储元件。因此，从外部看来相当于没有具有缺陷的存储元件(例如专利文献1和2)。综上所述，通过使用冗余架构，即使有少数的存储元件发生缺陷，还是可以作为良品使用，因此可以提升良率并减少存储器的成本。
与先前技术相关的文件：
[专利文献1]日本专利申请案公开第2000-311496号
[专利文献2]日本专利申请案公开第2002-288993号
如上所述，在快闪存储器等的半导体存储器上搭载用来补偿具有缺陷的存储元件的冗余功能。图10所示为在快闪存储器的页面读出动作中以冗余位元RB替换缺陷位元FB的例子的示意图。快闪存储器400的页面缓冲器410中存放着从存储器阵列读出的一页面大小之数据。在此一页面中包含从主存储器区域MM以及冗余存储器区域MR读出的数据。栏控制电路420包括存放页面缓冲器平行传送的数据的数据暂存器，举例而言，一边增加计数器的位址值一边将数据暂存器所存放的数据依序串列连续读出，并将所读出的数据传送至输入/输出缓冲器430。在主存储器区域MM的栏位址AddF处具有缺陷位元FB的情况下，若计数器的位址值与缺陷位元(即栏位址AddF)一致，则栏控制电路通过位址指标将位址值变更为冗余存储器区域MR的冗余位元RB，将缺陷位元FB置换成冗余位元RB。
缺陷位元FB是产品出货时即存在的包括电气短路或断路等的物理缺陷。缺陷位元的栏位址和替换此缺陷位元的冗余位元的栏位址等的冗余信息是储存于唯读存储器或其他非挥发性媒体中。然后，如上所示，当读出页面，与缺陷位元的位址一致时，禁止对缺陷位元的存取，而在冗余位元的位址处进行指标移动控制。除此之外，在写入数据时也是类似的作法，也就是将对缺陷位元FB的存取切换为对冗余位元RB的存取。
尽管如此，为了将缺陷位元FB替换成冗余位元RB而进行的位址指标移动控制需要一定的时间，因此对于高速读出或写入数据而言并不是一件好事。此外，快闪存储器等非挥发性存储器晶片的大小是基于基本核心(存储单元阵列)的样式发展，围绕基本核心的周边电路(解码器或控制电路)所占有的面积较基本核心大，而存储器晶片上进行的冗余功能和周边电路所占有的面积也是增大周边电路面积的一个因素，成为影响存储器晶片小型化的障碍。
发明内容
有鉴于此，本发明的目的在于提供一种具备可在高速读出或写入数据时进行的冗余功能的存储器装置。
除此之外，本发明的目的还在于提供一种缩减存储器晶片的周边电路的面积的同时也增加存储单元阵列的存储容量的存储器装置。
本发明的存储器装置包括：至少一存储器；一控制器，控制所述至少一存储器；以及连接单元，连接至所述至少一存储器与所述控制器；其中所述至少一存储器包括：一存储器区域，包括多个存储元件；一冗余存储器区域，包括多个存储元件；以及冗余信息存储部，存储用于所述存储器区域的存储元件的冗余信息；其中所述控制器包括：控制部，根据所述冗余信息存储部所存储的所述冗余信息，控制从所述至少一存储器读出的数据以及写入至所述至少一存储器的数据。
所述控制部更包括：请求部，对所述至少一存储器请求传送所述冗余信息；冗余信息存放部，存放所传送来的所述冗余信息；以及栏控制部，根据所存放的所述冗余信息，对从所述至少一存储器读出的数据以及写入至所述至少一存储器的数据进行栏控制。所述冗余信息包括所述存储器区域中具有物理缺陷的存储元件的栏位址信息。所述至少一存储器更包括；输出部，连续输出从所述存储器区域以及所述冗余存储器区域读出的数据；其中所述控制器的所述控制部根据所述冗余信息，将从所述存储器区域中具有缺陷的存储元件读出的数据替换成从所述冗余存储器区域的存储元件读出的数据。所述输出部还包括：数据存放部，存放透过所述存储器区域以及所述冗余存储器区域的各位元线所读出的数据；其中所述输出部连续串列地输出所述数据存放部所存放的数据。所述至少一存储器更包括；输入部，接收写入至所述存储器区域以及所述冗余存储器区域的数据；其中所述控制器的所述控制部根据所述冗余信息，将写入至所述存储器区域中的具有缺陷的存储元件的数据替换成写入至所述冗余存储器区域的存储元件的数据。所述输入部还包括；数据存放部，存放透过所述存储器区域以及所述冗余存储器区域的各位元线所写入的数据；其中所述输入部被连续串列地输入从所述控制器来的写入数据，并将所输入的写入数据传送至所述数据存放部。
在输入电力至所述控制器时，所述请求部发出对所述至少一存储器请求传送所述冗余信息的命令。所述冗余信息存放部最好为非挥发性存储器。所述至少一存储器为由硅基板上的多个NAND串列所形成的快闪存储器晶片，所述控制器为形成于与所述快闪存储器晶片不同的硅基板上的控制器晶片，且所述快闪存储器晶片和所述控制器晶片为被模块化。在所述快闪存储器晶片和所述控制器晶片是配置于一个封装内。
除此之外，本发明还提供一种快闪存储器的存储器区域中的具有缺陷的存储器元件的冗余方法，包括：在输入电力至控制器时，传送快闪存储器所存储的与所述具有缺陷的存储器元件有关的冗余信息至所述控制器；在对所述快闪存储器进行数据读出以及数据写入时，由所述控制器根据所述冗余信息控制所读出的数据以及待写入的数据。
所述控制器根据所述冗余信息将具有缺陷的存储器元件的数据替换成冗余用的存储元件的数据。在所述快闪存储器中页面所读出的页面数据包括存储器区域的存储元件的数据以及冗余存储器区域的存储元件的数据，所述页面数据是从数据暂存器连续读出并提供至所述控制器。在对所述快闪存储器的写入动作中，所述控制器根据所述冗余信息形成页面数据，并将所形成的页面数据传送至所述快闪存储器，其中所述快闪存储器将所述页面数据连续地输入数据暂存器，并透过各位元线将所输入的页面数据提供至存储器区域的存储元件以及冗余存储器区域的存储元件。
根据本发明，存储器所存储的冗余信息系被传送至控制器，而通过在控制器侧根据冗余信息所进行的数据控制，存储器的数据读出与数据写入相较于先前技术更可以高速进行。另外，由于补偿具有缺陷的存储单元等的冗余功能的栏控制是在控制器侧进行，因此存储器的周边电路的组成会较为简洁，因此周边电路所占有的面积也可以减少。藉此，可以缩小高集成的存储器晶片的大小。
附图说明
图1A与图1B所示为根据本发明实施例的存储器装置的组成示意图；
图2A与图2B所示为图1的存储器装置的布局范例的示意图；
图3所示为根据本发明实施例的快闪存储器的组成示意图；
图4所示为说明存储器区块与页面缓冲器之间的关系的示意图；
图5所示为NAND串列单元的组成示意图；
图5A所示为冗余信息存储部中冗余信息的储存范例的示意图；
图6所示为控制器的示意图；
图7所示为控制器的冗余控制程式的功能示意图；
图8所示为实施例的存储器装置的取得冗余信息动作的流程图；
图9所示为实施例的存储器装置的页面读出动作的流程图；
图9A所示为实施例的页面读出动作的示意图；
图9B所示为实施例的页面写入动作的示意图；
图10所示为习知快闪存储器的冗余功能的示意图。
附图标号：
10～主装置；
20～存储器装置；
30～控制器；
40、40-1、40-2、40-K、400～快闪存储器；
30A、40A～裸晶片；
50～基板；
100～存储器阵列；
110、430～输入/输出缓冲器；
120～位址暂存器；
130～控制部；
140～冗余信息存储部；
150～字元线选择电路；
160～页面缓冲器/感测电路；
170、340～数据暂存器；
180～列选择电路；
190～内部电压产生电路；
200～主装置介面；
210～存储器介面；
220～中央处理单元；
230～唯读存储器；
240～随机存取存储器；
300～冗余控制程式；
310～冗余信息请求部；
320～冗余信息存放部；
330～栏控制部；
332～位址比较部；
334～数据转换部；
336、410～页面缓冲器；
420～栏控制电路；
Ax～行位址信息；
Ay～列位址信息；
BLK(0)、BLK(1)、BLK(m-1)～存储器区块；
BSEL～区块选择线；
FB～缺陷位元；
FBW、RBW～数据；
GBL0、GBL1、GBLn-2、GBLn-1～总体位元线；
MC0、MC1、MC2、MC31～存储单元；
MM～存储器区域；
MR～冗余存储器区域；
NU～单元单位；
RB～冗余位元；
SEL-D～漏极选择电晶体；
SEL-S～源极选择电晶体；
SGD～漏极选择线；
SGS～源极选择线；
SL～源极线；
SLK～串列时脉讯号；
Vers～抹除电压；
Vpgm～写入电压；
Vread～读出脉冲电压；
Vpass～传输电压；
WL0、WL1、WL2、WL31～字元线；
S100、S102、…、S108、S200、S202、…、S210～步骤。
具体实施方式
以下参照图示详细说明本发明的实施例。本发明可适用于具有各种形式的存储构造的非挥发性存储器。在此，以NAND型快闪存储器的例子作为较佳实施例。此外，须注意的是，为图示简洁与方便了解起见，图示中各部件可能会被放大而与实际装置的比例不同。
图1所示为根据本发明实施例的存储器装置的组成示意图。存储器装置20连接至主装置10，存储器装置20回应主装置10的要求。存储器装置20包括控制器30与快闪存储器40。控制器30回应主装置10所传达的命令并控制存储器40的动作。举例而言，当控制器30从主装置10接收到写入命令及写入数据时，控制器30会将写入命令、位址数据以及写入数据传送至快闪存储器40，然后快闪存储器40会根据这些信息进行数据写入。除此之外，当控制器30从主装置10接收到读出命令时，控制器30会将读出命令以及位址数据传送至快闪存储器40，然后快闪存储器40根据这些信息读出数据，并将所读出的数据传送至控制器30，接着控制器30再将读出的数据传送至主装置10。藉此，控制器30可以达成作为主装置10与快闪存储器40之间的介面的效果。
如图1A所示，存储器装置20可以为具有单一快闪存储器40的存储器装置，也可以如图1B所示为具有多个快闪存储器40-1、40-2、…、40-K的存储器装置。在第1B图所示的组成的情况下，在一较佳实施例中，各快闪存储器皆为相同的快闪存储器，控制器30可从多个快闪存储器中选择任意一快闪存储器，并对所选择的快闪存储器进行数据读写。或者，控制器30可同时选择复数个快闪存储器，并对所选择的复数个快闪存储器平行且同时地进行数据读写。除此之外，在快闪存储器40中，其存储元件可以是存储一位元的SLC类型的NAND，也可以是存储多位元的MLC类型的NAND。
图2所示为存储器装置20的物理布局范例的示意图。如图2A所示，构成控制器30的裸晶片(bare chip)30A以及构成快闪存储器40的裸晶片40A配置在印刷电路基板或可挠式电路基板50上，裸晶片30A与裸晶片40A藉由基板50上的导电配线电气连结。另外，如图2B所示，多个分别构成快闪存储器40-1、40-2、…、40-K的裸晶片40A可堆迭在一起。此种组成仅为一范例，在存储器装置20的物理组成中，各晶片也可以是以任何形式模组化的部件。除此之外，构成主装置10的晶片也可配置在同一电路基板上。
接着，图3所示为快闪存储器的典型内部组成的示意图。须注意的是，图3所示的快闪存储器仅为例示，本发明并限定于此种组成。此外，在以下的说明中，为简明起见，具有物理缺陷的存储单元(存储元件)称为“缺陷单元”，缺陷单元的列(栏)位址称为“缺陷位址”，冗余存储器区域的存储单元(存储元件)称为冗余单元，冗余单元的列(栏)位址称为“冗余位址”。
本实施例的快闪存储器40包括存储器阵列100、输入/输出缓冲器110、位址暂存器120、控制部130、冗余信息存储部140、字元线选择电路150、页面缓冲器/感测电路160、数据暂存器170、列选择电路180以及内部电压产生电路190。存储器阵列100由多个存储单元以行列状排列而成。输入/输出缓冲器110连接至外部输入/输出端子并存放输入/输出数据。位址暂存器120从输入/输出缓冲器110接收位址数据。控制部130接收从输入/输出缓冲器110来的命令或外部控制讯号并控制各部件。冗余信息存储部140存储与存储器阵列100所包含的存储单元有关的冗余信息。字元线选择电路150从位址暂存器120接收行位址信息Ax，解码行位址信息Ax，并根据解码结果进行区块的选择以及字元线的选择等。页面缓冲器/感测电路160存放从字元线选择电路150所选择的页面读出的数据，或者存放待写入所选择的页面的写入数据。数据暂存器170连接至页面缓冲器/感测电路160并存放透过输入/输出缓冲器110输入/输出的数据。列选择电路180从位址暂存器120接收列位址信息Ay，解码列位址信息Ay，并根据解码结果选择数据暂存器170内的数据。内部电压产生电路190产生读出、写入和抹除数据等所必要的各种电压(写入电压Vpgm、传输电压Vpass、读出脉冲电压Vread、抹除电压Vers等)。
存储器阵列100具有沿列方向配置的m个存储器区块(memoryblock)BLK(0)、BLK(1)、…、BLK(m-1)。图4所示为一个存储器区块内的单元阵列的示意图。对快闪存储器而言，存储器区块为抹除数据的基本单位，存储器区块包含多个页面(page)，页面为读出数据或写入数据的基本单位。一个页面系由配置于NAND串列的同一行的多个存储单元所构成。此外，在一个存储器区块中会依照功能划分为进行一般数据读写的存储器区域MM和冗余存储器区域MR。在此，一个页面是由从存储器区域MM和冗余存储器区域MR的存储单元读出的数据或写入数据所构成。尽管如此，基于页面单位的读出和写入也可以是不限定于一个页面而是多个页面同样地读出和写入。
页面缓冲器/感测电路160是连接至每个区块的所有位元线，其通过感测电路感测从所选择的区块中的所选择的页面读出的数据，并将数据存放于页面缓冲器160中。页面缓冲器160透过未显示于图中的传输栅连接至数据暂存器170，而页面缓冲器160所存放的数据是透过传输栅传送至数据暂存器170。当从页面缓冲器160至数据暂存器170的数据传送结束时，页面缓冲器160中会存放下次读出的页面数据。在这期间，数据暂存器170所存放的数据依顺序连续地输出至输入/输出缓冲器110。
在写入(程式化)动作中，从输入/输出缓冲器110输出的数据会依顺序连续地输入至数据暂存器170并存放于数据暂存器170。当页面缓冲器160所存放的写入数据被写入至所选择的页面时，数据暂存器170所存放的数据是透过传输栅传送至页面缓冲器。在一较佳实施例中，数据暂存器170的串列数据输入/输出由串列时脉讯号(serial clock signal)SLK同步进行。
图5所示为一个存储器区块内的NAND串列的示意图。一个存储器区块包括多个NAND串列，而NAND串列(以下称为单元单位(cell unit)NU)是由多个存储单元(存储元件)串联连接而成。各单元单位NU是沿着行方向配置。沿行方向配置的多个单元单位NU是形成于例如P型井的一个井内，并构成一个存储器区块。如图所示，一个存储器区块包括n位元(个)的单元单位NU，其中，一预定数量的位元被用来作为一般数据读写用的存储器区域MM，剩下的位元则被划分为冗余存储器区域MR。
一个单元单位NU包括串联连接的N个存储单元MCi(i=0,1,...N-1)以及串联连接于N个存储单元两端的源极选择电晶体SEL-S和漏极选择电晶体SEL-D。在此例子中，单元单位NU包括32个存储单元。
各存储单元MCi之栅极是连接至对应的字元线WL0～WL31。所有源极选择电晶体SEL-S通过源极选择线SGS共同连结，所有漏极选择电晶体SEL-D通过漏极选择线SGD共同连结。源极选择电晶体SEL-S的漏极连接至存储单元MC0的源极，源极选择电晶体SEL-S的源极连接至共同源极线SL，源极选择电晶体SEL-S的栅极连接至源极选择线SGS。漏极选择电晶体SEL-D的源极连接至存储单元MC31的漏极，漏极选择电晶体SEL-D的漏极连接至对应的总体位元线(global bit line)GBL，漏极选择电晶体SEL-D的栅极连接至漏极选择线SGD。字元线WL0～WL31、源极选择线SGS以及漏极选择线SGD透过区块选择电晶体连接至字元线选择电路150，而区块选择电晶体的栅极共同连接至区块选择线BSEL。字元线选择电路150在选择区块的期间通过区块选择线BSEL导通区块选择电晶体。另外，字元线选择电路150根据行位址Ax以透过区块选择线BSEL选择区块，并以对应动作状态的预定电压驱动所选择的区块的源极选择线SGS以及漏极选择线SGD。
形成于区块内的存储单元MCi、源极选择电晶体SEL-S以及漏极选择电晶体SEL-D为形成于P型井内的NMOS电晶体。存储单元包括N型扩散区的源极/漏极、形成于源极/漏极之间的通道上的穿隧氧化物膜、形成于穿隧氧化物膜上的用以蓄积电荷的浮动栅(电荷蓄积层)以及在浮动栅上透过介电质膜形成的控制栅。一般而言，在浮动栅没有蓄积电荷时，当写入数据“1”时，阈值处于负值，存储单元为正常开启；在浮动栅有蓄积电荷时，当写入数据「0」时，阈值朝正值方向偏移，存储单元为正常关闭。
在一较佳实施例中，连接至单元单位NU的总体位元线GBL0、GBL1、…GBLn-1是透过位元线选择电路连接至页面缓冲器/感测电路160。在读出和写入时，位元线选择电路选择偶数位元线或奇数位元线，并将所选择的偶数位元线或奇数位元线连接至页面缓冲器/感测电路160。若一个感测电路160由一对偶数元线和奇数位元线共有且偶数元线和奇数位元线分别构成一页面，则页面缓冲器/感测电路160包括一页资料量的感测电路。在读出时，感测电路160感测偶数位元线或奇数位元线的电位，而在写入时，将写入数据存放至偶数位元线或奇数位元线。列选择电路180根据列位址信息Ay选择位元线，写入数据是写入至所选择的位元线，或者从所选择的位元线读出数据。
在存储单元阵列中会包括由于制作过程中的物理缺陷(短路、断路等)的缺陷单元。对于这种缺陷单元，可以通过冗余存储器区域的冗余单元补偿。缺陷单元可以提供出货前的测试而检测出，并在出货前将与缺陷单元以及补偿缺陷单元的冗余单元相关的冗余信息储存于冗余信息存储部140。冗余信息存储部140由例如熔丝唯读存储器等的非挥发性存储器所构成。举例而言，冗余信息存储部140存储缺陷单元的缺陷位址以及补偿缺陷单元的冗余单元的冗余位址。缺陷位址和冗余位址包括包含缺陷单元和冗余单元的区块的位址以及缺陷单元和冗余单元的列位址。若必要的话，也可包括缺陷单元和冗余单元的行位址。除此之外，冗余信息存储部140也可以一并储存与存储单元相关的错误修正信息等。图5A所示为冗余信息存储部140的冗余信息的一个例子。
图6所示为控制器30的组成示意图。控制器30包括可与图1所示的主装置10之间收送数据的主装置介面200、可与快闪存储器40之间收送数据的存储器介面、中央处理单元220、储存程序等的唯读存储器230以及存储从快闪存储器读出的数据和从主装置接收的写入数据等的随机存取存储器240。中央处理单元220执行唯读存储器230所储存的程式以控制各部件。
须注意的是，控制器30具备快闪存储器40的冗余功能的一部分。为此，唯读存储器230中储存如图7所示的冗余控制程式300。冗余控制程式300包括对快闪存储器40请求传送冗余信息的冗余信息请求部310、存放所接收的冗余信息的冗余信息存放部320以及根据冗余信息控制快闪存储器的读出数据或写入数据的栏控制部330。虽然冗余信息请求部310可以在任意时间进行冗余信息的请求，但在一较佳实施例中，冗余信息请求部310在控制器30的电力输入时才进行请求。
图8所示为说明冗余信息请求部310的动作的流程图。冗余信息请求部310确认电力是否输入至控制器30(步骤S 100)并确认冗余信息存放部320是否存放冗余信息(步骤S102)。若已经存放冗余信息，则结束流程。若并未存放冗余信息，冗余信息请求部310透过存储器介面210发出请求快闪存储器40传送冗余信息的命令(步骤S104)。快闪存储器40的控制部130解读此命令，并将冗余信息存储部140所储存的冗余信息传送至控制器30。冗余信息请求部310从快闪存储器40接收冗余信息(步骤S106)，并将冗余信息存放至冗余信息存放部320(步骤S108)。除此之外，在冗余信息存放部320为非挥发性存储器的情况下，从快闪存储器取得冗余信息的程序在输入电力时只须一次，在这样的情况下，每次输入电力不需要图8所示的流程。
接着说明在本实施例的存储器装置中，当进行页面读出时的动作。如图9所示的流程，为回应主装置10的要求，控制器30将页面读出的命令以及位址信息传送至快闪存储器40(步骤S200)。快闪存储器40根据位址信息选择存储器区块以及页面(行)，并将所选择的页面的数据读出至页面缓冲器160。如上所述，一个页面中包含从存储器区域MM以及冗余存储器区域MR之存储单元读出的数据。数据暂存器170接收从页面缓冲器160传送的页面数据，并连续输出此页面数据(步骤S202)。
控制器30透过存储器介面210输入页面数据，并将页面数据存放至数据暂存器(步骤S204)。接着，栏控制部330比较包含于数据暂存器所保存之页面数据的位址与冗余信息中的缺陷位址，并判断是否一致(步骤S206)。若一致的话，则将缺陷位址的缺陷单元的数据替换成同页面数据内冗余位址的冗余单元的数据(步骤S208)。接着，控制器30将所存放的页面数据中冗余存储器区域的数据以外的数据设定为应传送至主装置20的页面数据(步骤S210)。
图9A所示为上述页面读出动作的示意图。快闪存储器40根据从控制器30而来的命令进行所选择的区块所选择之页面的读出。此页面数据是透过页面缓冲器/感测电路160传送至数据暂存器170。数据暂存器170存放存储器区域MM的页面数据以及冗余存储器区域MR的页面数据。在存储器区域MM包含缺陷单元的情况下，此缺陷位元FB数据是存放于数据暂存器170。此外，补偿缺陷单元的冗余单元所对应的冗余位元RB也同时存放于数据暂存器170。接着，列(栏)选择电路180将存放于数据暂存器170的页面数据依顺序连续地输出至输入/输出缓冲器110。图中所示的号码表示从数据暂存器170读出的顺序。在此，从冗余存储器区域MR的数据开始依序连续读出，接着再依序连续读出存储器区域MM的数据。
从快闪存储器40读出的页面数据透过控制器30的输入/输出缓冲器依序输入至数据暂存器340。因此，数据暂存器340依照与快闪存储器的数据暂存器170相同的位址顺序存放页面数据。也就是说，其将缺陷位元FB与冗余位元RB存放于与数据暂存器170时相同的位置。
接着，栏控制部330比较存放于冗余信息存放部320的缺陷位址以及数据暂存器340的缺陷位元FB的列位址。若两者一致，则数据转换部334将缺陷位元FB的数据替换成冗余位元RB的数据，并依此设定页面缓冲器336内的页面数据。页面缓冲器336的页面数据是传送至主装置20。在此情况下，在所传送的页面数据中会除去冗余存储器区域MR的数据。
此外，在发出页面读出之命令时，栏控制部330可以藉由参照冗余信息判断所选择的存储器区块是否有包含缺陷单元。在判断出所选择的存储器区块并未包含缺陷单元的情况下，藉由将其判断结果通知给栏控制部330，可以使栏控制部330省略如图9所示的冗余动作。
接着，参照图9B说明本实施例的存储器装置的写入动作。主装置20传送写入请求以及写入数据至控制器30。写入数据透过输入/输出缓冲器存放于页面缓冲器336。此时，在页面缓冲器336并未存放写入至冗余存储器区域的写入数据。接着，栏控制部330参照冗余信息(图5A)，判断在页面写入的存储器区块中是否包含缺陷单元。在包含缺陷单元的情况下，由于不能直接就此进行写入，栏控制部的位址比较部332会检索页面缓冲器336内与缺陷单元的缺陷位址一致的数据FBW，而数据转换部334会以冗余存储器区域的数据RBW覆写该数据FBW，或者将冗余存储器区域的数据RBW复制至该数据FBW中。最后，数据转换部334会将与冗余存储器区域MR的位元数一致的冗余位元附加至页面缓冲器336内，因而生成一页资料量的写入数据。控制器30将写入命令、位址以及页面缓冲器336所存放的写入数据传送至快闪存储器40。
写入数据透过输入/输出缓冲器110依顺序连续地输入至数据暂存器170，使数据暂存器170存放一页资料量的写入数据。接着，数据暂存器170所存放之数据被传送至页面缓冲器160。数据FBW被写入至具有缺陷单元的单元单位，冗余数据RBW被写入至冗余存储器区域MR的单元单位。
根据本实施例所示，由于在传送输入/输出缓冲数据时不用像先前技术一样移动位址指标即可依序读出数据并可在控制器侧进行缺陷单元与冗余单元的数据转换，因此可以使快闪存储器的数据输入/输出动作高速化。除此之外，在控制器侧的制程方面，为了缩小存储器晶片内的周边电路区域，栏控制被移至控制器侧，因此可以提升处理速度。由于将栏控制移至控制器侧，快闪存储器的栏控制电路可以具备较简单的结构，因此也可以节省周边电路的空间。
上述实施例表现出页面读出和页面写入的例子，但本发明同样也可适用于上述以外的读出和写入。举例而言，在根据指定的列位址由控制器进行一定范围的数据的读出和写入的情况下，也可适用本发明的冗余架构。此外，在上述实施例中，控制器30内的栏控制部330主要是藉由软体进行数据处理，但也可以通过硬件进行处理。除此之外，在上述实施例中，图3中存储器区块配置为一列的情况仅为例示，并不用于限定本发明，举例而言，存储器区块也可以配置在字元线选择电路150的两侧，藉由一条位元线即可选择二个页面。此外，页面缓冲器以及数据暂存器的组成也可根据阵列的组成以及数据输入/输出的管线处理等作适当的增加与变更。另外，在上述实施例中，快闪存储器仅为例示，本发明的冗余架构也可以适用于快闪存储器以外的非挥发性存储器与挥发性存储器等。
以上所述为实施例的概述特征。所属技术领域中具有通常知识者应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。所属技术领域中具有通常知识者也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所揭露的实施例精神和范围一致。

Claims (11)

1.一种存储器装置，其特征是，所述存储器装置包括：
至少一存储器；
一控制器，控制所述至少一存储器；以及
连接单元，连接至所述至少一存储器与所述控制器；
其中所述至少一存储器包括：
一存储器区域，包括多个存储元件；
一冗余存储器区域，包括多个存储元件；以及
冗余信息存储部，存储用于所述存储器区域的存储元件的冗余信息，其中所述冗余信息包括所述存储器区域中具有物理缺陷的存储元件的栏位址信息，并且所述冗余存储器区域的所述存储元件的冗余位址是用以补偿所述存储器区域中具有物理缺陷的存储元件；
输入部，接收写入至所述存储器区域以及所述冗余存储器区域的数据，其中所述输入部包括数据存放部，存放透过所述存储器区域以及所述冗余存储器区域的各位元线所写入的数据；
其中所述输入部被连续串列地输入从所述控制器来的写入数据，并将所输入的写入数据传送至所述数据存放部；
其中所述控制器包括：
控制部，根据所述冗余信息存储部所存储的所述冗余信息，控制从所述至少一存储器读出的数据以及写入至所述至少一存储器的数据，所述控制部包括：请求部，对所述至少一存储器请求传送所述冗余信息；冗余信息存放部，存放所传送来的所述冗余信息；以及栏控制部，根据所存放的所述冗余信息，对从所述至少一存储器读出的数据以及写入至所述至少一存储器的数据进行栏控制；
其中所述控制器的所述控制部根据所述冗余信息，将写入至所述存储器区域中的具有缺陷的存储元件的数据替换成写入至所述冗余存储器区域的存储元件的数据。
2.如权利要求1所述的存储器装置，其特征是，所述至少一存储器包括；
输出部，连续输出从所述存储器区域以及所述冗余存储器区域读出的数据；
其中所述控制器的所述控制部根据所述冗余信息，将从所述存储器区域中具有缺陷的存储元件读出的数据替换成从所述冗余存储器区域的存储元件读出的数据。
3.如权利要求2所述的存储器装置，其特征是，所述输出部包括：
数据存放部，存放透过所述存储器区域以及所述冗余存储器区域的各位元线所读出的数据；
其中所述输出部连续串列地输出所述数据存放部所存放的数据。
4.如权利要求1所述的存储器装置，其特征是，在输入电力至所述控制器时，所述请求部发出对所述至少一存储器请求传送所述冗余信息的命令。
5.如权利要求1所述的存储器装置，其特征是，所述冗余信息存放部为非挥发性存储器。
6.如权利要求1所述的存储器装置，其特征是，所述至少一存储器为由硅基板上的多个NAND串列所形成的快闪存储器晶片，所述控制器为形成于与所述快闪存储器晶片不同的硅基板上的控制器晶片，且所述快闪存储器晶片和所述控制器晶片为被模块化。
7.如权利要求1所述的存储器装置，其特征是，所述快闪存储器晶片和所述控制器晶片配置于一个封装内。
8.一种快闪存储器的存储器区域中的具有缺陷的存储器元件的冗余方法，其特征是，所述方法包括：
在输入电力至控制器时，自快闪存储器传送与所述具有缺陷的存储器元件有关的冗余信息至所述控制器，其中所述冗余信息是储存于所述快闪存储器以及所述控制器，所述冗余信息包括具有缺陷的存储器元件的位址信息，并且存储元件的冗余位址是用以补偿所述具有缺陷的存储器元件；以及
在对所述快闪存储器进行数据读出以及数据写入时，由所述控制器根据所述冗余信息控制所读出的数据以及待写入的数据。
9.如权利要求8所述的冗余方法，其特征是，所述控制器根据所述冗余信息将具有缺陷的存储器元件的数据替换成冗余用的存储元件的数据。
10.如权利要求8所述的冗余方法，其特征是，在所述快闪存储器中页面所读出的页面数据包括存储器区域的存储元件的数据以及冗余存储器区域的存储元件的数据，所述页面数据从数据暂存器连续读出并提供至所述控制器。
11.如权利要求8所述的冗余方法，其特征是，在对所述快闪存储器的写入动作中，该控制器根据所述冗余信息形成页面数据，并将所形成的页面数据传送至所述快闪存储器，其中所述快闪存储器将所述页面数据连续地输入数据暂存器，并透过各位元线将所输入的页面数据提供至存储器区域的存储元件以及冗余存储器区域的存储元件。
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