TWI478170B - 記憶體裝置以及冗餘方法 - Google Patents

Description

記憶體裝置以及冗餘方法

本發明係有關於半導體記憶裝置，且特別有關於NAND型快閃記憶體之冗餘(redundancy)。

NAND型快閃記憶體之組成包括由複數個區塊所形成之記憶體陣列，而每個區塊具有沿著列方向配置的複數個NAND串列。NAND串列具有串聯連接之複數個記憶單元以及連接至其兩端的選擇電晶體，在其中一端，NAND串列透過選擇電晶體連接至位元線，而在另外一端，NAND串列透過選擇電晶體連接至源極線。數據的讀出和寫入(程式化，program)係透過連接至NAND串列的位元線進行。

對於快閃記憶體、動態隨機存取記憶體等半導體記憶體而言，其集成程度隨年增加，而製作沒有不良或缺陷之記憶元件的難度也隨之提昇。因此，為了補償製造過程中所產生的記憶元件的明顯物理缺陷，在記憶體晶片中會使用冗餘架構(redundancy scheme)。舉例而言，有些冗餘架構包括：轉換電路，將具有物理缺陷之記憶元件的位址轉換為冗餘記憶體區域之記憶元件的位址；以及冗餘記憶體區域，用以補償具有缺陷之記憶元件。具有缺陷之記憶元件以及冗餘記憶體區域之記憶元件的位址資訊會在測試記憶體晶片時或是準備出貨時儲存於熔絲唯讀記憶體(fuse ROM)或暫存器等的儲存元件中。然後，當輸入具有缺陷之記憶元件的位址時會檢測出此位址，並禁止存取具有缺陷 之記憶元件，轉而存取冗餘記憶體區域之記憶元件。因此，從外部看來相當於沒有具有缺陷的記憶元件(例如專利文獻1和2)。綜上所述，藉由使用冗餘架構，即使有少數的記憶元件發生缺陷，還是可以作為良品使用，因此可以提昇良率並減少記憶體的成本。

與先前技術相關之文件：

[專利文獻1]日本專利申請案公開第2000-311496號

[專利文獻2]日本專利申請案公開第2002-288993號

如上所述，在快閃記憶體等的半導體記憶體上搭載用來補償具有缺陷之記憶元件的冗餘功能。第10圖所示為在快閃記憶體之頁面讀出動作中以冗餘位元RB替換缺陷位元FB之例子的示意圖。快閃記憶體400之頁面緩衝器410中存放著從記憶體陣列讀出之一頁面大小之數據。在此一頁面中包含從主記憶體區域MM以及冗餘記憶體區域MR讀出的數據。欄控制電路420包括存放頁面緩衝器平行傳送之數據的數據暫存器，舉例而言，一邊增加計數器的位址值一邊將數據暫存器所存放的數據依序串列連續讀出，並將所讀出的數據傳送至輸入/輸出緩衝器430。在主記憶體區域MM之欄位址AddF處具有缺陷位元FB的情況下，若計數器的位址值與缺陷位元(即欄位址AddF)一致，則欄控制電路藉由位址指標將位址值變更為冗餘記憶體區域MR之冗餘位元RB，將缺陷位元FB置換成冗餘位元RB。

缺陷位元FB是產品出貨時即存在的包括電氣短路或斷路等的物理缺陷。缺陷位元的欄位址和替換此缺陷位元之冗餘位元的欄位址等的冗餘資訊係儲存於唯讀記憶體或 其他非揮發性媒體中。然後，如上所示，當讀出頁面，與缺陷位元的位址一致時，禁止對缺陷位元的存取，而在冗餘位元的位址處進行指標移動控制。除此之外，在寫入數據時也是類似的作法，也就是將對缺陷位元FB的存取切換為對冗餘位元RB的存取。

儘管如此，為了將缺陷位元FB替換成冗餘位元RB而進行的位址指標移動控制需要一定的時間，因此對於高速讀出或寫入數據而言並不是一件好事。此外，快閃記憶體等非揮發性記憶體晶片的大小係基於基本核心(記憶單元陣列)的樣式發展，圍繞基本核心的週邊電路(解碼器或控制電路)所佔有的面積較基本核心大，而記憶體晶片上進行的冗餘功能和週邊電路所佔有的面積也是增大週邊電路面積的一個因素，成為影響記憶體晶片小型化的障礙。

有鑑於此，本發明的目的在於提供一種具備可在高速讀出或寫入數據時進行的冗餘功能的記憶體裝置。

除此之外，本發明的目的還在於提供一種縮減記憶體晶片之週邊電路的面積的同時也增加記憶單元陣列之記憶容量的記憶體裝置。

本發明之記憶體裝置包括：至少一記憶體；一控制器，控制上述至少一記憶體；以及連接單元，連接至上述至少一記憶體與上述控制器；其中上述至少一記憶體包括：一記憶體區域，包括複數個記憶元件；一冗餘記憶體區域，包括複數個記憶元件；以及冗餘資訊記憶部，記憶用於上 述記憶體區域之記憶元件的冗餘資訊；其中上述控制器根據上述冗餘資訊記憶部所記憶之上述冗餘資訊，控制從上述至少一記憶體讀出的數據以及寫入至上述至少一記憶體的數據。

上述控制器更包括：請求部，對上述至少一記憶體請求傳送上述冗餘資訊；冗餘資訊存放部，存放所傳送來的上述冗餘資訊；以及欄控制部，根據所存放的上述冗餘資訊，對從上述至少一記憶體讀出的數據以及寫入至上述至少一記憶體的數據進行欄控制。上述冗餘資訊包括上述記憶體區域中具有物理缺陷的記憶元件的欄位址資訊。上述至少一記憶體更包括；輸出部，連續輸出從上述記憶體區域以及上述冗餘記憶體區域讀出的數據；其中上述控制器根據上述冗餘資訊，將從上述記憶體區域中具有缺陷的記憶元件讀出的數據替換成從上述冗餘記憶體區域的記憶元件讀出的數據。上述輸出部還包括：數據存放部，存放透過上述記憶體區域以及上述冗餘記憶體區域的各位元線所讀出的數據；其中上述輸出部連續串列地輸出上述數據存放部所存放的數據。上述至少一記憶體更包括；輸入部，接收寫入至上述記憶體區域以及上述冗餘記憶體區域的數據；其中上述控制器根據上述冗餘資訊，將寫入至上述記憶體區域中之具有缺陷的記憶元件的數據替換成寫入至上述冗餘記憶體區域的記憶元件的數據。上述輸入部還包括；數據存放部，存放透過上述記憶體區域以及上述冗餘記憶體區域的各位元線所寫入的數據；其中上述輸入部被連續串列地輸入從上述控制器來的寫入數據，並將所輸入的寫 入數據傳送至上述數據存放部。

在輸入電力至上述控制器時，上述請求部發出對上述至少一記憶體請求傳送上述冗餘資訊的命令。上述冗餘資訊存放部最好為非揮發性記憶體。上述至少一記憶體為由矽基板上之複數個NAND串列所形成的快閃記憶體晶片，上述控制器為形成於與上述快閃記憶體晶片不同的矽基板上的控制器晶片，且上述快閃記憶體晶片和上述控制器晶片係為被模組化。在上述快閃記憶體晶片和上述控制器晶片係配置於一個封裝內。

除此之外，本發明還提供一種快閃記憶體的記憶體區域中的具有缺陷的記憶體元件的冗餘方法，包括：在輸入電力至控制器時，傳送快閃記憶體所記憶的與上述具有缺陷的記憶體元件有關的冗餘資訊至上述控制器；在對上述快閃記憶體進行數據讀出以及數據寫入時，由上述控制器根據上述冗餘資訊控制所讀出的數據以及待寫入的數據。

上述控制器根據上述冗餘資訊將具有缺陷的記憶體元件的數據替換成冗餘用的記憶元件的數據。在上述快閃記憶體中頁面所讀出的頁面數據包括記憶體區域的記憶元件的數據以及冗餘記憶體區域的記憶元件的數據，上述頁面數據係從數據暫存器連續讀出並提供至上述控制器。在對上述快閃記憶體的寫入動作中，上述控制器根據上述冗餘資訊形成頁面數據，並將所形成的頁面數據傳送至上述快閃記憶體，其中上述快閃記憶體將上述頁面數據連續地輸入數據暫存器，並透過各位元線將所輸入的頁面數據提供至記憶體區域的記憶元件以及冗餘記憶體區域的記憶元 件。

根據本發明，記憶體所記憶的冗餘資訊係被傳送至控制器，而藉由在控制器側根據冗餘資訊所進行的數據控制，記憶體的數據讀出與數據寫入相較於先前技術更可以高速進行。另外，由於補償具有缺陷之記憶單元等的冗餘功能的欄控制係在控制器側進行，因此記憶體的週邊電路的組成會較為簡潔，因此週邊電路所佔有的面積也可以減少。藉此，可以縮小高集成之記憶體晶片的大小。

以下參照圖示詳細說明本發明的實施例。本發明可適用於具有各種形式之記憶構造的非揮發性記憶體。在此，以NAND型快閃記憶體之例子作為較佳實施例。此外，須注意的是，為圖示簡潔與方便瞭解起見，圖示中各部件可能會被放大而與實際裝置的比例不同。

第1圖所示為根據本發明實施例之記憶體裝置的組成示意圖。記憶體裝置20連接至主裝置10，記憶體裝置20回應主裝置10的要求。記憶體裝置20包括控制器30與快閃記憶體40。控制器30回應主裝置10所傳達的命令並控制記憶體40的動作。舉例而言，當控制器30從主裝置10接收到寫入命令及寫入數據時，控制器30會將寫入命令、位址數據以及寫入數據傳送至快閃記憶體40，然後快閃記憶體40會根據這些資訊進行數據寫入。除此之外，當控制器30從主裝置10接收到讀出命令時，控制器30會將讀出命令以及位址數據傳送至快閃記憶體40，然後快閃記憶體 40根據這些資訊讀出數據，並將所讀出的數據傳送至控制器30，接著控制器30再將讀出的數據傳送至主裝置10。藉此，控制器30可以達成作為主裝置10與快閃記憶體40之間的介面的效果。

如第1A圖所示，記憶體裝置20可以為具有單一快閃記憶體40的記憶體裝置，也可以如第1B圖所示為具有複數個快閃記憶體40-1、40-2、....、40-K的記憶體裝置。在第1B圖所示之組成的情況下，在一較佳實施例中，各快閃記憶體皆為相同的快閃記憶體，控制器30可從複數個快閃記憶體中選擇任意一快閃記憶體，並對所選擇的快閃記憶體進行數據讀寫。或者，控制器30可同時選擇複數個快閃記憶體，並對所選擇的複數個快閃記憶體平行且同時地進行數據讀寫。除此之外，在快閃記憶體40中，其記憶元件可以是記憶一位元之SLC類型的NAND，也可以是記憶多位元之MLC類型的NAND。

第2圖所示為記憶體裝置20的物理佈局範例的示意圖。如第2A圖所示，構成控制器30之裸晶片(bare chip)30A以及構成快閃記憶體40之裸晶片40A配置在印刷電路基板或可撓式電路基板50上，裸晶片30A與裸晶片40A藉由基板50上的導電配線電氣連結。另外，如第2B圖所示，複數個分別構成快閃記憶體40-1、40-2、...、40-K的裸晶片40A可堆疊在一起。此種組成僅為一範例，在記憶體裝置20的物理組成中，各晶片也可以是以任何形式模組化的部件。除此之外，構成主裝置10之晶片也可配置在同一電路基板上。

接著，第3圖所示為快閃記憶體的典型內部組成的示意圖。須注意的是，第3圖所示之快閃記憶體僅為例示，本發明並限定於此種組成。此外，在以下的說明中，為簡明起見，具有物理缺陷之記憶單元(記憶元件)稱為「缺陷單元」，缺陷單元之列(欄)位址稱為「缺陷位址」，冗餘記憶體區域之記憶單元(記憶元件)稱為冗餘單元，冗餘單元之列(欄)位址稱為「冗餘位址」。

本實施例之快閃記憶體40包括記憶體陣列100、輸入/輸出緩衝器110、位址暫存器120、控制部130、冗餘資訊記憶部140、字元線選擇電路150、頁面緩衝器/感測電路160、數據暫存器170、列選擇電路180以及內部電壓產生電路190。記憶體陣列100由複數個記憶單元以行列狀排列而成。輸入/輸出緩衝器110連接至外部輸入/輸出端子並存放輸入/輸出數據。位址暫存器120從輸入/輸出緩衝器110接收位址數據。控制部130接收從輸入/輸出緩衝器110來的命令或外部控制訊號並控制各部件。冗餘資訊記憶部140記憶與記憶體陣列100所包含之記憶單元有關的冗餘資訊。字元線選擇電路150從位址暫存器120接收行位址資訊Ax，解碼行位址資訊Ax，並根據解碼結果進行區塊的選擇以及字元線的選擇等。頁面緩衝器/感測電路160存放從字元線選擇電路150所選擇之頁面讀出之數據，或者存放待寫入所選擇之頁面的寫入數據。數據暫存器170連接至頁面緩衝器/感測電路160並存放透過輸入/輸出緩衝器110輸入/輸出的數據。列選擇電路180從位址暫存器120接收列位址資訊Ay，解碼列位址資訊Ay，並根據解碼結 果選擇數據暫存器170內的數據。內部電壓產生電路190產生讀出、寫入和抹除數據等所必要的各種電壓(寫入電壓Vpgm、傳輸電壓Vpass、讀出脈衝電壓Vread、抹除電壓Vers等)。

記憶體陣列100具有沿列方向配置的m個記憶體區塊(memory block)BLK(0)、BLK(1)、...、BLK(m-1)。第4圖所示為一個記憶體區塊內的單元陣列的示意圖。對快閃記憶體而言，記憶體區塊為抹除數據的基本單位，記憶體區塊包含複數個頁面(page)，頁面為讀出數據或寫入數據的基本單位。一個頁面係由配置於NAND串列之同一行的複數個記憶單元所構成。此外，在一個記憶體區塊中會依照功能劃分為進行一般數據讀寫的記憶體區域MM和冗餘記憶體區域MR。在此，一個頁面係由從記憶體區域MM和冗餘記憶體區域MR之記憶單元讀出之數據或寫入數據所構成。儘管如此，基於頁面單位的讀出和寫入也可以是不限定於一個頁面而是複數個頁面同樣地讀出和寫入。

頁面緩衝器/感測電路160係連接至每個區塊的所有位元線，其藉由感測電路感測從所選擇之區塊中的所選擇之頁面讀出的數據，並將數據存放於頁面緩衝器160中。頁面緩衝器160透過未顯示於圖中的傳輸閘連接至數據暫存器170，而頁面緩衝器160所存放的數據係透過傳輸閘傳送至數據暫存器170。當從頁面緩衝器160至數據暫存器170的數據傳送結束時，頁面緩衝器160中會存放下次讀出的頁面數據。在這期間，數據暫存器170所存放的數據依順序連續地輸出至輸入/輸出緩衝器110。

在寫入(程式化)動作中，從輸入/輸出緩衝器110輸出的數據會依順序連續地輸入至數據暫存器170並存放於數據暫存器170。當頁面緩衝器160所存放之寫入數據被寫入至所選擇之頁面時，數據暫存器170所存放之數據係透過傳輸閘傳送至頁面緩衝器。在一較佳實施例中，數據暫存器170的串列數據輸入/輸出由串列時脈訊號(serial clock signal)SLK同步進行。

第5圖所示為一個記憶體區塊內之NAND串列的示意圖。一個記憶體區塊包括複數個NAND串列，而NAND串列(以下稱為單元單位(cell unit)NU)係由複數個記憶單元(記憶元件)串聯連接而成。各單元單位NU係沿著行方向配置。沿行方向配置的複數個單元單位NU係形成於例如P型井的一個井內，並構成一個記憶體區塊。如圖所示，一個記憶體區塊包括n位元(個)的單元單位NU，其中，一預定數量的位元被用來作為一般數據讀寫用的記憶體區域MM，剩下的位元則被劃分為冗餘記憶體區域MR。

一個單元單位NU包括串聯連接的N個記憶單元MCi(i=0,1,...N-1)以及串聯連接於N個記憶單元兩端的源極選擇電晶體SEL-S和汲極選擇電晶體SEL-D。在此例子中，單元單位NU包括32個記憶單元。

各記憶單元MCi之閘極係連接至對應的字元線WL0~WL31。所有源極選擇電晶體SEL-S藉由源極選擇線SGS共同連結，所有汲極選擇電晶體SEL-D藉由汲極選擇線SGD共同連結。源極選擇電晶體SEL-S的汲極連接至記憶單元MC0的源極，源極選擇電晶體SEL-S的源極連接至共 同源極線SL，源極選擇電晶體SEL-S的閘極連接至源極選擇線SGS。汲極選擇電晶體SEL-D的源極連接至記憶單元MC31的汲極，汲極選擇電晶體SEL-D的汲極連接至對應的總體位元線(global bit line)GBL，汲極選擇電晶體SEL-D的閘極連接至汲極選擇線SGD。字元線WL0~WL31、源極選擇線SGS以及汲極選擇線SGD透過區塊選擇電晶體連接至字元線選擇電路150，而區塊選擇電晶體之閘極共同連接至區塊選擇線BSEL。字元線選擇電路150在選擇區塊的期間藉由區塊選擇線BSEL導通區塊選擇電晶體。另外，字元線選擇電路150根據行位址Ax以透過區塊選擇線BSEL選擇區塊，並以對應動作狀態的預定電壓驅動所選擇之區塊的源極選擇線SGS以及汲極選擇線SGD。

形成於區塊內的記憶單元MCi、源極選擇電晶體SEL-S以及汲極選擇電晶體SEL-D為形成於P型井內的NMOS電晶體。記憶單元包括N型擴散區的源極/汲極、形成於源極/汲極之間的通道上的穿隧氧化物膜、形成於穿隧氧化物膜上的用以蓄積電荷的浮動閘(電荷蓄積層)以及在浮動閘上透過介電質膜形成的控制閘。一般而言，在浮動閘沒有蓄積電荷時，當寫入數據「1」時，閾值處於負值，記憶單元為正常開啟；在浮動閘有蓄積電荷時，當寫入數據「0」時，閾值朝正值方向偏移，記憶單元為正常關閉。

在一較佳實施例中，連接至單元單位NU的總體位元線GBL0、GBL1、...GBLn-1係透過位元線選擇電路連接至頁面緩衝器/感測電路160。在讀出和寫入時，位元線選擇電路選擇偶數位元線或奇數位元線，並將所選擇的偶數位 元線或奇數位元線連接至頁面緩衝器/感測電路160。若一個感測電路160由一對偶數元線和奇數位元線共有且偶數元線和奇數位元線分別構成一頁面，則頁面緩衝器/感測電路160包括一頁資料量的感測電路。在讀出時，感測電路160感測偶數位元線或奇數位元線的電位，而在寫入時，將寫入數據存放至偶數位元線或奇數位元線。列選擇電路180根據列位址資訊Ay選擇位元線，寫入數據係寫入至所選擇的位元線，或者從所選擇的位元線讀出數據。

在記憶單元陣列中會包括由於製作過程中的物理缺陷(短路、斷路等)的缺陷單元。對於這種缺陷單元，可以藉由冗餘記憶體區域的冗餘單元補償。缺陷單元可以藉由出貨前的測試而檢測出，並在出貨前將與缺陷單元以及補償缺陷單元之冗餘單元相關的冗餘資訊儲存於冗餘資訊記憶部140。冗餘資訊記憶部140由例如熔絲唯讀記憶體等的非揮發性記憶體所構成。舉例而言，冗餘資訊記憶部140記憶缺陷單元的缺陷位址以及補償缺陷單元的冗餘單元的冗餘位址。缺陷位址和冗餘位址包括包含缺陷單元和冗餘單元的區塊的位址以及缺陷單元和冗餘單元的列位址。若必要的話，也可包括缺陷單元和冗餘單元的行位址。除此之外，冗餘資訊記憶部140也可以一併儲存與記憶單元相關的錯誤修正資訊等。第5A圖所示為冗餘資訊記憶部140的冗餘資訊的一個例子。

第6圖所示為控制器30的組成示意圖。控制器30包括可與第1圖所示之主裝置10之間收送數據的主裝置介面200、可與快閃記憶體40之間收送數據的記憶體介面、中 央處理單元220、儲存程式等的唯讀記憶體230以及記憶從快閃記憶體讀出之數據和從主裝置接收之寫入數據等的隨機存取記憶體240。中央處理單元220執行唯讀記憶體230所儲存之程式以控制各部件。

須注意的是，控制器30具備快閃記憶體40之冗餘功能的一部分。為此，唯讀記憶體230中儲存如第7圖所示的冗餘控制程式300。冗餘控制程式300包括對快閃記憶體40請求傳送冗餘資訊的冗餘資訊請求部310、存放所接收的冗餘資訊的冗餘資訊存放部320以及根據冗餘資訊控制快閃記憶體之讀出數據或寫入數據的欄控制部330。雖然冗餘資訊請求部310可以在任意時間進行冗餘資訊的請求，但在一較佳實施例中，冗餘資訊請求部310在控制器30的電力輸入時才進行請求。

第8圖所示為說明冗餘資訊請求部310之動作的流程圖。冗餘資訊請求部310確認電力是否輸入至控制器30(步驟S100)並確認冗餘資訊存放部320是否存放冗餘資訊(步驟S102)。若已經存放冗餘資訊，則結束流程。若並未存放冗餘資訊，冗餘資訊請求部310透過記憶體介面210發出請求快閃記憶體40傳送冗餘資訊的命令(步驟S104)。快閃記憶體40的控制部130解讀此命令，並將冗餘資訊記憶部140所儲存之冗餘資訊傳送至控制器30。冗餘資訊請求部310從快閃記憶體40接收冗餘資訊(步驟S106)，並將冗餘資訊存放至冗餘資訊存放部320(步驟S108)。除此之外，在冗餘資訊存放部320為非揮發性記憶體的情況下，從快閃記憶體取得冗餘資訊的程序在輸入電力時只須一次，在 這樣的情況下，每次輸入電力不需要第8圖所示的流程。

接著說明在本實施例之記憶體裝置中，當進行頁面讀出時的動作。如第9圖所示之流程，為回應主裝置10的要求，控制器30將頁面讀出的命令以及位址資訊傳送至快閃記憶體40(步驟S200)。快閃記憶體40根據位址資訊選擇記憶體區塊以及頁面(行)，並將所選擇之頁面的數據讀出至頁面緩衝器160。如上所述，一個頁面中包含從記憶體區域MM以及冗餘記憶體區域MR之記憶單元讀出的數據。數據暫存器170接收從頁面緩衝器160傳送之頁面數據，並連續輸出此頁面數據(步驟S202)。

控制器30透過記憶體介面210輸入頁面數據，並將頁面數據存放至數據暫存器(步驟S204)。接著，欄控制部330比較包含於數據暫存器所保存之頁面數據的位址與冗餘資訊中的缺陷位址，並判斷是否一致(步驟S206)。若一致的話，則將缺陷位址之缺陷單元的數據替換成同頁面數據內冗餘位址之冗餘單元的數據(步驟S208)。接著，控制器30將所存放的頁面數據中冗餘記憶體區域之數據以外的數據設定為應傳送至主裝置20的頁面數據(步驟S210)。

第9A圖所示為上述頁面讀出動作的示意圖。快閃記憶體40根據從控制器30而來的命令進行所選擇之區塊所選擇之頁面的讀出。此頁面數據係透過頁面緩衝器/感測電路160傳送至數據暫存器170。數據暫存器170存放記憶體區域MM的頁面數據以及冗餘記憶體區域MR的頁面數據。在記憶體區域MM包含缺陷單元的情況下，此缺陷位元FB數據係存放於數據暫存器170。此外，補償缺陷單元 之冗餘單元所對應的冗餘位元RB也同時存放於數據暫存器170。接著，列(欄)選擇電路180將存放於數據暫存器170的頁面數據依順序連續地輸出至輸入/輸出緩衝器110。圖中所示之號碼表示從數據暫存器170讀出的順序。在此，從冗餘記憶體區域MR的數據開始依序連續讀出，接著再依序連續讀出記憶體區域MM的數據。

從快閃記憶體40讀出的頁面數據透過控制器30的輸入/輸出緩衝器依序輸入至數據暫存器340。因此，數據暫存器340依照與快閃記憶體之數據暫存器170相同的位址順序存放頁面數據。也就是說，其將缺陷位元FB與冗餘位元RB存放於與數據暫存器170時相同的位置。

接著，欄控制部330比較存放於冗餘資訊存放部320之缺陷位址以及數據暫存器340之缺陷位元FB的列位址。若兩者一致，則數據轉換部334將缺陷位元FB的數據替換成冗餘位元RB的數據，並依此設定頁面緩衝器336內的頁面數據。頁面緩衝器336的頁面數據係傳送至主裝置20。在此情況下，在所傳送的頁面數據中會除去冗餘記憶體區域MR的數據。

此外，在發出頁面讀出之命令時，欄控制部330可以藉由參照冗餘資訊判斷所選擇的記憶體區塊是否有包含缺陷單元。在判斷出所選擇的記憶體區塊並未包含缺陷單元的情況下，藉由將其判斷結果通知給欄控制部330，可以使欄控制部330省略如第9圖所示的冗餘動作。

接著，參照第9B圖說明本實施例之記憶體裝置的寫入動作。主裝置20傳送寫入請求以及寫入數據至控制器30。 寫入數據透過輸入/輸出緩衝器存放於頁面緩衝器336。此時，在頁面緩衝器336並未存放寫入至冗餘記憶體區域的寫入數據。接著，欄控制部330參照冗餘資訊(第5A圖)，判斷在頁面寫入之記憶體區塊中是否包含缺陷單元。在包含缺陷單元的情況下，由於不能直接就此進行寫入，欄控制部的位址比較部332會檢索頁面緩衝器336內與缺陷單元之缺陷位址一致的數據FBW，而數據轉換部334會以冗餘記憶體區域的數據RBW覆寫該數據FBW，或者將冗餘記憶體區域的數據RBW複製至該數據FBW中。最後，數據轉換部334會將與冗餘記憶體區域MR之位元數一致的冗餘位元附加至頁面緩衝器336內，因而生成一頁資料量的寫入數據。控制器30將寫入命令、位址以及頁面緩衝器336所存放的寫入數據傳送至快閃記憶體40。

寫入數據透過輸入/輸出緩衝器110依順序連續地輸入至數據暫存器170，使數據暫存器170存放一頁資料量的寫入數據。接著，數據暫存器170所存放之數據被傳送至頁面緩衝器160。數據FBW被寫入至具有缺陷單元的單元單位，冗餘數據RBW被寫入至冗餘記憶體區域MR的單元單位。

根據本實施例所示，由於在傳送輸入/輸出緩衝數據時不用像先前技術一樣移動位址指標即可依序讀出數據並可在控制器側進行缺陷單元與冗餘單元的數據轉換，因此可以使快閃記憶體的數據輸入/輸出動作高速化。除此之外，在控制器側的製程方面，為了縮小記憶體晶片內的週邊電路區域，欄控制被移至控制器側，因此可以提昇處理速度。 由於將欄控制移至控制器側，快閃記憶體的欄控制電路可以具備較簡單的結構，因此也可以節省週邊電路的空間。

上述實施例表現出頁面讀出和頁面寫入的例子，但本發明同樣也可適用於上述以外的讀出和寫入。舉例而言，在根據指定的列位址由控制器進行一定範圍的數據的讀出和寫入的情況下，也可適用本發明的冗餘架構。此外，在上述實施例中，控制器30內的欄控制部330主要是藉由軟體進行數據處理，但也可以藉由硬體進行處理。除此之外，在上述實施例中，第3圖中記憶體區塊配置為一列的情況僅為例示，並不用於限定本發明，舉例而言，記憶體區塊也可以配置在字元線選擇電路150的兩側，藉由一條位元線即可選擇二個頁面。此外，頁面緩衝器以及數據暫存器的組成也可根據陣列的組成以及數據輸入/輸出的管線處理等作適當的增加與變更。另外，在上述實施例中，快閃記憶體僅為例示，本發明之冗餘架構也可以適用於快閃記憶體以外的非揮發性記憶體與揮發性記憶體等。

以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一 致。

10‧‧‧主裝置

20‧‧‧記憶體裝置

30‧‧‧控制器

40、40-1、40-2、40-K、400‧‧‧快閃記憶體

30A、40A‧‧‧裸晶片

50‧‧‧基板

100‧‧‧記憶體陣列

110、430‧‧‧輸入/輸出緩衝器

120‧‧‧位址暫存器

130‧‧‧控制部

140‧‧‧冗餘資訊記憶部

150‧‧‧字元線選擇電路

160‧‧‧頁面緩衝器/感測電路

170、340‧‧‧數據暫存器

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

200‧‧‧主裝置介面

210‧‧‧記憶體介面

220‧‧‧中央處理單元

230‧‧‧唯讀記憶體

240‧‧‧隨機存取記憶體

300‧‧‧冗餘控制程式

310‧‧‧冗餘資訊請求部

320‧‧‧冗餘資訊存放部

330‧‧‧欄控制部

332‧‧‧位址比較部

334‧‧‧數據轉換部

336、410‧‧‧頁面緩衝器

420‧‧‧欄控制電路

Ax‧‧‧行位址資訊

Ay‧‧‧列位址資訊

BLK(0)、BLK(1)、BLK(m-1)‧‧‧記憶體區塊

BSEL‧‧‧區塊選擇線

FB‧‧‧缺陷位元

FBW、RBW‧‧‧數據

GBL0、GBL1、GBLn-2、GBLn-1‧‧‧總體位元線

MC0、MC1、MC2、MC31‧‧‧記憶單元

MM‧‧‧記憶體區域

MR‧‧‧冗餘記憶體區域

NU‧‧‧單元單位

RB‧‧‧冗餘位元

SEL-D‧‧‧汲極選擇電晶體

SEL-S‧‧‧源極選擇電晶體

SGD‧‧‧汲極選擇線

SGS‧‧‧源極選擇線

SL‧‧‧源極線

SLK‧‧‧串列時脈訊號

Vers‧‧‧抹除電壓

Vpgm‧‧‧寫入電壓

Vread‧‧‧讀出脈衝電壓

Vpass‧‧‧傳輸電壓

WL0、WL1、WL2、WL31‧‧‧字元線

S100、S102、...、S108、S200、S202、...、S210‧‧‧步驟

第1A圖與第1B圖所示為根據本發明實施例之記憶體裝置的組成示意圖；第2A與第2B圖所示為第1圖之記憶體裝置的佈局範例的示意圖；第3圖所示為根據本發明實施例之快閃記憶體的組成示意圖；第4圖所示為說明記憶體區塊與頁面緩衝器之間的關係的示意圖；第5圖所示為NAND串列單元的組成示意圖；第5A圖所示為冗餘資訊記憶部中冗餘資訊的儲存範例的示意圖；第6圖所示為控制器的示意圖；第7圖所示為控制器的冗餘控制程式的功能示意圖；第8圖所示為實施例之記憶體裝置之取得冗餘資訊動作的流程圖；第9圖所示為實施例之記憶體裝置之頁面讀出動作的流程圖；第9A圖所示為實施例之頁面讀出動作的示意圖；第9B圖所示為實施例之頁面寫入動作的示意圖；第10圖所示為習知快閃記憶體之冗餘功能的示意圖。

30A、40A‧‧‧裸晶片

50‧‧‧基板

Claims (14)

1. 一種記憶體裝置，包括：至少一記憶體；一控制器，控制該至少一記憶體；以及連接單元，連接至該至少一記憶體與該控制器；其中該至少一記憶體包括：一記憶體區域，包括複數個記憶元件；一冗餘記憶體區域，包括複數個記憶元件；以及冗餘資訊記憶部，記憶用於該記憶體區域之記憶元件的冗餘資訊；其中該控制器根據該冗餘資訊記憶部所記憶之該冗餘資訊，控制從該至少一記憶體讀出的數據以及寫入至該至少一記憶體的數據；其中該至少一記憶體包括：輸出部，連續輸出從該記憶體區域以及該冗餘記憶體區域讀出的數據；其中該控制器根據該冗餘資訊，將從該記憶體區域中具有缺陷的記憶元件讀出的數據替換成從該冗餘記憶體區域的記憶元件讀出的數據。
2. 如申請專利範圍第1項所示之記憶體裝置，其中該控制器包括：請求部，對該至少一記憶體請求傳送該冗餘資訊；冗餘資訊存放部，存放所傳送來的該冗餘資訊；以及欄控制部，根據所存放的該冗餘資訊，對從該至少一記憶體讀出的數據以及寫入至該至少一記憶體的數據進行 欄控制。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該冗餘資訊包括該記憶體區域中具有物理缺陷的記憶元件的欄位址資訊。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該輸出部包括：數據存放部，存放透過該記憶體區域以及該冗餘記憶體區域的各位元線所讀出的數據；其中該輸出部連續串列地輸出該數據存放部所存放的數據。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該至少一記憶體包括；輸入部，接收寫入至該記憶體區域以及該冗餘記憶體區域的數據；其中該控制器根據該冗餘資訊，將寫入至該記憶體區域中之具有缺陷的記憶元件的數據替換成寫入至該冗餘記憶體區域的記憶元件的數據。
6. 如申請專利範圍第5項所述之記憶體裝置，其中該輸入部包括；數據存放部，存放透過該記憶體區域以及該冗餘記憶體區域的各位元線所寫入的數據；其中該輸入部被連續串列地輸入從該控制器來的寫入數據，並將所輸入的寫入數據傳送至該數據存放部。
7. 如申請專利範圍第2項所述之記憶體裝置，其中在 輸入電力至該控制器時，該請求部發出對該至少一記憶體請求傳送該冗餘資訊的命令。
8. 如申請專利範圍第2項所述之記憶體裝置，其中該冗餘資訊存放部為非揮發性記憶體。
9. 如申請專利範圍第1項所述之記憶體裝置，其中該至少一記憶體為由矽基板上之複數個NAND串列所形成的快閃記憶體晶片，該控制器為形成於與該快閃記憶體晶片不同的矽基板上的控制器晶片，且該快閃記憶體晶片和該控制器晶片係為被模組化。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該快閃記憶體晶片和該控制器晶片係配置於一個封裝內。
11. 一種快閃記憶體的記憶體區域中的具有缺陷的記憶體元件的冗餘方法，包括：在輸入電力至控制器時，傳送快閃記憶體所記憶的與該具有缺陷的記憶體元件有關的冗餘資訊至該控制器；在對該快閃記憶體進行數據讀出以及數據寫入時，由該控制器根據該冗餘資訊控制所讀出的數據以及待寫入的數據；以及根據該冗餘資訊將從該記憶體區域中具有缺陷的記憶元件讀出的數據替換成從該快閃記憶體之冗餘記憶體區域的記憶元件讀出的數據。
12. 如申請專利範圍第11項所述之冗餘方法，其中該控制器根據該冗餘資訊將具有缺陷的記憶體元件的數據替換成冗餘用的記憶元件的數據。
13. 如申請專利範圍第11項所述之冗餘方法，其中在 該快閃記憶體中頁面所讀出的頁面數據包括記憶體區域的記憶元件的數據以及冗餘記憶體區域的記憶元件的數據，該頁面數據係從數據暫存器連續讀出並提供至該控制器。
14. 如申請專利範圍第11項所述之冗餘方法，其中在對該快閃記憶體的寫入動作中，該控制器根據該冗餘資訊形成頁面數據，並將所形成的頁面數據傳送至該快閃記憶體，其中該快閃記憶體將該頁面數據連續地輸入數據暫存器，並透過各位元線將所輸入的頁面數據提供至記憶體區域的記憶元件以及冗餘記憶體區域的記憶元件。