CN106340324A - 半导体存储装置、其不良列救济方法及冗余信息设定方法 - Google Patents

半导体存储装置、其不良列救济方法及冗余信息设定方法 Download PDF

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Abstract

本发明涉及一种半导体存储装置、其不良列救济方法及冗余信息设定方法，其谋求利用冗余存储器的不良列救济效率的提高。本发明的救济方法包括下列步骤：存储冗余信息，所述冗余信息包含将存储器区域的偶数列与奇数列设为一组的不良列的地址、识别不良列的不良位于偶数列或奇数列的哪一列的识别信息、及用来救济不良列的冗余存储器区域的冗余列的地址；基于冗余信息而判定列地址是否与不良列的地址一致；在一致的情况下基于识别信息而将不良列的一列转换为冗余列的一列；以及不将不良列的另一列转换为冗余列的另一列，而将不良列邻接的另一列转换为冗余列的另一列。

Description

半导体存储装置、其不良列救济方法及冗余信息设定方法
技术领域
本发明涉及一种半导体存储装置，尤其是涉及一种半导体存储装置、其不良列救济方法及冗余信息设定方法。
背景技术
就闪速存储器(flash memory)、动态随机存取存储器(Dynamic Random AccessMemory，DRAM)等半导体存储器来说，因集成度逐年增加而难以制造无不良或缺陷的存储元件。因此，在存储器芯片上，存在用以修复在制造过程中所发生的存储元件的表观物理性缺陷的冗余方案(redundancy scheme)。例如在一种冗余方案中具备地址(address)转换电路及冗余存储器区域，其中地址转换电路将具有物理性缺陷的存储元件的地址转换为冗余存储器区域的存储元件的地址，所述冗余存储器区域是用来修复具有缺陷的存储元件。具有缺陷的存储元件与冗余存储器区域的存储元件的地址信息在存储器芯片的测试时或制造出货时存储在熔丝只读存储器(fuse Read Only Memory，ROM)或寄存器(register)等。而且，当输入具有缺陷的存储元件的地址，并检测出该地址时，禁止对具有缺陷的存储元件进行存取(access)，取而代之，对冗余存储器区域的存储元件进行存取，从外部看起来好像不存在具有缺陷的存储元件。通过这类冗余方案(例如日本专利特开2000-311496号公报、日本专利特开2002-288993号公报)，即便产生少数的存储元件的缺陷，也可视为良品，因此良率提高，可降低存储器的成本。
在与非(NAND)型闪速存储器中具有存储器阵列，所述存储器阵列包含多个存储元件(memory cell)串接而成的NAND串(string)。从存储器阵列读出数据(data)或向存储器阵列编程(写入)数据是经由页面缓冲器(page buffer)/传感电路(sense circuit)以页面为单位而进行。另外，在以页面为单位进行读出或编程的情况下，为了尽可能地抑制邻接的位线(bit line)间的干涉，也采用将一个页面分为奇数页面与偶数页面来使用的方法。在这种闪速存储器中，在存储器阵列的列产生不良(例如短路或断路)的情况下，将包含不良的偶数列与奇数列设为一组不良列，通过冗余存储器区域的一组冗余列来救济该一组不良列。
图1(A)、图1(B)是说明以往的闪速存储器中的不良列的救济方法的图。如图1(A)所示，在存储器阵列具有列地址Col_0的偶数列e与奇数列o、列地址Col_1的偶数列e与奇数列o、及列地址Col_2的偶数列e与奇数列o的情况下，当在列地址Col_2的偶数列e与奇数列o之间存在不良F(例如短路)时，通过冗余存储器区域的具有冗余列地址Red_0的一组偶数列e与奇数列o来救济包含不良的列地址Col_2的一组偶数列e与奇数列o。
另一方面，如图1(B)所示，当存在跨及列地址Col_1的奇数列o与列地址Col_2的偶数列e之间的不良F的情况下，通过冗余存储器区域的具有冗余列地址Red_0的一组偶数列e与奇数列o和具有冗余列地址Red_1的一组偶数列e与奇数列o，而救济包含不良的列地址Col_1的一组偶数列e与奇数列o和列地址Col_2的一组偶数列e与奇数列o。
然而，在图1(B)所示的两组不良列中，列地址Col_1的偶数列e与列地址Col_2的奇数列o实际上正常，因此原本无须救济这些列。由于包含正常的列地址Col_1的偶数列e与列地址Col_2的奇数列o一起进行救济，因此冗余存储器区域的救济产生浪费，救济效率降低，结果必须增加冗余存储器，从而使得闪速存储器的成本上升。
发明内容
本发明解决所述以往的课题，其目的在于提供一种可提高利用冗余存储器的不良列救济效率的半导体存储装置。
本发明的半导体存储装置包括：存储器阵列，具有包括多个存储器单元的存储器区域及包括多个存储器单元的冗余存储器区域，所述存储器区域的每一列的地址对应至一组的偶数列与奇数列；冗余信息存储部，存储冗余信息，所述冗余信息包含不良列的地址、识别所述不良列的不良位于偶数列或奇数列的哪一列的识别信息、及用来救济所述不良列的所述冗余存储器区域的冗余列的地址；以及列选择控制电路，基于列地址而选择所述存储器阵列的列，其中，所述列选择控制电路基于所述冗余信息而判定列地址是否与所述不良列的地址一致，当一致的情况下基于所述识别信息而将所述不良列的一列转换为冗余列的一列，且不将所述不良列的另一列转换为冗余列的另一列而将所述不良列邻接的另一列转换为冗余列的另一列。
优选所述不良列的一列为奇数列，另一列为偶数列。优选所述不良列的一列为偶数列，另一列为奇数列。优选所述列选择控制电路是在选择奇数页面时或选择偶数页面时，基于所述识别信息而判定于偶数列或奇数列是否存在不良。优选半导体存储装置还包含页面缓冲器，所述页面缓冲器保持从存储器阵列的所选择的页面读出的数据，或保持编程于所选择的页面的数据，所述列选择控制电路选择保持于所述页面缓冲器的奇数页面或偶数页面的数据。
本发明的半导体存储装置的不良列的救济方法，所述半导体存储装置包括存储器阵列与冗余信息存储部，所述存储器阵列具有包括多个存储器单元的存储器区域及包括多个存储器单元的冗余存储器区域，所述不良列的救济方法包括：存储冗余信息于所述冗余信息存储部，所述冗余信息包含将存储器区域的偶数列与奇数列设为一组的不良列的地址、用来救济所述不良列的所述冗余存储器区域的冗余列的地址、及用来识别所述不良列的不良位于偶数列或奇数列的哪一列的识别信息；以及选择所述存储器阵列的列，并基于所述冗余信息而判定所选择的列地址是否与所述不良列的地址一致；在一致的情况下基于所述识别信息而将所述不良列的一列转换为冗余列的一列，且不将所述不良列的另一列转换为冗余列的另一列而将所述不良列邻接的另一列转换为冗余列的另一列。优选所述选择步骤包含：在选择奇数页面时或选择偶数页面时，基于所述识别信息而判定偶数列或奇数列是否存在不良。
本发明的半导体存储装置的冗余信息的设定方法，所述半导体存储装置包括存储器阵列，所述存储器阵列包括具有多个存储器单元的存储器区域及具有多个存储器单元的冗余存储器区域，所述设定方法包括：检测不良列的地址；识别所述检测出的不良列的偶数列与奇数列的不良型态或组合，并产生识别信息；将用来将所述检测出的不良列转换为所述冗余存储器区域的冗余列的地址信息、及所述识别信息设定于所述半导体存储装置。优选所述不良的组合是识别跨及偶数列与奇数列的不良、或跨及奇数列与偶数列的不良。
根据本发明，保持识别不良列的不良位于偶数列或奇数列的哪一列的识别信息作为冗余信息，且基于该识别信息而进行利用冗余列的不良列救济，因此可消除不存在不良的偶数列或奇数列的多余救济，从而可提高利用冗余存储器的救济效率。
附图说明
图1(A)、图1(B)是示意性地说明以往的闪速存储器的不良列的救济方法的图；
图2是表示本发明的实施例的闪速存储器的一构成例的框图；
图3是表示存储器区块的构成的图；
图4是表示NAND串单元的构成的图；
图5是表示冗余信息存储部的冗余信息的一示例的图；
图6是说明本发明的实施例的闪速存储器的不良列的救济方法的流程图；
图7是说明本实施例的不良列的救济方法的具体例的图；
图8(A)、图8(B)是示意性地说明本发明的实施例的闪速存储器的不良列的救济方法的图；
图9是说明本发明的实施例的冗余信息的设定方法的流程图。
附图标记：
100：闪速存储器
110：存储器阵列
120：输入输出缓冲器
130：地址寄存器
140：控制部
150：冗余信息存储部
160：字线选择电路
170：页面缓冲器/传感电路
180：列选择控制电路
190：内部电压产生电路
Ax：行地址信息
Ay：列地址信息
BLK(0)、BLK(1)、…、BLK(m-1)：存储器区块
BSEL：区块选择线
Col_0、Col_1、Col_2、Col_10、Col_m：列地址
e：偶数列
F：不良
GBL0、GBL1、…、GBLn-2、GBLn-1：位线
H、L：旗标位
MC0、MC1、MC2、MC31：存储器单元
MM：存储器区域
MR：冗余存储器区域
o：奇数列
Red_0、Red_1、Red_2、Red_q：冗余列地址
S100、S102、S104、S106、S108、S110、S200、S210、S220：步骤
SEL_D：漏极侧选择晶体管
SEL_S：源极侧选择晶体管
SGD：漏极侧选择线
SGS：源极侧选择线
SL：共通源极线
Vers：擦除电压
Vpass：导通电压
Vpgm：编程电压
Vread：读出导通电压
WL0～WL31：字线
具体实施方式
接下来，参照附图对本发明的实施方式进行详细说明。本发明可应用于具有各种类型(type)的存储结构的非易失性存储器，此处，例示NAND型闪速存储器作为优选的实施方式。
图2是表示本发明的实施例的NAND型闪速存储器的构成的图。本实施例的闪速存储器100包含存储器阵列110、输入输出缓冲器120、地址寄存器(address register)130、控制部140、冗余信息存储部150、字线(word line)选择电路160、页面缓冲器/传感电路170、列选择控制电路180以及内部电压产生电路190。存储器阵列110包括呈矩阵状排列的多个存储器单元。输入输出缓冲器120连接至外部输入输出端子I/O，且保持输入输出数据。地址寄存器130接收来自输入输出缓冲器120的地址数据(address data)。控制部140接收来自输入输出缓冲器120的指令数据(command data)或外部控制信号而控制闪速存储器100的各部分。冗余信息存储部150存储与存储器阵列110的不良列或救济不良列的冗余列相关的冗余信息。字线(word line)选择电路160从地址寄存器130接收行地址信息Ax，并基于行地址信息Ax的解码(decode)结果而进行区块(block)的选择及字线的选择等。页面缓冲器/传感电路170保持从通过字线选择电路160选择的页面读出的数据，或保持对所选择的页面的写入数据。列选择控制电路180从地址寄存器130接收列地址信息Ay，并基于列地址信息Ay的解码结果而进行页面缓冲器/传感电路170的数据的选择等。内部电压产生电路190产生用于进行数据的读出、编程及擦除等所需的各种电压(编程电压Vpgm、导通电压(passvoltage)Vpass、读出导通电压Vread、擦除电压Vers等)。
存储器阵列110包括沿列方向配置的m个存储器区块(memory block)BLK(0)、存储器区块BLK(1)、…、存储器区块BLK(m-1)。图3是说明一个存储器区块内的构成的图。存储器阵列110包括存储器区域MM与冗余存储器区域MR。存储器区域MM配置着用来进行通常的数据读写的存储器单元。冗余存储器区域MR配置着用来救济存储器区域MM中所包含的不良列的冗余用存储器单元。在一个存储器区块中包含多个页面，在一个页面中包括存储器区域MM的存储器单元及冗余存储器区域MR的存储器单元。
图4表示形成于一个存储器区块内的NAND串的一例。一个存储器区块是在行方向配置多个NAND串NU而构成，这些NAND串NU是多个存储器单元串接而成。在图4的例中，一个存储器区块包含n列(位)NAND串NU，其中一部分被分配至冗余存储器区域MR。例如一个页面包含2K字节(byte)，例如将其中64字节分配至冗余存储器区域MR。配置在第偶数号的位线GBL0、位线GBL2、位线GBL4、…位线GBLn-2构成偶数页面，配置在第奇数号的位线GBL1、位线GBL3、位线GBL5、…位线GBLn-1构成奇数页面。
一个NAND串NU例如包含32个串接的存储器单元MC0～MC31、源极(source)侧选择晶体管SEL_S、及漏极(drain)侧选择晶体管SEL_D。各存储器单元MC0～MC31的栅极(gate)分别连接至对应的字线WL0～字线WL31，源极侧选择晶体管SEL_S及漏极侧选择晶体管SEL_D的各栅极分别连接至源极侧选择线SGS与漏极侧选择线SGD。另外，源极侧选择晶体管SEL_S连接至共通源极线SL，漏极侧选择晶体管SEL_D连接至对应的位线GBL(GBL0～GBLn-1)。
字线WL0～字线WL31、源极侧选择线SGS与漏极侧选择线SGD经由来自区块选择线BSEL的共通地输入至区块选择晶体管的栅极而连接至字线选择电路160。字线选择电路160基于行地址信息Ax而经由区块选择线BSEL选择区块，且根据动作状态而适当驱动所选择的区块的源极侧选择线SGS、漏极侧选择线SGD、字线WL0～字线WL31。
存储器单元MC0～MC31例如包括金属氧化物半导体(Metal OxideSemiconductor，MOS)型晶体管，所述MOS型晶体管包含：隧道(tunnel)氧化膜，形成在信道(channel)上；浮动栅极(floating gate)(电荷蓄积层)，蓄积形成在隧道氧化膜上的电荷；以及控制栅极(control gate)，隔着介电膜而形成在浮动栅极上。典型而言，当在浮动栅极中未蓄积电荷时，即写入数据“1”时，阈值处于负状态，存储器单元MC0～MC31为常通(normally on)。当在浮动栅极中蓄积着电子时，即写入数据“0”时，阈值转换(shift)为正，存储器单元MC0～MC31为常断(normally off)。存储器单元MC0～MC31可为存储二进制数据的单元或存储多进制数据的单元。
连接至各NAND串NU的位线GBL0、位线GBL1、…、位线GBLn-1是经由未图示的位线选择电路而连接在页面缓冲器/传感电路170。在优选的实施方式中，位线选择电路在读出时或编程时，通过偶数位线选择偶数页面或通过奇数位线选择奇数页面，并将所选择的偶数位线或奇数位线连接至页面缓冲器/传感电路170。例如在进行一个页面的读出的情况下，可先将该页的奇数页面接地(ground)于GND等基准电位，并通过传感电路感测偶数页面的位线的电位或电流，接下来，将偶数页面接地于GND等基准电位，并通过传感电路感测奇数页面的位线的电位或电流。在这样分为偶数页面与奇数页面进行读出或编程的情况下，一个传感电路为一对偶数位线及奇数位线所共有，如果偶数页面及奇数页面分别构成一个页面，则页面缓冲器/传感电路170包含一个页面量的传感电路，页面缓冲器保持两个页面量的数据。例如在存储器阵列110的一个页面为2K字节时，在读出动作时，通过传感电路而感测一半即1K字节的偶数位的数据，并保持所感测到的数据，接下来，通过传感电路而感测一半即1K字节的奇数位的数据，并保持所感测到的数据。
另外，在另一实施方式中，页面缓冲器/传感电路170可包含保持与页面缓冲器相同的数据的高速缓冲寄存器(cache register)，高速缓冲寄存器是经由传输栅极而连接至页面缓冲器。在页面缓冲器连接至存储器阵列的所选择的页面的期间，经由高速缓冲寄存器而进行数据的输入输出。
冗余信息存储部150存储存储器区域MM中所包含的不良列(不良位线)的地址信息、或救济不良列的冗余列的地址信息等。不良列是在制品出货时存在的物理性缺陷，不良列例如具有邻接列间的短路、列的断路(开路)、或存储器单元的故障等缺陷。冗余信息包含不良列的地址、用来识别不良列的偶数列或奇数列的哪一列存在不良的旗标位(flagbit)、及用来救济不良列的冗余列的地址等。这种冗余信息在制品出货时存储在例如熔丝ROM或其他非易失性的介质。
图5是通过冗余信息存储部150而存储的冗余信息的一例。在本实施例中，通过冗余存储器区域MR的一组冗余列而救济包含偶数列与奇数列的一组不良列，因此在不良列的列地址中包含偶数列与奇数列，旗标位识别不良列的偶数列与奇数列的哪一列为不良。此处，低逻辑准位的旗标位“L”表示至少偶数列包含不良，高逻辑准位的旗标位“H”表示仅奇数列包含不良。换言之，当存储器阵列的最前的位线从偶数位开始时，旗标位“L”意指不良列的不良从偶数位开始，旗标位“H”意指不良列的不良从奇数位开始。在图5的例中，列地址Col_1为旗标位“H”，因此列地址Col_1的不良为奇数列，列地址Col_2为旗标位“L”，列地址Col_2的不良包含偶数列。该列地址Col_1与列地址Col_2的不良体现出图1(B)的不良列的关系。
列选择控制电路180基于列地址信息Ay而选择位线GBL0～GBLn-1，从而可进行向所选择的位线写入数据或从所选择的位线读出数据。另外，列选择控制电路180是基于存储在冗余信息存储部150的冗余信息，而在列地址信息Ay与不良列的地址一致的情况下，将该列地址信息Ay转换为冗余列的地址。列选择控制电路180是在按照从外部输入的列地址而进行随机的读出或编程的情况下，判定所输入的列地址与不良列的地址是否一致，在一致的情况下，使地址指标(address pointer)移动至冗余列的列地址。另外，在进行序列性的(sequential)读出或编程的情况下，判定从开始列地址递增(increment)的列地址与不良列的列地址是否一致，在一致的情况下，使地址指标移动至冗余列的列地址。此处，应当注意的是，列地址的转换根据表示不良列的属性的旗标位的值而不同。即，在旗标位为“L”的情况下，不良列如图1(A)所示为从偶数列开始的不良，通过一组冗余列而救济包含偶数列与奇数列的一组不良列。与此相对，在旗标位为“H”的情况下，如图1(B)所示，不良列从奇数列开始，因此以不将不存在不良的偶数列置换为冗余列而通过冗余列置换存在不良的奇数列的方式转换列地址。
接下来，参照图6的流程对本实施例的闪速存储器的不良列的救济方法进行说明。当从外部的控制器(controller)将读出指令、地址信息及外部控制信号等输入至闪速存储器时，控制部140基于读出指令而控制闪速存储器的各部分的动作。此处，作为一个读出动作的例，连续地读出通过页面缓冲器/传感电路170保持的数据。因此，列选择控制电路180一边使从地址寄存器130提供的开始列地址逐一递增，一边读出保持于页面缓冲器/传感电路170的数据。列地址的递增也可为通过软件(software)使地址指标移动或使用地址计数器中的任一个。
列选择控制电路180可以上述方式使列地址递增一(S100)，接着参照图5所示的冗余信息而判定列地址是否符合不良列地址(S102)。不良列地址为应当通过冗余列救济或修复的列地址。在列地址与不良列地址不一致的情况下，通过步骤S100使列地址递增一。在列地址与不良列地址一致的情况下，列选择控制电路180参照作为不良列的属性而附加的旗标位来判定旗标位为“H”或“L”(S104)。
在旗标位为“L”时，即在不良列存在于偶数列的情况下，列选择控制电路180使地址指标(address pointer)移动至冗余信息所示的冗余列地址(S108)，进行保持于冗余列的数据的读出。即，具有偶数列与奇数列的一组不良列直接通过冗余列救济，以在偶数页面的读出动作时读出冗余列的一列，且在奇数页面的读出动作时读出冗余列的另一列的方式使地址指标移动。
另一方面，在旗标位为“H”时，即在不良列存在于奇数列的情况下(S104)，列选择控制电路180进而判定是否进行奇数页面的读出动作(S106)。在偶数页面的读出动作时，使不良列地址递增一(S110)，利用冗余列的一列救济递增的不良地址，且在奇数页面的读出动作时，以不使不良列地址递增，而利用冗余列的另一列进行救济的方式控制地址指标的移动(S108)。
此外，本实施例的不良列的救济在其他随机读出动作时、或者随机或序列性的程序动作时，也与所述相同地进行。
图7中表示具体的不良列的救济例。此处，不良列的地址设为“0110011”，图7的上半部分表示旗标位为“L”时(偶数列存在不良时)的列地址转换，图7的下半部分表示旗标位为“H”时(奇数列存在不良时)的列地址的转换。
在如上半部分所示旗标位为“L”的情况下，列地址逐一递增，在将递增的列地址设定为“0110011”时，如果为偶数页面的动作，则将不良列地址转换为冗余列的一列地址(图中以R表示)，另外，如果为奇数页面的动作，则将不良列地址转换为冗余列的另一列地址(图中以R表示)。
在如下半部分所示旗标位为“H”的情况下，在列地址设定(set)为不良列“0110011”时，如果为奇数页面的动作，则将不良地址转换为冗余列的一列地址(图中以R表示)，但如果为偶数页面的动作，则不良地址递增一，将递增的不良地址转换为冗余列的另一列地址。
图8(A)、图8(B)是示意性地表示本实施例的不良列的救济的图，图8(A)、图8(B)分别与图1(A)、图1(B)对应。如图1(A)、图8(A)所示，在列地址Col_2的偶数列e存在不良的情况下，旗标位为“L”，利用一组冗余列Red_0救济不良列Col_2的一组奇数列o与偶数列e。另一方面，如图8(B)所示，在不良列Col_1的奇数列o与不良列Col_2的偶数列e存在不良的情况下，旗标位成为“H”。与以往的救济方法不同，不救济不良列地址Col_1的偶数列e与不良列地址Col_2的奇数列o，而利用冗余列Red_0救济不良列地址Col_1的奇数列o与邻接的不良列地址Col_2的偶数列e。
这样一来，根据本实施例，在将包含偶数列与奇数列的一组列以列单位救济为冗余列的方法中，即便在不良跨及邻接的列的情况下，也能够进行利用一组冗余列的救济，由此，可提高利用冗余存储器的救济效率，从而可改善制品的良率。
此外，在所述实施例中，方便起见而表示页面的最前从偶数列开始的示例，但即便不同于此而从奇数列开始，也可与所述相同地应用本发明。
接下来，参照图9的流程对本实施例的冗余信息的设定方法进行说明。在闪速存储器出货前，执行通过不良品检查装置或外部的控制器预先决定的测试序列(sequence)等，由此检测闪速存储器的不良列(S200)。例如从芯片外部进行写入动作，将从存储器阵列读出的数据与写入数据进行比较(验证(verify))，并基于验证结果而检测不良列等。或根据擦除指令而以区块单位进行擦除，并基于擦除验证结果而检测不良列。接下来，识别所检测出的不良列的不良形态或组合(S210)。成为哪种识别信息也可能取决于闪速存储器的动作形式，例如识别不良列的不良是否存在于偶数列或奇数列(如上述旗标位)。或也可为从偶数列跨及至奇数列的不良的组合或从奇数列跨及至偶数列的不良的组合的识别。接下来，将如图5所示的冗余信息设定在闪速存储器的熔丝ROM或其他非易失性存储部(S220)。
以上所述对本发明的优选的实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，可在权利要求中所记载的本发明的主旨的范围内进行各种变形、更改。

Claims (9)

1.一种半导体存储装置，其特征在于，包括：
存储器阵列，具有包括多个存储器单元的存储器区域及包括多个存储器单元的冗余存储器区域，所述存储器区域的每一列的地址对应至一组的偶数列与奇数列；
冗余信息存储部，存储冗余信息，所述冗余信息包含不良列的地址、识别所述不良列的不良位于偶数列或奇数列的哪一列的识别信息、及用来救济所述不良列的所述冗余存储器区域的冗余列的地址；以及
列选择控制电路，基于列地址而选择所述存储器阵列的列，
其中，所述列选择控制电路是基于所述冗余信息而判定所述列地址是否与所述不良列的地址一致，在一致的情况下基于所述识别信息而将所述不良列的一列转换为所述冗余列的一列，且不将所述不良列的另一列转换为所述冗余列的另一列而将所述不良列邻接的另一列转换为所述冗余列的另一列。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述不良列的一列为奇数列，且所述不良列的另一列为偶数列。
3.根据权利要求1所述的半导体存储装置，其特征在于，所述不良列的一列为偶数列，且所述不良列的另一列为奇数列。
4.根据权利要求1所述的半导体存储装置，其特征在于，所述列选择控制电路在选择奇数页面时或选择偶数页面时，基于所述识别信息而判定偶数列或奇数列是否存在不良。
5.根据权利要求4所述的半导体存储装置，其特征在于，半导体存储装置还包含页面缓冲器，所述页面缓冲器保持从所述存储器阵列的所选择的页面读出的数据、或保持编程于所选择的页面的数据，所述列选择控制电路选择保持于所述页面缓冲器的奇数页面或偶数页面的数据。
6.一种半导体存储装置的不良列的救济方法，所述半导体存储装置包括存储器阵列与冗余信息存储部，所述存储器阵列具有包括多个存储器单元的存储器区域及包括多个存储器单元的冗余存储器区域，其特征在于，包括：
存储冗余信息于所述冗余信息存储部，所述冗余信息包含将存储器区域的偶数列与奇数列设为一组的不良列的地址、用来救济所述不良列的所述冗余存储器区域的冗余列的地址、及用来识别所述不良列的不良位于偶数列或奇数列的哪一列的识别信息；以及
选择所述存储器阵列的列，并基于所述冗余信息而判定所选择的列地址是否与所述不良列的地址一致；在一致的情况下基于所述识别信息而将所述不良列的一列转换为所述冗余列的一列，且不将所述不良列的另一列转换为所述冗余列的另一列而将所述不良列邻接的另一列转换为所述冗余列的另一列。
7.根据权利要求6所述的不良列的救济方法，其特征在于，所述选择步骤包含：在选择奇数页面时或选择偶数页面时，基于所述识别信息而判定偶数列或奇数列是否存在不良。
8.一种半导体存储装置的冗余信息的设定方法，所述半导体存储装置包括存储器阵列，所述存储器阵列包括具有多个存储器单元的存储器区域及具有多个存储器单元的冗余存储器区域，其特征在于，包括：
检测不良列的地址；
识别检测出的所述不良列的偶数列与奇数列的不良型态或组合，并产生识别信息；以及
将用来将检测出的所述不良列转换为所述冗余存储器区域的冗余列的地址信息及所述识别信息设定于所述半导体存储装置。
9.根据权利要求8所述的设定方法，其特征在于，所述不良的组合是识别跨及偶数列与奇数列的不良、或跨及奇数列与偶数列的不良。
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