CN101002282A - 半导体存储装置及其冗余方法 - Google Patents

Abstract

一种连接至全域位线及全域字线以矩阵设置之存储单元之存储区块构成共享位线之存储区块列的半导体存储装置，在全域字线接线方向发展该存储区块列，其中存储区块列中至少两个彼此相邻以构成欲补救单元，而冗余区块是设置与该存储区块列共享全域位线，该存储区块列设置在各个欲补救单元，且冗余区块数量小于包含在该欲补救单元之存储区块列的数量。将制程及电路最佳化能增强产量。故能提供缺陷补救所需的最小数量的冗余存储区块。在将该半导体存储装置增加的晶片尺寸缩到最小的同时能够改善冗余补救效率。

Description

半导体存储装置及其冗余方法

技术领域

本发明是关于具有用以补救存取不良(access-defective)的存储单元(memory cell)的冗余补救功能(redundancy remedy function)及其冗余方法。详而言之，本发明是关于晶片上的面积效率及补救效率的冗余补救功能。

背景技术

设置具有初步存储单元的冗余区域。假使半导体存储装置的存储单元或连接至该存储单元的位线有缺陷，则广泛地使用冗余补救，该冗余补救系利用将被存取的存储单元地址来存取在该冗余区域的该存储单元。

以具有冗余补救功能的非挥发性存储装置为例。除了通过以冗余位线替换连接至作为冗余单元的多个存储单元的位线以进行冗余补救的列冗余功能(column redundancy function)外，可在执行批次操作(batch operation)(例如通过具有预定存储单元数量的存储区块的信息抹除)时设置区块冗余功能(block redundancy function)，俾能通过以冗余存储区块替换作为冗余单元的该存储区块来进行冗余补救。

在此，注意到该区块冗余功能。在该半导体存储装置上使用冗余存储区块的冗余补救效率对晶片上增加的占用区(occupied area)而言为取舍关系(trade-offrelation)。以下将综述冗余存储区块排列构造。

在以下所述的专利文献1中，如图17所示，存储架构110具有n×m个存储区块的存储单元阵列111。设置在该阵列111的该存储区块系由标为V1、V2、…、Vn的垂直区块群组及标为H1、H2、…、Hm的水平区块群组所构成。行冗余区块R1、R2、…、Rn则分别设置在该垂直区块群组V1、V2、…、Vn。

将被存取的行地址ADr通过垂直区块群组提供至列解码器112及储存不良行地址的存储矩阵114。当该行地址ADr符合该不良行地址时，便从该存储矩阵114输出冗余单元行的选择信号至该行解码器112及列解码器113。含有该不良行地址的区块则被属于含有该区块的该垂直区块群组的冗余区块替换。该冗余区块替换系由该垂直区块群组进行。

在以下所述的专利文献2中，如图24所示，字线解码器WLDEC、位线解码器ABLDEC以及源极线解码器ASLDEC由16个单元阵列ACLA提供。该单元阵列ACLA具有64个区块且沿位线有两个冗余区块。该两个冗余区块设置在该单元阵列ACLA的两端。

冗余区块的替换由该单元阵列ACLA将不良列地址替换为冗余列。含有该不良列地址的区块则被属于含有该区块的该单元阵列ALCA的冗余区块替换。该冗余区块替换由该单元阵列ALCA进行。

在以下所述的非专利文献中，如图25所示，在快闪存储中，存储单元阵列区域可分割为四个存储组(bank)及介于这些存储组之间用来设置在中央部份的周边电路，在设置该周边电路的该中央部份的一角则增设四个冗余区块。各个该冗余区块能以属于任何存储组的存储区块替换。

该冗余区块的该存储单元连接至专属字线及专属位线并由专属列解码器及专属列解码器所控制。

以下为上述的先前技术文献。

专利文献1：日本未审查公开专利申请案第2001-229691号

专利文献2：日本未审查公开专利申请案第2002-269994号

非专利文献：IEEE J.of Solid-State Circuits，第37册，第1485-1492页，2002年11月

在专利文献1与2所描述的技术中，冗余区块由该垂直区块群组所提供(专利文献1)或由该单元阵列ACLA所提供(专利文献2)。可补救的存取不良部分的数量能增加以增强半导体存储装置的产量(yield)。

一般而言，半导体存储装置中存储单元的存取不良不会持续整个制造期间并能通过改善制程及电路功能而降低不良的情况。通过稍后的改善，一些在制造初期阶段所需的冗余区块可以变成不需要。在此情况下，一些未用的冗余区块将留在晶片上，导致晶片尺寸增加。该晶片尺寸增加指每半导体晶圆(semiconductor wafer)的有效晶片的数目减少。在考虑使用该冗余区块进行缺陷补救时，由于以小单元(例如该垂直区块群组)供应该冗余区块导致有效晶片数目减少，而该每晶片的制造成本会增加。

在非专利文献中，该冗余区块的数目受到限制以改善由于未用的冗余区块而增加晶片尺寸的问题。

在非专利文献中，该冗余区块设置在存储组之间的该周边电路区域，并连接至不同于与这些存储组的该存储区块连接的专属字线及位线，且具有专属的行解码器及列解码器。当该冗余区块提供该列冗余功能时，该字线及位线不同于这些存储组的存储区块的字线及位线。必须设置专属的列冗余判断电路。

在晶片的该占用区上设置这些专属接线及专属电路会增加该晶片尺寸。同样地，每半导体晶圆的有效晶片数目减少，而该每晶片的制造成本系会增加，仍是个问题。

在非专利文献中，冗余区块的数目受到限制以改善由于未用的冗余区块而增加晶片尺寸的问题。

在非专利文献中，该冗余区块设置在存储组之间的该周边电路区域，并连接至不同于与这些存储组的该存储区块连接的专属字线及专属位线，且具有专属列解码器及专属列解码器。

这些专属接线及专属电路会增加该晶片尺寸。每半导体晶圆的有效晶片数目减少，而该每晶片的制造成本会增加。

本发明为解决该先前技术的该等问题中至少一者而研创。本发明的目的在提供半导体存储装置及该半导体存储装置的冗余补救方法，该方法能在缩减增加的晶片面积同时，提供有效冗余补救的冗余存储区块排列，并能对冗余存储区块进行有效的偏压施加。

发明内容

本发明为鉴于上述问题而研创，其目的在于提供半导体装置，包括：位线；与该位线交叉的字线；及连接至该位线与该字线的存储单元，该存储单元以矩阵排列以形成存储区块，多个该存储区块以位线接线方向排列共享各自的位线以形成以字线接线方向排列的存储区块列(memory block column)，其中存储区块列中至少两个彼此相连构成欲补救单元(to-be-remedied unit)，而用以进行冗余的冗余存储区块(以与该存储区块列分享位线方式设置)设置在各个欲补救单元，且冗余存储区块的数量小于属于该欲补救单元的存储区块列的数量。

在该半导体存储装置中，为进行冗余，冗余存储区块的数量小于构成欲补救单元的存储区块列的数量。该冗余存储区块以与该存储区块列共享位线的方式设置。

透过改善该半导体存储装置的制程及电路功能能将制造及电路最佳化而增强产量。能提供该半导体存储装置的冗余所需的冗余存储区块。在将该半导体存储装置增加的晶片尺寸缩到最小的同时能改善冗余补救效率。

冗余存储区块并非在存储区块列旁边而是局部出现在预定的存储区块列。由于位线为共享，故不需布局该冗余存储区块的专属位线。而诸如专属的列解码器及预充电电路的专属控制电路亦不需要。设置的冗余存储区块本身的最小量。具有该冗余存储区块排列的晶片占用区则能缩到最小。

并且，本发明的该半导体存储装置其特征在于通过属于该欲补救单元的该存储区块列将区块分为冗余存储子区块来设置冗余存储区块，而各个欲补救存储子区块的存储容量等于被一因子(1除外)除的该存储区块的存储容量，该因子用以将属于该补救单元的存储区块列的数量分解为因子。再者，该冗余存储子区块以位线接线方向设置在存储区块列的一端。

冗余存储区块分配地设置在存储区块列的一端。该冗余存储区块并非突出地设置在该存储区块列的一端。故能避免效率不佳的布局，例如具有该突出排列的接线旁路。用来发展存储区块的存储区域的周边边缘的不均匀现象能降低以实现具有良好接线效率的布局。

并且，冗余存储子区块其特征在于其通过该存储区块具有的存储容量单元以位线接线方向设置在该存储区块列的任一端。

该冗余存储子区块通过该存储区块具有的存储容量单元而紧密地设置。当存储单元为非挥发性存储单元时，能容易地进行诸如批次抹除的偏压施加。

该冗余存储子区块其特征在于其为至少通过该存储区块具有的存储容量单元设置在第一井区(well region)。该冗余存储子区块通过冗余的存储容量单元设置在相同的该第一井区。对该井区的偏压施加能由冗余单元进行。

该第一井区至少与一个第二井区电性连接，而在该第二井区中至少设置一个存储区块。对设置有冗余存储子区块的该第一井区的偏压施加可由设置有存储区块的该第二井区的偏压电路进行。不需设置专属偏压电路。第一井区与该第二井区电性连接通过相同的井区所构成。

并且，该第一井区电性地形成与设有存储区块的该第二井区分离。

本发明的该半导体存储装置其特征在于冗余存储区块设置在没有存储区块(存在于该欲补救单元)的区域。如果存取预定存储区块的信息被指示在特定排列位置而不是基本排列位置上将被设置的特定存储区块的信息所替换，没有存储区块的区域为留在该基本排列位置的存储区块的开放区域。根据该半导体存储装置的该存储区块排列规格所留下的该开放区域能有效地使用。该开放区域存在于在位线及字线接线方向上设置并发展的存储区块的一角。位线与字线皆能与周边存储区块共享。不需专属接线及控制电路。冗余存储区块不需专属排列区域。由于该冗余存储区块排列的晶片占用区并未增加。

该特定存储区块系统启动资讯存于非挥发性存储装置的启动区块(boot block)。该特定排列区域可设置在预定存储区域(例如存储组)的磁头位置(head position)。

根据为达到该目的而研创的本发明，在该半导体存储装置的该冗余补救方法中，其中冗余存储区块通过属于该欲补救单元的该存储区块列将区块分为冗余存储子区块而设置，而各个欲补救存储子区块的存储容量等于被一因子(1除外)除的该存储区块的存储容量，该因子用以将属于该补救单元的存储区块列的数量分解为因子，该冗余补救方法包括以下步骤：用以判断含有由输入地址所指的存储单元的该存储区块是否为不良存储区块，以及假使有多个不良存储区块，该不良存储区块的判断识别码(judging identifier)的冗余判断步骤；以及根据用以识别该因子(用以因子分解)的各个存储容量的存储单元的地址，且如有需要根据该识别码，来分配冗余存储子区块给所判断的不良存储区块的冗余替换步骤。

在该半导体存储装置的该冗余补救方法中，当分配时，对冗余存储子区块，由存储区块列数量的用以因子分解的因子所分割的不良存储区块，用以识别存储区块的存储单元的地址能使用。假使有多个不良存储区块，便决定被分配的冗余存储子区块使用识别码来识别各个该不良存储区块。

该地址为用来识别存储区块的字线的列地址。由预定行地址单元分割的不良存储区块能分配至冗余存储子区块。冗余存储子区块在字线接线方向上的宽度能与存储区块在字线接线方向上的宽度相同。

该地址及该识别码能被视为用来识别设有冗余存储子区块的存储区块列的列地址。

附图说明

图1为显示半导体存储装置的存储区块排列的布局示意图；

图2为显示根据第一实施例的冗余存储区块分割排列的布局示意图；

图3为存储区块的电路图；

图4为显示冗余存储子区块的电路图；

图5为显示根据该第一实施例中存储区块对冗余存储子区块分配的概念图；

图6为显示该第一实施例的全域字线解码电路；

图7为显示该第一实施例的局部字线选择器电路；

图8为显示在抹除操作中，全域字线的负偏压施加电路；

图9为显示该第一实施例的位线选择信号解码电路；

图10为显示根据第二实施例的冗余存储区块分割排列的布局示意图；

图11为显示该第二实施例的全域字线解码电路；

图12为显示该第二实施例的局部字线选择器电路；

图13为显示该第二实施例的位线选择信号解码电路；

图14为显示根据第三实施例的冗余存储区块排列的布局示意图；

图15为显示根据第四实施例的存储区块对冗余存储子区块分配的概念图；

图16为显示该第四实施例的全域字线解码电路；

图17为显示该第四实施例的局部字线选择器电路；

图18为显示该第四实施例的位线选择信号解码电路；

图19为显示根据该第一实施例含有该冗余存储区块分割排列的冗余存储区块的第一井区分割范例的布局示意图；

图20为显示该第一井区分割范例的井区偏压电路；

图21为显示根据该第一实施例含有该冗余存储区块分割排列的冗余存储区块的第二井区分割范例的布局示意图；

图22为显示该第二井区分割范例的井区偏压电路；

图23为显示专利文献1的冗余区块构造的概念图；

图24为显示专利文献2的冗余区块构造的概念图；以及

图25为显示非专利文献的冗余区块构造的概念图。

具体实施方式

兹将参考图1至22的图式而详细描述根据本发明的半导体存储装置的冗余补救方法及使用该半导体存储装置的实施例。

图1显示通过半导体存储装置中预定存储容量来控制存储单元区域的存储区块排列构造的范例。在该图中，该存储区块排列以非挥发性存储装置的快闪存储作为半导体存储装置而作为范例来显示。

在该快闪存储中，存储区块单元通常为进行批次抹除的最小存储容量单元，也就是所谓的区块单元。该存储区块以矩阵方式设置在垂直及水平方向。在下列叙述中，全域位线(global bit line)在垂直方向接线延伸通过该存储区块，而全域字线(global word line)则在水平方向接线。该存储区块在垂直方向配置以形成存储区块列。该垂直方向称为列方向。该水平方向称为列方向。

该存储单元区域分为可单独地进行存取操作的存储组。依据规格可有各种方法将该存储单元区域分为存储组。在图1中，设有保有大容量的两个大存储组(存储组B及C)及具有相对较小容量的两个小存储组(存储组A及D)。具有一个区块容量的存储区块在系统启动时分配至各个该小存储组(存储组A及D)作为启动程式的储存区域的启动扇区(boot sector)。在此情况中，该启动扇区由其具体性不设置在该存储组的磁头地址(head address)而可分离地设置在该存储组的上端。在特定排列中，留在该存储组A及D给一个存储区块的区段作为没有存储区块的区域11A及11D。

图2显示当设置冗余存储区块在具有图1的该存储组构造的半导体存储装置的第一实施例。通过在该大存储组(存储组B及C)的排列情况作为范例来描述该第一实施例。在此实施例中，冗余存储区块分离地设置在存储区块列的最下端。

以下将描述该存储组B。该存储组C能具有相同构造。该小存储组(存储组A及D)能具有相同构造。

地址识别存储区块列为地址信号Ae及Af。由(Ae，Af)＝(0，0)、(0，1)、(1，0)、及(1，1)可选择四个设置在该存储组B且通过在该图中由左至右在列方向m＝0至3所识别的存储区块。在预定位元位置具有预定位元数量的地址(未图示)，识别存储区块的列方向且由存储区块列识别信号SELn(n＝0，1...)所识别。

图3为存储区块电路图。图4为分离的冗余存储区块的电路图。

在图3所示的存储区块中，八个在列方向配置的存储单元MC通过列及局部位线(local bit line)LBLm(0)、LBLm(1)、LBLm(2)、及LBLm(3)设置在列方向的四个列中且连接至参考电压ARVSS，该参考电压ARVSS连接至含有接地电位的预定电位。

该局部位线LBLm(0)、LBLm(1)、LBLm(2)、及LBLm(3)透过选择电晶体MY连接至全域位线GBLm(0)、GBLm(1)、GBLm(2)、及GBLm(3)。该全域位线及该局部位线的电子连接通过该选择电晶体MY的传导进行。该全域位线GBLm(0)及GBLm(1)通过位线选择信号SECn(0)传导控制。该全域位线GBLm(2)及GBLm(3)则由位线选择信号SECn(1)传导控制。

在该存储单元MC的选择中，选择电晶体MX由全域字线GWLn(0)至GWLn(3)及局部字线选择信号VWLn(0)及VWLn(1)选择以启动局部字线LWL(0)至LWL(7)。

在该存储单元MC的选择中，在列方向的八个单元的识别动作由地址信号Aa、Ab、及Ac进行。由列方向的两个列的识别动作由地址信号Ad进行。电流路径设立在两个单元及全域位线间以进行信息存取。

图4所示的冗余存储子区块(sub-block)分为四个用以排列的存储区块列。该两个存储单元MC以列排列。该存储区块及该全域位线GWLn(0)至GWLn(3)能共享。如图3的同样方法，冗余局部位线LBLRm(0)、LBLRm(1)、LBLRm(2)、及LBLRm(3)通过冗余位线选择信号SECR(0)及SECR(1)选择该选择电晶体MY而连接至该全域位线GBLm(0)及GBLm(3)。

图4的该冗余存储子区块由图3的该存储区块在列方向的相邻两个单元所分割。冗余全域字线GWLR透过由该冗余局部字线选择信号VWLm(0)及VWLm(1)所选择的选择电晶体MX而启动冗余局部字线LWLR(0)及LWLR(1)。该冗余局部字线选择信号VWLm(0)及VWLm(1)能与图3的该存储区块共享。在列方向的两个单元能由如图3的该地址信号Aa识别。

图5为示意地显示分离的存储区块为在存储区块列(m＝0至3)的冗余存储子区块的冗余补救(redundancy remedy)。故构成在该存储区块的列方向分为四个的该冗余存储子区块。在图5中，设置在m＝1的该存储区块列的存储区块为冗余补救。以相同方法，设置在其他存储区块列(m＝0，2及3)的存储区块则通过该地址信号Ab及Ac所识别的相邻两个单元分配至不同的冗余存储子区块。具体而言，由(Ab，Ac)＝(0，0)所识别的分离的该存储单元以该存储区块列为m＝0的该冗余存储子区块替换；由(Ab，Ac)＝(1，0)所识别的分离的该存储单元以该存储区块列为m＝1的该冗余存储子区块替换；由(Ab，Ac)＝(0，1)所识别的分离的该存储单元以该存储区块列为m＝2的该冗余存储子区块替换；由(Ab，Ac)＝(1，1)所识别的分离的该存储单元以该存储区块列为m＝3的该冗余存储子区块替换。

图6至9显示根据图3及图4的该电路构造而在冗余补救实现分离替换的电路范例。图6显示全域字线解码电路。图7显示局部字线选择电路。图8显示对全域字线进列抹除操作的负偏压施加电路。图9显示位线选择信号解码电路。

在图6中，在该全域字线解码电路的冗余处理没有进行时，便在该地址信号Ab及Ac的逻辑组合执行AND运算以输出子区块识别信号GWn(0)至GWn(3)，俾使在存储区块列方向的八个单元能被识别为以两个单元构成的子区块。该子区块识别信号GWn(0)至GWn(3)在其与非冗余信号的AND运算输出信号RED/及该存储区块列识别信号SELn之间作AND运算以输出该全域字线信号GWLn(0)及GWLn(3)。该非冗余信号RED/及该存储区块列识别信号SELn的该AND运算输出根据该非冗余信号(RED/＝Hi)指示没有进行冗余处理及该存储区块列识别信号(SELn＝Hi)指示存储区块被选择而启动。在冗余处理没有进行时，则对所选的存储区块列启动对应至由该地址信号Ab及Ac所识别的子区块的该全域字线信号(GWLn(0)至GWLn(3)的任一者)。

在该全域字线解码电路中冗余处理有进行时，该冗余全域字线GWLR的启动与否根据该非冗余信号RED/的逻辑反相而不管该地址信号Ab及Ac。当该非冗余信号RED/位于低位准时(RED/＝Lo)，在冗余处理有进行时，该冗余全域字线GWLR则启动至高位准。透过冗余存储子区块分离地设置在存储区块列，该冗余全域字线GWLR共享地接线且在冗余处理进行时被启动，因而可共享地提供启动信号给所有该冗余存储子区块。

图7为显示该局部字线选择信号VWL(0)至VWL3(1)的选择器电路。该地址信号Aa、Ae、及Af的逻辑组合连同该非冗余信号RED/输入至NAND逻辑闸。在冗余处理没有进行(RED/＝Hi)时，则选择该地址信号Aa、Ae、及Af的八个组合的其中一者以输出低位准。然后，在输入输出信号为低位准的后期(later-stage)NAND逻辑闸中，则不管其他两个输入信号而输出高位准信号以选择该局部字线选择信号(VWL0(0)至VWL3(1))的任一者。根据该地址信号Ae及Af选择该存储区块列(m＝0至3)的其中一者(参阅图2)。根据该地址信号Aa选择在该存储区块列的该局部字线选择信号VWLm(0)或VWLm(1)(m＝0至3)(参阅图2及图3)。

第二输入信号为三个输入该后期NAND逻辑闸的信号中的非抹除信号Erase/。在抹除时以低位准一起将该局部字线选择信号VWL0(0)至VWL3(1)启动至高位准，俾使该全域字线连接至该局部字线。在图8所示在抹除操作时的该全域字线GWL及该冗余全域字线GWLR的该负偏压电路中，假使进行冗余处理(RED/＝Lo)以导通该开关，该非抹除信号Erase/为低位准。该冗余全域字线GWLR受到偏压成为负电压。该冗余全域字线GWLR共享地连接至所有构成该冗余存储区块的冗余存储子区块。故能对该冗余存储区块执行该批次抹除操作。

第三输入信号为该OR运算电路的输出信号。输入该OR运算电路者，为该非冗余信号RED/、该子区块识别信号GWn(0)至GWn(3)的该NAND逻辑闸电路的输出信号及选择该局部字线选择信号的该地址信号Aa(VWLm(0)及VWLm(1)(m＝0至3)的任一者)。当该子区块识别信号及该地址信号Aa皆为高位准时，假使进行冗余处理(RED/＝Lo)，该OR运算电路的输出信号为低位准。存储区块的行方向上由八个单元的两个单元组成的子区块由该子区块识别信号GWn(0)至GWn(3)所识别以识别出由存储区块列所设置的冗余存储子区块。具体而言，由在存储区块的子区块识别信号GWn(0)所识别的两个单元的该区块行能以在该存储区块列为m＝0的该冗余存储子区块作替换。以相同方法，由该子区块识别信号GWn(1)至GWn(3)所识别的两个单元的该区块行能以在该存储区块列为m＝1至3的该冗余存储子区块作替换。在冗余存储子区块的该识别动作由该地址信号Aa进行。

在图9中，在该位线选择信号解码电路中冗余处理没有进行时，由该非冗余信号RED/及该存储区块行识别信号SELn所产生的该NAND逻辑闸输出信号、该地址信号Ad及其反相信号输入该NOR逻辑闸以输出该位线选择信号SECn(0)及SECn(1)。当位于低位准的该输出信号根据指示冗余处理并未进行的该非冗余信号(RED/＝Hi)及指示存储区块行被选择的该存储区块行识别信号(SELn＝Hi)而从该NAND逻辑闸输出时，该地址信号Ad及其反相信号经过反相而输出该位线选择信号SECn(0)及SECn(1)。如图3所示，该地址信号Ad通过在存储区块中列方向的两列的识别信号。

在图9中，在该位线选择信号解码电路中进行冗余处理时，该非冗余信号RED/输入该NOR逻辑闸，取代了在假使冗余处理没有进行时在该电路的该NAND逻辑闸的输出信号。在进行冗余处理(RED/＝Lo)时，该位线选择信号SECn(0)及SECn(1)根据该地址信号Ad及其反相信号而输出。

图10显示当冗余存储区块设置在具有图1的该存储组构造的该半导体存储装置的第二实施例。通过在该小存储组(存储组A及D)的排列情况作为范例来描述该第二实施例。在此实施例中，冗余存储区块设置在存储区块列中没有存储区块的区域。

以下将描述该存储组A。该存储组D能具有相同结构。当没有存储区块的区域存在时，该大存储组(存储组B及C)能具有相同结构。

在该存储组A中，具有磁头地址的存储区块为启动扇区并通过存储区块列分离地设置在该存储组的最上方，而一个区块的开放区域出现在最下方。在图10中，在该存储区块列为m＝0的处在由SEL16指示的存储区块行中，存在没有存储区块的区域。冗余存储区块设置在没有存储区块的该区域。根据该第二实施例，该存储区块及该冗余存储区块具有如图3所示的该存储区块的相同电路结构。

图11至13显示根据图3的该电路结构而实现冗余补救的电路范例。图11显示全域字线解码电路。图12显示局部字线选择器电路。13图显示位线选择信号解码电路。

在图11中，假使冗余处理没有进行，该全域字线解码电路与图6所示的该第一实施例的电路相同，在此便不再赘述。在该全域字线解码电路，假使冗余处理有进行，则经过对该地址信号Aa及Ac(参阅图3)的该逻辑组合作AND运算后的该输出信号输入两个后期AND电路。指示设有冗余存储区块的区块行的该存储区块行识别信号SEL16及该非冗余信号RED/输入至该后期AND电路的其中一者。冗余信号RED则输入至其他后期AND电路。该后期AND电路的该输出信号输入至该OR电路。当冗余存储区块行被选择时(SEL16＝Hi)，经由该AND电路的其中一者在冗余处理没有进行(RED/＝Hi)时，或经由其他AND电路在冗余电路有进行时(RED＝Hi)，启动对应至该地址信号Aa及Ac的该全域字线(GWL16(0)至GWL16(3)的任一者)。

当设置在该存储区块行SEL16的存储区块被存取时，经由该AND电路的其中一者在冗余处理没有进行时，或经由其他AND电路在冗余电路有进行时，启动该区块行SEL16的该全域字线。选择四条全域字线的任一条来启动。没有设有冗余存储区块的存储区块的区域与设有存储区块的该区块行SEL16相同，因而能共享全域字线。该区块行SEL16的该存储区块及该冗余存储区块能通过相同的地址信号Aa及Ac选择全域字线。

图12为显示该局部字线选择信号VWL0(0)至VWL3(1)的选择器电路。该地址信号Aa、Ae、及Af的该逻辑组合连同该非冗余信号RED/输入至该AND电路。除了该地址信号Ae及Af皆位在低位准(Ae/＝Af/＝Hi)，该AND电路的该输出信号为该局部字线选择信号VWL1(0)至VWL3(1)。除了设有冗余存储区块的该存储区块列(m＝0)，选择该存储区块列(m＝1至3)的该局部字线选择信号VWL1(0)至VWL3(1)被选择。

在该局部字线选择信号VWL0(0)及VWL0(1)的选择中，该地址信号Aa、Ae、及Af的该AND电路输出信号与由该冗余信号RED及将输出的该地址信号Aa的该AND运算结果经过OR运算而得出。当该地址信号Ae及Af该存储区块列为m＝0的选择信号且皆位在低位准时(Ae/＝Af/＝Hi)，假使冗余处理没有进行(RED/＝Hi)，便根据该地址信号Aa而被选择。假使冗余处理有进行(RED＝Hi)，便选择对应至该地址信号Aa的信号。

在图13中，该位线选择信号解码电路，在冗余处理没有进行时，与图9所示的该第一实施例的电路相同，在此便不再赘述。在该位线选择信号解码电路进行冗余处理时，不是在图9电路中该非冗余信号RED/，而是将该存储区块行识别信号SEL16及该冗余信号RED的该NOR逻辑闸输出信号输入至该NOR逻辑闸。在该SEL16的该存储区块行中，假使冗余处理有进行(RED/＝Lo)，该位线选择信号SEC16(0)及SEC16(1)根据该地址信号Ad及其反相信号而被输出。

图14为显示当在具有图1的该存储组结构的该半导体存储装置设置冗余存储区块时的第三实施例。通过在该大存储组(存储组B)的排列情况作为范例来描述该第三实施例。在此实施例中，冗余存储区块设置在存储区块列的最下端。该存储组C及该小存储组(存储组A及D)能具有相同构造。冗余存储区块设置在该大存储组B及该小存储组A间的部分该周边电路区域，并在相同存储区块列(m＝3)中共享全域位线。因此而不需要专属全域位线及解码电路。由于该冗余存储区块排列，晶片上的该占用区能缩到最小。

当冗余存储区块设置在存储区块列的最上端而非最下端时，能获得同样功能及效果。在设有冗余存储区块的存储区块列中，除m＝3外，位置为m＝0至2的任一者能获得同样功能及效果。根据该周边电路(例如Y解码器及接线)的排列能设置在适当的位置。故能将对在该周边区域的电路排列的影响减至最小。

图15显示当分离的冗余存储子区块由存储区块列设置时的第四实施例。在该第一实施例中(图2)，冗余存储子区块在行方向被分为四个。在该第四实施例中，冗余存储子区块在行方向被分为两个。在图15中，两个设置在该存储区块列为m＝0，3的存储区块冗余补救。设置在存储区块列为m＝0或1的该存储区块被设置在存储区块列为m＝0及1的该冗余存储子区块所替换。设置在存储区块列为m＝2或3的该存储区块被设置在存储区块列为m＝2及3的该冗余存储子区块所替换。

通过在行方向由该地址信号Ab及Ac识别的相邻四个单元，存储区块被分配至不同的冗余存储子区块。具体而言，分离地设置在该存储区块列为m＝0及1或m＝2及3的该存储区块中，由(Ab，Ac)＝(0，0)及(1，0)所识别的该存储单元被该存储区块列为m＝0或m＝2的该冗余存储子区块所替换。由(Ab，Ac)＝(0，1)及(1，1)所识别的该存储单元被该存储区块列为m＝1或m＝3的该冗余存储子区块所替换。

由m＝0及1的该存储区块列构成欲补救单元(to-be-remedied unit)。设置在m＝0及1的该存储区块的冗余为冗余a且被标为冗余信号REDa。由m＝2及3的该存储区块列构成欲补救单元。设置在m＝2及3的该存储区块的冗余为冗余b且被标为冗余信号REDb。

一般而言，在分离设有冗余存储子区块的该欲补救单元中，该冗余存储子区块的区块尺寸利用构成该欲补救单元的存储区块列数量分解为因子之一因子(1除外)，将存储区块的该区块尺寸分割而获得。当该欲补救单元由如该第一实施例所示的四个存储区块列所构成时，用来因子分解的因子为2及4。冗余存储子区块的该区块尺寸为存储区块的1/2(图15)及1/4(图5)。当该欲补救单元由八个存储区块列所构成时，用来因子分解的因子为2、4及8。冗余存储子区块的该区块尺寸为存储区块的1/2、1/4及1/8。

图16至图18为显示实现该第四实施例的该分离替换的电路范例。图16为显示全域字线解码电路。图17为显示局部字线选择器电路。图18为显示位线选择信号解码电路。

在图16中，该全域字线解码电路在冗余处理没有进行时与图6所示的该第一实施例相同，在此便不再赘述。在该全域字线解码电路冗余处理有进行时，该非冗余信号REDa/及REDb/的该AND电路输出信号、该地址信号Ab及其反相信号输入至该NOR逻辑闸以输出该冗余全域字线信号GWLR(0)及GWLR(1)。当位于低位准的该输出信号根据该非冗余信号指示(REDa/＝Lo或REDb/＝Lo)至少冗余a及b的其中一者为冗余而从该AND电路输出时，该地址信号Ab及其反相信号经过反向以输出该冗余全域字线信号GWLR(0)及GWLR(1)。如图3所示，该地址信号Ab在行方向识别相邻两单元的地址信号。

在图17的该局部字线选择器电路中，在选择该局部字线选择信号VWL0(x)及VWL1(x)(x＝0及1)时，输入该非冗余信号REDa/，而不是在图7所示的该第一实施例的该电路图的该非冗余信号RED/。在选择该局部字线选择信号VWL2(x)及VWL3(x)(x＝0及1)时，输入该非冗余信号REDb/。该非冗余信号REDa/是指示该冗余a并控制该存储区块列为m＝0及1的该冗余。该非冗余信号REDb/是指示该冗余b并控制该存储区块列为m＝2及3的该冗余。该选择器的电路结构与图7相同并具有相同功能及效果，故在此不再赘述。

在图18的该位线选择信号解码电路中，将该非冗余信号REDa/及REDb/的该NAND电路输出信号输入该地址信号Ad及其反相信号所输入的该NOR逻辑电路的其他端子，而不是输入图9中该第一实施例的该电路图的非冗余信号RED/。该冗余位线选择信号SECR(0)及SECR(1)输出作为该NOR逻辑闸的该输出信号。

除了输入该地址信号Ad而不是该地址信号Ab外，其具有与图16电路相同的电路结构。

图19至22为显示根据该第一实施例，存储区块列含有适应该冗余存储区块分离排列的冗余存储区块的井区(well region)的两个排列范例，并显示该排列范例的井区偏压电路。

当构成存储区块及冗余存储区块的存储单元为电性可覆写的非挥发性存储单元时，需考虑存储资讯通过对含有井位势(well potential)的该存储单元的端子的电压偏压而覆写或抹除。当对多个存储单元进行相同的存取操作(例如抹除操作)时，该存取操作最好由存储区块及冗余存储区块的单元一起执行，如同在非挥发性存储装置的扇区抹除操作。冗余存储区块由存储区块列分离地设置就像冗余存储子区块最好越过存储区块列设置在相同井区内。

在图19的该第一井区分离范例中，越过设有存储区块列而设置的冗余存储子区块的该井区与设有该存储区块列为m＝0的该井区合并并与设有该存储区块列为m＝1至3的该井区分开。设有该存储区块列为m＝1至3的该井区设置偏压电路A。设有该存储区块列及该冗余存储区块为m＝0的该井区设置偏压电路B。可视需要由该井区进行电压施加。

图20为显示该偏压电路A及B的特定范例。其为在抹除操作时对该井区偏压的电路。该偏压电路A为对设有该存储区块列为m＝1至3的该井区偏压的电路。图20为显示识别该存储区块列为m＝1的情况(Ae/＝Af＝Hi)。该地址信号Ae/及Af的该AND运算结果与该抹除信号Erase一同输入该NAND逻辑闸以传导地控制PMOS电晶体对该井区偏压。本例为该井区具有P井区PW1及N井区NW1的双井区构造(double well constitution)的情况。其可根据m＝2及3时，该地址信号Ae及Af输入该AND运算电路的逻辑组合以相同方式构成。

在该抹除操作中(Erase＝Hi)，该NAND逻辑闸的输出信号对由该地址信号Ae及Af所选的该井区为低位准以导通该PMOS电晶体。该P/N井区能如同抹除时井区偏压一般通过高电压位准偏压电压VH来偏压。

该偏压电路B对设有该存储区块列及该冗余存储区块为m＝0的该井区偏压的电路。该偏压电路B具有用以输入该地址信号Ae/及Af/指示m＝0的前期NAND逻辑闸及用以输入该前期NAND逻辑闸的输出信号及该非冗余信号RED/的后期NAND逻辑闸，而不是该地址信号Ae/及Af所输入的该偏压电路A的该AND运算电路。该后期NAND逻辑闸的输出信号连同抹除信号Erase输入至最后期NAND逻辑闸。

假使冗余处理没有进行(RED/＝Hi)，根据该存储区块列为m＝0的选择(Ae/＝Af/＝Hi)，该后期NAND逻辑闸的输出信号是位在高位准。在设定该抹除操作时(Erase＝Hi)，该最后期NAND逻辑闸的输出信号是位在低位准以导通该PMOS电晶体。该P/N井区能如同抹除时井区偏压一般通过该高电压位准偏压电压VH来偏压。

假使冗余处理有进行(RED/＝Lo)，则不管该地址信号Ae及Af的逻辑组合，该后期NAND逻辑闸的输出信号是位在高位准。在设定该抹除操作时(Erase＝Hi)，该最后期NAND逻辑闸的输出信号是位在低位准以导通该PMOS电晶体。该P/N井区能如同抹除时井区偏压一般通过该高电压位准偏压电压VH来偏压。

在图21的第二井区分离范例中，越过存储区块列设有冗余存储子区块的该井区没有连接至任何存储区块列为M＝0至3的单一井区且单独地与设有该存储区块列为m＝0至3的该井区分离。该偏压电路A提供给设置在该存储区块列为m＝0至3的该井区。偏压电路C提供给设有冗余存储区块的该井区。如有需要由该井区进行电压施加。

图22为显示该偏压电路C的特定范例。其为对在抹除操作中具有冗余存储区块的井区进行偏压的电路。该冗余信号RED直接输入该NAND逻辑闸，而非输入该偏压电路A的该AND电路输出信号(图20)。

假使冗余处理没有进行(RED＝Lo)，则不管该抹除信号Erase的逻辑位准，该NAND逻辑闸的输出信号位在高位准以维持该PMOS电晶体在该非传导状态。假使冗余处理有进行(RED＝Hi)则执行设定该抹除操作(Erase＝Hi)。该NAND逻辑闸的输出信号是位在低位准以导通该PMOS电晶体。该P/N井区能如同抹除时井区偏压一般通过该高电压位准偏压电压VH来偏压。

如上详述，根据该半导体存储装置以及依据此实施例该半导体存储装置的该冗余补救方法，透过改善该半导体存储装置的制程及电路功能能将该制程及电路功能最佳化而增强产量。故能提供该半导体存储装置的缺陷补救所需的冗余存储区块。在将该半导体存储装置增加的晶片尺寸缩到最小的同时能改善冗余补救效率。

根据该第一实施例(图2)，冗余存储区块分配地设置在存储区块列的该等端(M＝0至3)。该冗余存储区块并非突出地设置在该存储区块列的该等端(M＝0至3)。故能避免效率不佳的布局，例如具有该突出排列的接线旁路(by pass)。用来发展存储区块的存储区域的周边边缘的不均匀现象能降低以实现具有良好接线效率的布局。

根据该第二实施例(图10)，冗余存储区块设置在没有存储区块的区域。假使设置具有磁头地址的存储区块作为该小扇区的最上端的特定存储区块而非在内在排列位置作为储存启动程式的启动扇区，则没有存储区块的区域留在该内在排列位置上的存储区块的开放区域。该开放区域能有效地使用。该开放区域存在于以矩阵设置并发展的存储区块的一角。全域位线与全域字线皆能与周边存储区块共享。不需专属接线及控制电路。冗余存储区块不需专属排列区域。由于该冗余存储区块排列的晶片占用区并未增加。

根据该第二及第三实施例(图10及图14)，冗余存储区块并非在存储区块列旁边(m＝0至3)而是局部出现在预定的存储区块列。在该存储区块列所用的全域位线为共享，故不需布局该冗余存储区块的专属全域位线。而诸如专属的列解码器及预充电(precharge)电路的专属控制电路亦不需要。设置的冗余存储区块本身的最小量。具有该冗余存储区块排列的晶片占用区则能缩到最小。

根据该第一及第四实施例(图2及图15)，当四个存储区块列(m＝0至3)为该欲补救单元时，能通过存储区块列在行方向设置存储区块被分为四个的冗余存储子区块(图5)以及设置被分为两个的冗余存储子区块(图15)。

当设置非挥发性存储单元作为存储单元以及分离地设置在存储区块列的端点的冗余存储子区块共享该存储区块列的全域位线时(图2)，必须对设有冗余存储子区块的该井区通过冗余存储区块单元施加电压偏压以进行诸如批次抹除的存取操作。在该第一井区分离范例中(图19)，设有冗余存储区块及存储区块的该井区为共享，致使能由该偏压电路B进行偏压施加。在该第二井区分离范例(图21)中，冗余存储区块的该井区电性地与存储区块的该井区分离。故能单独地偏压该冗余存储区块的该井区。

能够对该存取操作(例如批次抹除)所需的最小数量的井区进行偏压施加。能够降低该偏压施加的时间延迟及电流消耗。

本发明并不以上述实施例为限。在不悖离本发明目的的范围内能作各种改进及修饰。

在此实施例中，冗余存储子区块分离地设置在该大存储组的存储区块(图2)而冗余存储区块则设置在该小存储组没有存储区块的区域上(第10图)。前者排列能设置在该小存储组。如有开放区域，后者排列能设置在该大存储组。

这些排列结构能随意组合，包括在该大存储组与该小存储组间的该区域设置冗余存储区块的情况(图14)。

通过具有混合该大存储组及该小存储组的布局结构的该半导体存储装置来描述此实施例。本发明并不受限于此。设置在存储区块的存储单元数量不受限于此实施例。

工业实用性

从以上描述可明显看出，根据本发明，能提供一种半导体存储装置及该半导体存储装置的冗余补救方法，该方法能在缩减增加的晶片区域的同时提供能够有效冗余补救的冗余存储区块排列并能对冗余存储区块进行有效的偏压施加。

Claims (13)

1.一种半导体存储装置，包括：

位线；

字线，与该位线交叉；以及

存储单元，连接至该位线及该字线，该存储单元以矩阵设置以形成存储区块，多个该存储区块在位线接线方向上设置，共享各自的位线，以形成设置在字线接线方向上的存储区块列，

其中存储区块列中至少两个彼此相邻而构成欲补救单元，以及

用于施加冗余的冗余存储区块，设置成与该存储区块列共享位线，设置在各个欲补救单元中，且冗余存储区块的数量小于属于该欲补救单元的存储区块列的数量。

2.根据权利要求1所述的半导体存储装置，其中

冗余存储区块与通过属于该欲补救单元的该存储区块列而分为冗余存储子区块的区块设置在一起，以及

各个欲补救存储子区块的存储容量等于被一因子(1除外)除的该存储区块的存储容量，该因子用以将属于该补救单元的存储区块列的数量分解为因子。

3.根据权利要求2所述的半导体存储装置，其中该冗余存储子区块在位线接线方向上设置在存储区块列的一端。

4.根据权利要求3所述的半导体存储装置，其中冗余存储子区块通过该存储区块具有的存储容量单元在位线接线方向上设置在该存储区块列的任一端。

5.根据权利要求2至4的至少其中一项所述的半导体存储装置，其中该冗余存储子区块至少通过该存储区块具有的存储容量单元设置在第一井区。

6.根据权利要求5所述的半导体存储装置，其中该第一井区与至少一个第二井区电性连接，而在该第二井区中设置至少一个存储区块。

7.根据权利要求6所述的半导体存储装置，其中电性连接的该第一井区与该第二井区通过相同的井区所构成。

8.根据权利要求5所述的半导体存储装置，其中形成的该第一井区与设有存储区块的该第二井区电性分离。

9.根据权利要求1所述的半导体存储装置，其中冗余存储区块设置在没有存储区块存在于该欲补救单元中的存储区块的区域。

10.根据权利要求9所述的半导体存储装置，其中如果存取预定存储区块的信息被指示在特定排列位置而不是基本排列位置上设置特定存储区块的信息所替换，则基于该存取信息，没有存储区块的区域为留在该基本排列位置的存储区块的开放区域。

11.根据权利要求2所述的半导体存储装置的一种冗余补救方法，该冗余补救方法包括下列步骤：

冗余判断步骤，用以判断含有由输入地址所指示的存储单元的该存储区块是否为不良存储区块，以及假使有多个不良存储区块，判断该不良存储区块的识别码；以及

冗余替换步骤，根据用以识别用以因子分解之该因子之各个存储容量之存储单元的地址，且如有需要根据该识别码，来分配冗余存储子区块给所判断的不良存储区块。

12.根据权利要求11所述的冗余补救方法，其中该地址为用来识别存储区块的字线的行地址。

13.根据权利要求11所述的冗余补救方法，其中当进行冗余补救时，该地址及该识别码能视为用来识别设有冗余存储子区块之存储区块列的列地址。

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