KR100563736B1 - 반도체 메모리 소자의 리페어 장치 - Google Patents

반도체 메모리 소자의 리페어 장치 Download PDF

Info

Publication number
KR100563736B1
KR100563736B1 KR1020040003163A KR20040003163A KR100563736B1 KR 100563736 B1 KR100563736 B1 KR 100563736B1 KR 1020040003163 A KR1020040003163 A KR 1020040003163A KR 20040003163 A KR20040003163 A KR 20040003163A KR 100563736 B1 KR100563736 B1 KR 100563736B1
Authority
KR
South Korea
Prior art keywords
repair
fuse
column
address
odd
Prior art date
Application number
KR1020040003163A
Other languages
English (en)
Other versions
KR20050075176A (ko
Inventor
정헌삼
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040003163A priority Critical patent/KR100563736B1/ko
Publication of KR20050075176A publication Critical patent/KR20050075176A/ko
Application granted granted Critical
Publication of KR100563736B1 publication Critical patent/KR100563736B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

우수 및 기수 영역으로 나누어지고 상기 우수 및 기수 영역의 각각의 리페어 라인이 서로 한 쌍씩 연결되며 상기 각각의 리페어 라인에 연결된 다수의 셀로 이루어진 메모리 셀 어레이; 및 리페어 여부에 따라 우수 또는 기수 리페어 신호를 생성하여 상기 각 쌍의 리페어 라인을 인에이블 시키기 위한 다수의 퓨즈 세트를 포함하는 반도체 메모리 소자의 리페어 장치가 개시된다.
리페어

Description

반도체 메모리 소자의 리페어 장치{Repair appratus for a semiconductor memory device}
도 1 은 종래의 리페어 장치를 설명하기 위한 블록도이다.
도 2 는 도 1 의 퓨즈 세트의 구성도이다.
도 3 은 도 2의 퓨즈 블록의 회로도이다.
도 4 는 도 3의 동작을 설명하기 위한 파형도이다.
도 5 는 도 2의 동작을 설명하기 위한 파형도이다.
도 6 은 종래의 리페어 과정을 설명하기 위한 블록도이다.
도 7 은 본 발명에 따른 리페어 장치를 설명하기 위한 블록도이다.
도 8 은 본 발명에 따른 리페어 장치의 리페어 과정을 설명하기 위한 블록도이다.
도 9 는 도 8의 퓨즈 세트의 구성도이다.
도 10a 및 도 10b는 도 9의 동작을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
30 내지 100, 500a 및 500b: 퓨즈 블록
110 내지 200: 비교기
600: 조합부
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 결함 셀을 양질의 셀로 대치하기 위한 반도체 메모리 소자의 리페어 장치에 관한 것이다.
반도체 메모리 소자에 있어서 메모리 어레이는 메트릭스 방식으로 배열된 다수의 셀을 포함한다. 이러한 셀은 로우(x) 및 컬럼(y) 선택 신호에 따라 선택된다. 다수의 셀 중 특정 셀에 결함이 있다면 이 셀을 정상적인 셀로 대치하게 된다. 이를 리페어라 하는데 리페어에는 로우 리페어와 컬럼 리페어가 있다. 즉, 특정 셀에 결함이 생겼을 때 그 셀이 연결된 워드라인을 불량으로 판단하여 그 워드라인을 정상의 워드라인으로 대체하는 것을 로우 리페어라 한다. 반면에 특정셀에 결함이 생겼을 때 그 셀이 연결된 비트라인을 불량으로 보고 그 비트라인을 정상의 비트라인으로 대체하는 것을 컬럼 리페어라 한다.
예를 들어 특정 컬럼(y) 어드레스에 대한 기억 용량의 품질이 불량이라면 해당 어드레스를 다른 양질의 러던던시 기억 단위로 치환할 필요가 있다. 치환하는 단위는 한번에 하나의 퓨즈 세트를 컷팅함으로써 하나의 정상 컬럼 선택(yi)라인으로 대체할 수도 있고, 경우에 따라 두개 혹은 네 개의 컬럼 선택 라인으로 대체할 수도 있다. 치환하는 단위는 통상 제품 시험 단계의 편의성을 고려하여 정하는 경우가 많으며 리던던시 효율에 큰 영향을 끼치기도 한다.
도 1 은 종래의 컬럼 리페어 장치를 설명하기 위한 블록도이다.
하나의 뱅크에는 다수의 셀(c)이 우수 영역((Even)과 기수 영역(Odd)에 메트릭스 형태로 배열되어 있다. 컬럼 방향으로 컬럼 선택 라인(syE<0> 내지 syE<3>, syO<0> 내지 syO<3>, syE<4> 내지 syE<7>, syO<4> 내지 syO<7>)이 배치된다. 컬럼 퓨즈 세트(yfuse set 0 내지 yfuse set 3)가 제공된다. 예를 들어 특정 어드레스에 해당하는 컬럼 선택 라인(yi 0)에 해당하는 기억 용량이 불량이면 컬럼 선택 라인(yi 0)을 다른 컬럼 라인으로 대체해야 한다. 이를 위해 컬럼 퓨즈 세트(yfuse set 0)를 선택하여 리페어를 행하면 불량 컬럼 선택 라인(yi 0)이 리페어 컬럼 선택 라인(syE<0>)으로 대체되면서 불량이 발생하지 않은 컬럼 선택 라인(yi 1 내지 yi 3)도 리페어 컬럼 선택 라인(syO<0>, syE<4>, syO<4>)으로 대체된다. 결과적으로 리페어를 행함으로써 한번에 대체되는 컬럼 선택 라인의 개수는 4개로써 불량이 발생하지 않은 컬럼 선택 라인까지도 대체되게 되어 비효율적이다.
도 2 는 도 1 의 퓨즈 세트의 구성도이다.
하나의 퓨즈 세트는 인에이블 퓨즈 블록(20), 다수의 퓨즈 블록(30 내지 100), 다수의 비교기(110 내지 200) 및 조합 회로(210)를 포함한다.
인에이블 퓨즈 블록(20)은 로우 블록 어드레스(bax9AB<0:7>)와 제어 신호(yredst)에 따라 퓨즈 블록 인에이블 신호(yrenz)를 생성한다.
퓨즈 블록(30 내지 100)은 퓨즈 블록 인에이블 신호(yrenz)에 따라 구동되며 퓨즈의 컷팅 여부 및 로우 블록 어드레스(bax9AB<0:7>에 따라 컬럼 리페어 어드레스(yra<1> 내지 yra<8>)를 생성한다.
비교기(110)는 컬럼 리페어 어드레스(yra<1>)와 외부 우수 컬럼 어드레스(bayE<1>)를 비교하여 퓨즈 컷팅 신호(yrhitzE<1>)를 생성한다. 비교기(120)는 컬럼 리페어 어드레스(yra<2>)와 외부 우수 컬럼 어드레스(bayE<2>)를 비교하여 퓨즈 컷팅 신호(yrhitzE<2>)를 생성한다. 비교기(130)는 컬럼 리페어 어드레스(yra<1>)와 외부 우수 컬럼 어드레스(bayO<1>)를 비교하여 퓨즈 컷팅 신호(yrhitzO<1>)를 생성한다. 비교기(140)는 컬럼 리페어 어드레스(yra<2>)와 외부 우수 컬럼 어드레스(bayO<2>)를 비교하여 퓨즈 컷팅 신호(yrhitzO<2>)를 생성한다.
비교기(150)는 컬럼 리페어 어드레스(yra<3>)와 외부 컬럼 어드레스(bay<3>)를 비교하여 퓨즈 컷팅 신호(yrhitz<3>)를 생성한다. 비교기(160)는 컬럼 리페어 어드레스(yra<4>)와 외부 컬럼 어드레스(bay<4>)를 비교하여 퓨즈 컷팅 신호(yrhitz<4>)를 생성한다. 비교기(170)는 컬럼 리페어 어드레스(yra<5>)와 외부 컬럼 어드레스(bay<5>)를 비교하여 퓨즈 컷팅 신호(yrhitz<5>)를 생성한다. 비교기(180)는 컬럼 리페어 어드레스(yra<6>)와 외부 컬럼 어드레스(bay<6>)를 비교하여 퓨즈 컷팅 신호(yrhitz<6>)를 생성한다. 비교기(190)는 컬럼 리페어 어드레스(yra<7>)와 외부 컬럼 어드레스(bay<7>)를 비교하여 퓨즈 컷팅 신호(yrhitz<7>)를 생성한다. 비교기(200)는 컬럼 리페어 어드레스(yra<8>)와 외부 컬럼 어드레스(bay<8>)를 비교하여 퓨즈 컷팅 신호(yrhitz<8>)를 생성한다.
외부 컬럼 어드레스(bay<1:8>)와 컬럼 리페어 어드레스(yra<1:8>)가 일치하면 퓨즈 컷팅 신호(yritz)는 로우 레벨이된다.
퓨즈 컷팅 신호(yritzE<1>) 및 퓨즈 컷팅 신호(yritzE<2>)는 NOR 게이트(G1)에서 조합된다. 퓨즈 컷팅 신호(yritz<2>), 퓨즈 컷팅 신호(yritz<3>) 및 퓨즈 컷팅 신호(yritz<4>)는 NOR 게이트(G2)에서 조합된다. 퓨즈 컷팅 신호(yritz<5>), 퓨즈 컷팅 신호(yritz<6>) 및 퓨즈 컷팅 신호(yritz<7>)는 NOR 게이트(G3)에서 조합된다. 퓨즈 컷팅 신호(yritzO<1>) 및 퓨즈 컷팅 신호(yritzO<2>)는 NOR 게이트(G4)에서 조합된다. NOR 게이트(G1, G2 및 G3)의 출력은 NAND 게이트(G1)에서 조합된다. NOR 게이트(G2, G3 및 G4)의 출력은 NAND 게이트(G6)에서 조합된다. NAND 게이트(G5)의 출력이 우수 컬럼 선택 라인(syezE)을 구동하게 된다. NAND 게이트(G6)의 출력이 기수 컬럼 선택 라인(syezO)을 구동하게 된다.
도 3 은 도 2의 퓨즈 블록의 회로도이다. 도 4를 참조하여 그 동작을 설명하기로 한다.
1) 퓨즈를 컷팅하지 않은 경우
제어 신호(yredst)가 하이인 구간에서 퓨즈 블록 인에이블 신호(yrenz)가 로우 상태이면 PMOS트랜지스터(Q1)는 턴오프되는 반면 NMOS트랜지스터(Q10)는 턴온된다. 로우 블록 어드레스(bax9AB)가 하이 상태일 때 퓨즈(F1 내지 F8)가 컷팅되지 않았으므로 NMOS 트랜지스터(Q2 내지 Q6)중 하나가 턴온되어 노드(K1)는 로우 상태가 된다. 그러므로 래치(10)의 출력은 하이 상태가 되므로 컬럼 리페어 어드레스(yra)는 하이 상태에서 로우 상태로 떨어진다.
1) 퓨즈를 컷팅한 경우
로우 블록 어드레스(bax9AB)가 하이 상태일 때 퓨즈(F1 내지 F8)중 하나가 컷팅되었으므로 NMOS 트랜지스터(Q2 내지 Q9)가 턴온되더라도 래치(10)의 출력은 변하지 않고 이전 하이 상태를 유지하게 된다.
도 5 은 도 2의 동작을 설명하기 위한 파형도로써 외부 컬럼 어드레스(bay<8:0>)의 결함 어드레스가 <000000010>인 경우를 예로 들어 설명하기로 한다.
제어 신호(yredst)가 하이인 구간에서 퓨즈 블록 인에이블 신호(yrenz)가 로우 상태이고 로우 블록 어드레스(bax9AB)가 하이 상태일 때 퓨즈(F1 내지 F8)가 컷팅되었다면 컬럼 리페어 어드레스(yra<1>)는 하이 상태를 유지하게 된다. 그러므로 리페어 컬럼 어드레스(yra<8:1>)는 <00000001>가 되므로 외부 컬럼 어드레스(bay<8:1>)와 일치한다.
외부 컬럼 어드레스(bay<1:8>)와 리페어 컬럼 어드레스(yra<1:8>)의 비교 결과 전체의 비트가 일치하므로 퓨즈 컷팅 신호(yrhitzE<1:2>, yrhitzO<1:2>0, yrhitz<3:8>)는 모두 로우 상태가 된다.
퓨즈 컷팅한 신호를 합성한 결과 우수 및 컬럼 선택라인(syezE 및 syezO)이 로우 상태로 인에이블된다. 즉, 불량 어드레스 bay<8:0>은 <000000010>이므로 우수 영역에 불량 기억 단위가 존재하게 되는데 리던던시는 우수 영역뿐만 아니라 기수 영역까지 실시되게 된다.
도 6 은 종래의 리페어 과정을 설명하기 위한 블록도이다.
앞서 설명한 바와 같이 정상 컬럼 라인(normal yi0)에 불량이 발생한 경우에 리던던시를 행하면 우수 및 기수 영역의 4개의 컬럼 라인이 리페어된다. 즉, 정상 컬럼 라인(normal yi0)이 리페어 컬럼 라인(syE<0>)으로, 정상 컬럼 라인(normal yi1)이 리페어 컬럼 라인(syO<1>)으로, 정상 컬럼 라인(normal yi2)이 리페어 컬럼 라인(syE<4>)으로, 정상 컬럼 라인(normal yi3)이 리페어 컬럼 라인(syO<4>)으로 각각 리페어된다.
결과적으로 리페어를 행함으로써 한번에 대체되는 컬럼 선택 라인의 개수는 4개로써 불량이 발생하지 않은 컬럼 선택 라인까지도 대체되게 되어 비효율적이다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 메모리 소자의 리페어 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 리페어 장치는 우수 및 기수 영역으로 나누어지고 상기 우수 및 기수 영역의 각각의 리페어 라인이 서로 한 쌍씩 연결되며 상기 각각의 리페어 라인에 연결된 다수의 셀로 이루어진 메모리 셀 어레이; 및
리페어 여부에 따라 우수 또는 기수 리페어 신호를 생성하여 상기 각 쌍의 리페어 라인을 인에이블 시키기 위한 다수의 퓨즈 세트를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 7 은 본 발명에 따른 리페어 장치를 설명하기 위한 블록도이다.
하나의 뱅크에는 다수의 셀(c)이 우수 영역((Even)과 기수 영역(Odd)에 메트릭스 형태로 배열되어 있다. 컬럼 방향으로 컬럼 선택 라인(syE<0> 내지 syE<3, syO<0> 내지 syO<3>, syE<4> 내지 syE<7>, syO<4> 내지 syO<7>)이 배치된다. 컬럼 퓨즈 세트(yfuse set 0 내지 yfuse set 3)가 제공된다. 예를 들어 특정 어드레스에 해당하는 컬럼 선택 라인(yi 0)에 해당하는 기억 용량이 불량이면 컬럼 선택 라인(yi 0)을 다른 컬럼 라인으로 대체해야 한다. 이를 위해 컬럼 퓨즈 세트(yfuse set 0)를 선택하여 리페어를 행하면 불량 컬럼 선택 라인(yi 0)이 리페어 컬럼 선택 라인(syE<0>)으로 대체되면서 불량이 발생하지 않은 컬럼 선택 라인(yi 2)도 리페어 컬럼 선택 라인(syE<4>)으로 대체된다. 결과적으로 리페어를 행함으로써 한번에 대체되는 컬럼 선택 라인의 개수는 2개로써 종래 기술보다 효율적이다. 즉, 컬럼 퓨즈 세트(yfuse set 0)의 출력(syenE<0>)에 의해 2개의 리페어 컬럼 선택 라인(syE<0> 및 syE<4>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 0)의 출력(syenO<0>)에 의해 2개의 리페어 컬럼 선택 라인(syO<0> 및 syO<4>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 1)의 출력(syenE<1>)에 의해 2개의 리페어 컬럼 선택 라인(syE<1> 및 syE<5>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 1)의 출력(syenO<1>)에 의해 2개의 리페어 컬럼 선택 라인(syO<1> 및 syO<5>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 2)의 출력(syenE<2>)에 의해 2개의 리페어 컬럼 선택 라인(syE<2> 및 syE<6>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 2)의 출력(syenO<2>)에 의해 2개의 리페어 컬럼 선택 라인(syO<2> 및 syO<6>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 3)의 출력(syenE<3>)에 의해 2개의 리페어 컬럼 선택 라인(syE<3> 및 syE<7>)이 선택된다. 컬럼 퓨즈 세트(yfuse set 3)의 출력(syenO<3>)에 의해 2개의 리페어 컬럼 선택 라인(syO<3> 및 syO<7>)이 선택된다.
도 8 은 본 발명에 따른 리페어 장치의 리페어 과정을 설명하기 위한 블록도이다.
앞서 설명한 바와 같이 정상 컬럼 라인(normal yi 0)에 불량이 발생한 경우에 리던던시를 행하면 우수 및 기수 영역의 2개의 컬럼 라인이 리페어된다. 즉, 정상 컬럼 라인(normal yi 0)이 리페어 컬럼 라인(syE<0>)으로, 정상 컬럼 라인(normal yi 2)이 리페어 컬럼 라인(syE<4>)으로 각각 리페어된다.
결과적으로 리페어를 행함으로써 한번에 대체되는 컬럼 선택 라인의 개수는 2개로써 종래 기술보다 효율적이다.
도 9 은 도 8의 퓨즈 세트의 구성도이다.
하나의 퓨즈 세트는 인에이블 퓨즈 블록(20), 다수의 퓨즈 블록(30 내지 100), 다수의 비교기(110 내지 200), 불량 영역 판단부(500) 및 조합 회로(600)를 포함한다.
인에이블 퓨즈 블록(20)은 로우 블록 어드레스(bax9AB<0:7>)와 제어 신호(yredst)에 따라 퓨즈 블록 인에이블 신호(yrenz)를 생성한다.
퓨즈 블록(30 내지 100)은 퓨즈 블록 인에이블 신호(yrenz)에 따라 구동되며 퓨즈의 컷팅 여부 및 로우 블록 어드레스(bax9AB<0:7>에 따라 컬럼 리페어 어드레스(yra<1> 내지 yra<8>)를 생성한다. 퓨즈 블록(30 내지 100)의 각각의 상세 회로는 도 3과 동일하다.
비교기(110)는 컬럼 리페어 어드레스(yra<1>)와 외부 우수 컬럼 어드레스(bayE<1>)를 비교하여 퓨즈 컷팅 신호(yrhitzE<1>)를 생성한다. 비교기(120)는 컬럼 리페어 어드레스(yra<2>)와 외부 우수 컬럼 어드레스(bayE<2>)를 비교하여 퓨즈 컷팅 신호(yrhitzE<2>)를 생성한다. 비교기(130)는 컬럼 리페어 어드레스(yra<1>)와 외부 우수 컬럼 어드레스(bayO<1>)를 비교하여 퓨즈 컷팅 신호(yrhitzO<1>)를 생성한다. 비교기(140)는 컬럼 리페어 어드레스(yra<2>)와 외부 우수 컬럼 어드레스(bayO<2>)를 비교하여 퓨즈 컷팅 신호(yrhitzO<2>)를 생성한다.
비교기(150)는 컬럼 리페어 어드레스(yra<3>)와 외부 컬럼 어드레스(bay<3>)를 비교하여 퓨즈 컷팅 신호(yrhitz<3>)를 생성한다. 비교기(160)는 컬럼 리페어 어드레스(yra<4>)와 외부 컬럼 어드레스(bay<4>)를 비교하여 퓨즈 컷팅 신호(yrhitz<4>)를 생성한다. 비교기(170)는 컬럼 리페어 어드레스(yra<5>)와 외부 컬럼 어드레스(bay<5>)를 비교하여 퓨즈 컷팅 신호(yrhitz<5>)를 생성한다. 비교기(180)는 컬럼 리페어 어드레스(yra<6>)와 외부 컬럼 어드레스(bay<6>)를 비교하여 퓨즈 컷팅 신호(yrhitz<6>)를 생성한다. 비교기(190)는 컬럼 리페어 어드레스(yra<7>)와 외부 컬럼 어드레스(bay<7>)를 비교하여 퓨즈 컷팅 신호(yrhitz<7>)를 생성한다. 비교기(200)는 컬럼 리페어 어드레스(yra<8>)와 외부 컬럼 어드레스(bay<8>)를 비교하여 퓨즈 컷팅 신호(yrhitz<8>)를 생성한다.
외부 컬럼 어드레스(bay<1:8>)와 컬럼 리페어 어드레스(yra<1:8>)가 일치하면 퓨즈 컷팅 신호(yritz)는 로우 레벨이된다.
불량 영역 판단부(500)는 2개의 퓨즈 블록(500a 및 500b)을 포함한다.
퓨즈 블록(500a)은 퓨즈 블록 인에이블 신호(yrenz)에 따라 구동되며 퓨즈의 컷팅 여부 및 로우 블록 어드레스(bax9AB<0:7>에 따라 우수 리페어 영역 판단 신호(cutzEv)를 생성한다. 퓨즈 블록(500b)은 퓨즈 블록 인에이블 신호(yrenz)에 따라 구동되며 퓨즈의 컷팅 여부 및 로우 블록 어드레스(bax9AB<0:7>)에 따라 기수 리페어 영역 판단 신호(cutzOd)를 생성한다. 퓨즈 블록(500a 및 500b)의 구성은 퓨즈 블록(30 내지 100)과 동일하다.
조합부(600)의 NOR 게이트(G1)는 기수 리페어 영역 판단 신호(cutzOd)에 따라 인에이블 또는 디스에이블된다. 즉, 기수 리페어 영역 판단 신호(cutzOd)가 하이 상태이면 NOR 게이트(G1)의 출력이 로우 상태가 되어 NAND 게이트(G5)의 출력이 하이 상태로 디스에이블 된다.
조합부(600)의 NOR 게이트(G4)는 우수 리페어 영역 판단 신호(cutzOd)에 따라 인에이블 또는 디스에이블된다. 즉, 우수 리페어 영역 판단 신호(cutzEv)가 하이 상태이면 NOR 게이트(G4)의 출력이 로우 상태가 되어 NAND 게이트(G6)의 출력이 하이 상태로 디스에이블 된다.
종래 기술에서는 퓨즈가 컷되면 우수 및 기수 선택 라인(syezE, syezO)이 모두 뜨도록 되어 있었다. 이것은 하나의 퓨즈 세트를 컷함으로써 한번에 4개의 리더던트 컬럼 신호가 뜨게 되므로 효율성의 저하를 가져왔다. 그러나 본 발명에서는 하나의 퓨즈 세트를 컷함으로써 4개의 리더던트 컬럼 신호가 뜨던 것을 2개만 뜨도록하여 효율성을 개선하였다. 즉, 우수 영역과 기수 영역의 불량여부에 따라 리던던트 컬럼 신호가 구분하여 뜨게 함으로써 효율성을 증가시켰다.
퓨즈 컷팅 신호(yritzE<1>) 및 퓨즈 컷팅 신호(yritzE<2>)는 NOR 게이트(G1)에서 조합된다. 퓨즈 컷팅 신호(yritz<2>), 퓨즈 컷팅 신호(yritz<3>) 및 퓨즈 컷팅 신호(yritz<4>)는 NOR 게이트(G2)에서 조합된다. 퓨즈 컷팅 신호(yritz<5>), 퓨즈 컷팅 신호(yritz<6>) 및 퓨즈 컷팅 신호(yritz<7>)는 NOR 게이트(G3)에서 조합된다. 퓨즈 컷팅 신호(yritzO<1>) 및 퓨즈 컷팅 신호(yritzO<2>)는 NOR 게이트(G4)에서 조합된다. NOR 게이트(G1, G2 및 G3)의 출력은 NAND 게이트(G1)에서 조합된다. NOR 게이트(G2, G3 및 G4)의 출력은 NAND 게이트(G6)에서 조합된다. NAND 게이트(G5)의 출력이 우수 컬럼 선택 라인(syezE)을 구동하게 된다. NAND 게이트(G6)의 출력이 기수 컬럼 선택 라인(syezO)을 구동하게 된다.
도 10a 및 도 10b는 도 9의 동작을 설명하기 위한 파형도이다.
도 10a 는 우수 영역에 결함이 발생하고 외부 컬럼 어드레스(bay<8:0>)의 결함 어드레스가 <000000010>인 경우를 나타낸다.
제어 신호(yredst)가 하이인 구간에서 퓨즈 블록 인에이블 신호(yrenz)가 로우 상태이고 로우 블록 어드레스(bax9AB)가 하이 상태일 때 퓨즈(F1 내지 F8)가 컷팅되었다면 컬럼 리페어 어드레스(yra<1>)는 하이 상태를 유지하게 된다. 그러므로 리페어 컬럼 어드레스(yra<8:1>)는 <00000001>가 되므로 외부 컬럼 어드레스(bay<8:1>)와 일치한다.
외부 컬럼 어드레스(bay<1:8>)와 리페어 컬럼 어드레스(yra<1:8>)의 비교 결과 전체의 비트가 일치하므로 퓨즈 컷팅 신호(yrhitzE<1:2>, yrhitzO<1:2>0, yrhitz<3:8>)는 모두 로우 상태가 된다.
불량 영역 판단 신호(cutzE)가 하이 레벨이고 불량 영역 판단 신호(cutzO)가 로우 레벨이므로 퓨즈 컷팅 신호를 합성하면 우수 선택 라인(syezE)이 로우 상태로 인에이블된다. 즉, 불량 어드레스 bay<8:0>은 <000000010>이므로 우수 영역에 불량 기억 단위가 존재하게 되는데 리던던시는 우수 영역에서만 행해지게 된다.
도 10b 는 기수 영역에 결함이 발생하고 외부 컬럼 어드레스(bay<8:0>)의 결함 어드레스가 <000000011>인 경우를 나타낸다.
제어 신호(yredst)가 하이인 구간에서 퓨즈 블록 인에이블 신호(yrenz)가 로우 상태이고 로우 블록 어드레스(bax9AB)가 하이 상태일 때 퓨즈(F1 내지 F8)가 컷팅되었다면 컬럼 리페어 어드레스(yra<1>)는 하이 상태를 유지하게 된다. 그러므로 리페어 컬럼 어드레스(yra<8:1>)는 <00000001>가 되므로 외부 컬럼 어드레스(bay<8:1>)와 일치한다.
외부 컬럼 어드레스(bay<1:8>)와 리페어 컬럼 어드레스(yra<1:8>)의 비교 결과 전체의 비트가 일치하므로 퓨즈 컷팅 신호(yrhitzE<1:2>, yrhitzO<1:2>0, yrhitz<3:8>)는 모두 로우 상태가 된다.
불량 영역 판단 신호(cutzE)가 로우 레벨이고 불량 영역 판단 신호(cutzO)가 하이 레벨이므로 퓨즈 컷팅 신호를 합성하면 기수 선택 라인(syezO)이 로우 상태로 인에이블된다. 즉, 불량 어드레스 bay<8:0>은 <000000011>이므로 기수 영역에 불량 기억 단위가 존재하게 되는데 리던던시는 기수 영역에서만 행해지게 된다.
결과적으로 우수 선택 라인(syexE)에 의해 2개의 리페어 라인이 인에이블되고, 기수 선택라인(syezO)에 의해 2개의 리페어 라인이 인에이블된다.
본 발명은 컬럼 리페어를 예로 들어 설명하였지만 이에 한정되지 않고 로우 리페어에도 적용 가능하다.
상술한 바와 같이 본 발명에 의하면 결함 어드레스가 우수 영역 또는 기수 영역의 어드레스인지를 판단하고 그 판단에 따라 한번에 2개의 어드레스가 리페어되도록 함으로써 리페어 효율을 증대시킬 수 있다.

Claims (4)

  1. 우수 및 기수 영역으로 나누어지고 상기 우수 및 기수 영역의 각각의 리페어 라인이 서로 한 쌍씩 연결되며 상기 각각의 리페어 라인에 연결된 다수의 셀로 이루어진 메모리 셀 어레이; 및
    리페어 여부에 따라 우수 또는 기수 리페어 신호를 생성하여 상기 각 쌍의 리페어 라인을 인에이블 시키기 위한 다수의 퓨즈 세트를 포함하며,
    상기 퓨즈 세트는 결함 어드레스에 따라 리페어 어드레스를 생성하기 위한 다수의 퓨즈 블록;
    상기 각각의 리페어 어드레스와 외부 어드레스가 일치하는지를 검출하기 위한 비교부;
    결함 어드레스가 우수 영역 또는 기수 영역인지를 판단하기 위한 불량 영역 판단부; 및
    상기 불량 영역 판단부의 출력에 따라 상기 비교부의 출력을 조합하여 상기 우수 또는 기수 리페어 신호를 생성하는 조합부를 포함하는 반도체 메모리 소자의 리페어 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 다수의 퓨즈 블록 각각은 로우 블록 어드레스 및 퓨즈의 컷팅에 따라 논리 신호를 생성하는 반도체 메모리 소자의 리페어 장치.
  4. 제 1 항에 있어서,
    상기 불량 영역 판단부는 로우 블록 어드레스 및 퓨즈의 컷팅에 따라 상기 우수 리페어 신호를 인에이블 시키기 위한 논리 신호를 생성하는 제 1 퓨즈 블록: 및
    상기 로우 블록 어드레스 및 퓨즈의 컷팅에 따라 상기 기수 리페어 신호를 인에이블 시키기 위한 논리 신호를 생성하는 제 2 퓨즈 블록을 포함하는 반도체 메모리 소자의 리페어 장치.
KR1020040003163A 2004-01-16 2004-01-16 반도체 메모리 소자의 리페어 장치 KR100563736B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040003163A KR100563736B1 (ko) 2004-01-16 2004-01-16 반도체 메모리 소자의 리페어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040003163A KR100563736B1 (ko) 2004-01-16 2004-01-16 반도체 메모리 소자의 리페어 장치

Publications (2)

Publication Number Publication Date
KR20050075176A KR20050075176A (ko) 2005-07-20
KR100563736B1 true KR100563736B1 (ko) 2006-03-28

Family

ID=37263504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040003163A KR100563736B1 (ko) 2004-01-16 2004-01-16 반도체 메모리 소자의 리페어 장치

Country Status (1)

Country Link
KR (1) KR100563736B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101771635B1 (ko) 2015-07-08 2017-08-25 윈본드 일렉트로닉스 코포레이션 반도체 메모리 장치, 배드 컬럼의 리페어 방법 및 이에 관한 리던던트 정보를 설정하는 설정 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053646B1 (ko) * 2008-01-04 2011-08-02 주식회사 하이닉스반도체 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101771635B1 (ko) 2015-07-08 2017-08-25 윈본드 일렉트로닉스 코포레이션 반도체 메모리 장치, 배드 컬럼의 리페어 방법 및 이에 관한 리던던트 정보를 설정하는 설정 방법

Also Published As

Publication number Publication date
KR20050075176A (ko) 2005-07-20

Similar Documents

Publication Publication Date Title
US7224596B2 (en) Apparatus and method for repairing semiconductor memory device
KR950001837B1 (ko) 퓨우즈 박스를 공유하는 로우 리던던시 회로
JP2575919B2 (ja) 半導体記憶装置の冗長回路
US7602660B2 (en) Redundancy circuit semiconductor memory device
JP2530610B2 (ja) 半導体記憶装置
JPH07192491A (ja) 半導体メモリ装置のロー冗長方法及びそのための回路
EP0215485B1 (en) Semiconductor memory device
KR20010057382A (ko) 뱅크 구분없이 휴즈 박스를 사용하는 로우 리던던시 회로
JP4433130B2 (ja) 冗長回路を備えた半導体メモリ装置
KR100563736B1 (ko) 반도체 메모리 소자의 리페어 장치
US8310888B2 (en) Repair fuse device
KR20100001161A (ko) 반도체 메모리 장치
JP2004335070A (ja) リペア効率に優れる半導体メモリ装置
KR20020011848A (ko) 반도체 기억 장치
EP0514164B1 (en) Efficiency improved DRAM row redundancy circuit
JPH06203594A (ja) 半導体記憶装置
JP2008226389A (ja) 半導体記憶装置
KR100827659B1 (ko) 반도체 메모리 장치
KR100375599B1 (ko) 로오 리던던시 회로
KR20090013620A (ko) 리페어 회로
KR0172349B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치
KR100487529B1 (ko) 리던던시 디코더를 갖는 반도체 메모리 장치 및 리던던시디코더를 사용한 반도체 메모리 장치의 불량 셀 구제 방법
KR20070038672A (ko) 반도체 메모리 장치의 칼럼 리페어 회로
KR100761400B1 (ko) 반도체메모리장치의 로우 리던던시 회로
KR0172748B1 (ko) 플래쉬 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee