CN100539084C - 制造快闪存储器件的方法 - Google Patents

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Abstract

公开了一种制造快闪存储器件的方法。所述方法包括以下步骤：提供其中限定单元区域和选择晶体管区域的半导体衬底，蚀刻在选择晶体管区域内的半导体衬底使得在单元区域和选择晶体管区域之间形成第一阶梯，在所述单元区域内形成单元栅，以及在所述选择晶体管区域内形成晶体管。

Description

制造快闪存储器件的方法
相关申请的交叉引用
本申请要求于2006年12月4日提交的韩国专利申请10-2006-121518的优先权，其全部内容通过引用并入本文。
技术领域
本发明一般涉及快闪存储器件，尤其涉及能减少不期望的干扰现象的制造快闪存储器件的方法。
背景技术
用于存储数据的半导体存储器件主要可以分为易失性存储器件和非易失性存储器件。当停止向易失性存储器件供给电源时会丢失它们的数据，而非易失性存储器件在没有电源时保留它们的数据。
非易失性存储器件均包括快闪存储器件。快闪存储器件的单位单元(unit cell)一般包括限定在半导体衬底的特定区域上的有源区、形成在有源区上的隧道(tunnel)绝缘层、形成在隧道绝缘层上的浮动栅、形成在浮动栅上的栅极层间绝缘层，以及形成在栅极层间绝缘层上的控制栅电极。具体地，快闪存储器件已被广泛地用于MP3播放器、数码相机、用于计算机BIOS存储的存储器、移动电话、便携式数据存储器件等。
当外部施加到控制栅电极的电压耦合至浮动栅时，快闪存储单元可以存储数据。因此，当在短时间周期内并在低程序电压下存储数据时，施加于控制栅电极的电压与施加于浮动栅的电压之比必须高。施加于控制栅电极的电压与施加于浮动栅的电压之比称为耦合比(“CR”)。此外，耦合比可以用栅极层间绝缘层的电容与隧道绝缘层和栅极层间绝缘层的电容总和的比表示。
在目前的快闪存储器件制造方法中，随着器件变得更高度集成，形成单位有源区和单位场区的空间变窄。当介电层、控制栅和浮动栅在窄的有源空间内形成时，栅极之间的距离变窄，使得干扰现象变得更成问题。具体地，为了采用高级自对准浅槽隔离(ASA-STI)方法开发在一般的NAND闪存储器件中的多层单元(MLC)，必须要减少浮动栅之间的干扰电荷。
下面将简要地描述制造快闪存储器件的传统方法。
为了使由离子注入过程而造成的对半导体衬底的损害最小化，在半导体衬底上形成缓冲绝缘层。该缓冲绝缘层由氧化物层构成。在实施离子注入过程后，除去缓冲绝缘层。在半导体衬底上形成隧道绝缘层后，实施退火过程。在750℃至850℃的温度下使用H2或O2通过实施湿或干氧化过程而形成隧道绝缘层。实施退火过程，以便消除在半导体衬底和隧道绝缘层之间的界面处发生的俘获现象(trap phenomenon)并且用来增加晶体管的数据存储能力。该退火过程包括在750℃至1100℃的温度下使用N2、N2O或NO的后退火过程。
用于浮动栅的第一导电层形成在隧道绝缘层上。第一导电层通过将P或B掺杂剂原位注入到SiH4、Si2H6或SiH2Cl2的源气体中而形成。具有氧化物层和氮化物层的堆叠结构的第一硬掩模层形成在第一导电层上。通过光(photo)和显影过程部分地蚀刻第一硬掩模层、第一导电层、隧道绝缘层和半导体衬底，从而形成沟槽以及由第一导电层组成的浮动栅。
第一绝缘层形成在包括沟槽的半导体衬底上，使得这些沟槽被填充。抛光第一绝缘层以形成隔离层。使用高密度等离子体(HDP)氧化物层和旋制氧化硅(SOG)(Spin on Glass)来抛光第一绝缘层。为了控制隔离层的有效场高度(EFH)，需要实施湿蚀刻过程(即，清洗过程)以部分除去隔离层的顶表面。
介电层形成在包括隔离层和第一导电层的半导体衬底上。在600℃至900℃的温度下使用O2或H2来进行退火过程和氧化过程。用于控制栅的第二导电层和第二硬掩模层形成在介电层上。第二导电层具有包括多晶硅层和硅化钨(WSix)层或钨(W)的堆叠结构。第二硬掩模层由氧化物层或氧氮化硅(SiON)层形成。通过光和显影过程来蚀刻第二硬掩模层、第二导电层、介电层和第一导电层，从而形成栅极。
用于隔离栅极的隔离物形成在栅极的侧面上。为了保护单元栅，第二绝缘层形成在包括隔离物和栅极的半导体衬底上。第二绝缘层由氧化物层或氮化物层形成。
其中形成有源极接触塞的第一绝缘层形成在第二绝缘层上。其中形成有漏极接触塞的第二绝缘层形成在包括源极接触塞和第一绝缘层的半导体衬底上。源极接触塞和漏极接触塞由多晶硅或钨形成。为了在单元栅内存储数据和将外部电压传递到形成的源极接触塞和漏极接触塞以便读取存储的数据，将金属线形成在第二绝缘层上。
目前，在快闪存储器件中，为了选择特定的单元栅，将电压施加于SSL和金属线，并且由于施加的电压之间的差，所以电流流过单元栅。为了使电流仅流过单元栅，使用选择晶体管，例如源极选择线(SSL)或漏极选择线(DSL)。然而，由于施加至接通/断开的选择晶体管的电压，在选择晶体管和最接近该选择晶体管的单元栅之间发生干扰现象。因此，在选择晶体管周围的栅极的电流性能被改变，使得大量或少量电流流动。这导致有缺陷的单元性能。
发明内容
因此，本发明解决上述问题，并且公开一种制造快闪存储器件的方法，其以如下的方式减少选择晶体管和单元栅之间的干扰现象即，单元区域和选择晶体管区域具有由部分蚀刻半导体衬底的选择晶体管区域(即，形成源极选择线(SSL)和漏极选择线(DSL)的区域)而产生的阶梯。
根据本发明的一个方面，提供了一种制造快闪存储器件的方法，包括以下步骤：提供其中限定单元区域和选择晶体管区域的半导体衬底，蚀刻在选择晶体管区域中的半导体衬底使得在单元区域和选择晶体管区域之间存在第一阶梯，在单元区域中形成单元栅，以及在选择晶体管区域中形成晶体管。
根据本发明的另一个方面，提供了一种快闪存储器件，包括：在单元区域和选择晶体管区域之间具有阶梯的半导体衬底，在选择晶体管区域中形成的晶体管，以及在单元区域中形成的存储单元。
附图说明
图1A至图1E是图解说明根据本发明的实施方案制造快闪存储器件的方法的截面图。
具体实施方式
现在，将参照附图描述根据本发明的具体实施方案。
参照图1A，第一绝缘层(未示出)形成在半导体衬底100上，以使由离子注入过程所引起的对半导体衬底的损害最小。可以利用氧化物层或氮化物层形成厚度为50
Figure C200710111443D0007101310QIETU
至200
Figure C200710111443D0007101310QIETU
的第一绝缘层。为了限定单元区域和周边区域，将N型或P型杂质注入到半导体衬底100中，然后除去第一绝缘层。
部分蚀刻选择晶体管区域(即，其中将形成SSL和DSL的半导体衬底100的区域)，以形成第一沟槽102。第一沟槽102的宽度可以设置为SSL或DSL的宽度的4至6倍，而第一沟槽102的深度可以在300
Figure C200710111443D0007101310QIETU
至1000
Figure C200710111443D0007101310QIETU
范围。当形成第一沟槽102时，第一沟槽102的侧面是倾斜的，而不是垂直的。斜坡的角度可以根据当蚀刻半导体衬底100时所用的聚合物形成方法和聚合物的相应量来控制。第一沟槽102的侧面倾斜，使得当在几个附加层沉积后实施蚀刻步骤时，可以提供良好的蚀刻选择性。在选择晶体管区域中形成的第一沟槽102限定在单元区域和选择晶体管区域之间形成的阶梯。
参照图1B，隧道绝缘层104形成在包括第一沟槽102的半导体衬底100上。为了防止俘获现象在半导体衬底100和隧道绝缘层104的界面处发生以及为了增加晶体管的数据存储能力，实施退火过程。隧道绝缘层104可以使用H2或O2在750℃至850℃的温度下通过实施湿或干氧化过程而形成。可以使用N2、N2O或NO在750℃至1100℃的温度下实施退火过程作为后退火过程。
用于浮动栅的第一导电层106和第一硬掩模层(未示出)形成在隧道绝缘层104上。第一导电层106可以通过将磷(P)或硼(B)掺杂剂原位注入到源气体例如SiH4、Si2H6或SiH2Cl2中由多晶硅层形成。第一硬掩模层可以使用单垫氧化物层(pad oxide layer)、单氮化物层或包括垫氧化物层和氮化物层的堆叠层而形成。
通过光和显影过程部分地蚀刻第一硬掩模层、第一导电层106、隧道绝缘层104和半导体衬底100，从而形成用于隔离层(未示出)的第二沟槽(未示出)并且还形成包括第一导电层106的浮动栅图案(未示出)。
第二绝缘层形成在包括第二沟槽的半导体衬底100上，以填充该第二沟槽。然后抛光该第二绝缘层以形成隔离层。第二绝缘层可以由HDP氧化物层或SOG形成。为了控制隔离层的EFH，实施湿蚀刻过程(即，清洗过程)以部分除去隔离层的顶表面。
介电层108形成在包括隔离层和第一导电层106的半导体衬底100上。然后实施退火过程和氧化过程。该退火过程可以使用O2或H2在600℃至900℃的温度下实施。
用于控制栅的第二导电层110和第二硬掩模层112形成在介电层108上。第二导电层110可以具有一定的结构，在该结构中多晶硅层与硅化钨(WSix)层或钨(W)层堆叠。第二硬掩模层112可以由氧化物层或氧氮化硅(SiON)层形成。
参照图1C，通过光和显影过程顺序蚀刻第二硬掩模层112、第二导电层110、介电层108、第一导电层106和隧道绝缘层104，从而形成其中堆叠隧道绝缘层104、第一导电层106、介电层108、第二导电层110和第二硬掩模层112的栅极114。
当形成单元栅114(即，单元区域内的栅极114)时，SSL和DSL(其具有与单元栅114相同的堆叠结构)也同时在选择晶体管区域(即，其中形成有第一沟槽102的区域)中形成。由于第一沟槽102，在单元区域中的单元栅114和在选择晶体管区域中形成的SSL或DSL之间形成阶梯。
参照图1D，实施再氧化过程，以消除在用于形成栅极114的蚀刻过程中发生的损害。为了隔离栅极114，在栅极114的侧面上形成隔离物116。为了保护单元栅114，在包括隔离物116和栅极114的半导体衬底100上形成第三绝缘层118。第三绝缘层118可以由氧化物层或氮化物层形成。
参照图1E，第一绝缘层120形成在第三绝缘层118上。当形成第一绝缘层120时，在选择晶体管区域中存在阶梯。可以使用化学机械抛光(CMP)工艺对第一绝缘层120进行抛光，以除去阶梯。
蚀刻第一绝缘层120，以在选择晶体管区域的SSL之间的源极区内形成源极接触孔。用第三导电层填充该源极接触孔，以形成源极接触塞122。第三导电层可以由多晶硅或钨(W)形成。
此后，第二绝缘层124形成在包括源极接触塞122和第一绝缘层120的半导体衬底100上。然后实施CMP工艺以抛光第二绝缘层124。当形成第二绝缘层124时，在选择晶体管区域中存在阶梯。在这种情况下，如果用于形成漏极接触塞的光刻胶图案在没有首先除去所述阶梯的情况下形成，则该光刻胶图案也将具有阻止蚀刻过程适当实施的阶梯。此外，如果蚀刻过程没有被适当实施，则金属材料部分保留，由此降低单元性能。
通过光和显影过程蚀刻第二绝缘层124和第一绝缘层120，从而在选择晶体管区域的DSL之间的漏极区域内形成漏极接触孔。然后，第四导电层形成在包括漏极接触孔的半导体衬底100上，从而填充该漏极接触孔。第四导电层可以由多晶硅或钨(W)形成。
然后，实施抛光过程直到暴露第二绝缘层124的顶表面，从而形成漏极接触塞126。
如上所述，本发明具有以下优点。
首先，通过部分蚀刻半导体衬底的选择晶体管区域(即，其中形成有SSL和DSL的区域)，单元区域和选择晶体管区域形成为具有阶梯。因此，可以改善选择晶体管和最靠近该选择晶体管的单元栅之间的干扰现象。
其次，通过减少干扰现象，可以显著减少选择晶体管和最靠近该选择晶体管的单元栅之间的宽度。
第三，通过减少干扰现象，可以防止由于靠近选择晶体管的单元栅的电流性能改变而导致大量或少量的电压流动(voltage flows)从而使单元性能变得有缺陷。
第四，可以改善选择晶体管和最靠近该选择晶体管的单元栅的记忆特性(retention characteristic)。
第五，通过改善干扰现象，单元栅的程序特性可以变得一致。
虽然已参照各种实施方案进行了前述描述，但应该理解，对于本领域普通技术人员来说，在不背离本公开内容和所附权利要求的精神和范围的情况下，可以对本公开内容进行各种变化和更改。

Claims (16)

1.一种制造快闪存储器件的方法，包括以下步骤：
提供其中限定单元区域和选择晶体管区域的半导体衬底；
蚀刻在所述选择晶体管区域中的半导体衬底，以在所述单元区域和所述选择晶体管区域之间形成第一阶梯；和
在所述单元区域中形成单元栅，和在所述选择晶体管区域中形成晶体管。
2.根据权利要求1的方法，其中所述蚀刻的选择晶体管区域的宽度为所述晶体管的宽度的4至6倍。
3.根据权利要求1的方法，其中所述第一阶梯具有300
Figure C200710111443C0002134857QIETU
～1000
Figure C200710111443C0002134857QIETU
的高度。
4.根据权利要求1的方法，其中所述第一阶梯在所述晶体管和邻近所述晶体管的所述单元栅之间具有斜坡。
5.根据权利要求4的方法，包括根据蚀刻所述半导体衬底时所用的聚合物形成方法和聚合物的相应量来控制所述斜坡的角度。
6.根据权利要求1的方法，其中所述单元栅具有包含浮动栅、介电层和控制栅的堆叠结构。
7.根据权利要求6的方法，包括通过将P或B掺杂剂原位注入到源气体中而由多晶硅层形成所述浮动栅。
8.根据权利要求7的方法，其中所述源气体选自由SiH4、Si2H6和SiH2Cl2组成的组。
9.根据权利要求6的方法，包括在所述单元区域中形成所述单元栅，同时在所述选择晶体管区域中形成所述晶体管。
10.根据权利要求1的方法，还包括在形成所述单元栅和所述晶体管之后的以下步骤：
在所述单元栅和所述晶体管的侧壁上形成隔离物；
在包括所述隔离物、所述单元栅和所述晶体管的所述半导体衬底上形成第一绝缘层；
蚀刻所述第一绝缘层以形成源极接触塞；
在所述第一绝缘层和所述源极接触塞上形成第二绝缘层；
和
蚀刻所述第二绝缘层和所述第一绝缘层以形成漏极接触塞。
11.根据权利要求10的方法，还包括在形成所述第一绝缘层之前，在包括所述隔离物、所述单元栅和所述晶体管的半导体衬底上形成绝缘层。
12.根据权利要求10的方法，其中所述第一绝缘层和所述第二绝缘层形成为在所述选择晶体管区域和所述单元区域之间具有第二阶梯。
13.一种快闪存储器件，包括：
在单元区域和选择晶体管区域之间具有阶梯的半导体衬底；
在所述选择晶体管区域中形成的晶体管；和
在所述单元区域中形成的存储单元。
14.根据权利要求13的快闪存储器件，其中所述选择晶体管区域的宽度为所述晶体管的宽度的4至6倍。
15.根据权利要求13的快闪存储器件，其中所述阶梯具有 的高度。
16.根据权利要求13的快闪存储器件，其中在所述选择晶体管区域中形成源极接触塞和漏极接触塞。
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