TW201947739A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本實施形態之半導體裝置具備基板、以及積層於基板上方之複數個導電層及複數個絕緣層。包含複數個導電層及複數個絕緣層之積層構造之端部具有將導電層設為各段之踏面之階梯構造。階梯構造具有各段之豎立部相互相向之第1階差部與第2階差部之階差對。複數個階差對在階梯構造中呈階梯狀設置於不同高度。複數個第1接觸插塞設置於第1階差部之各段之踏面上。第2接觸插塞以如下方式設置：於階差對之第1階差部與第2階差部之間之中間區域或第2階差部之至少一者，在積層構造內沿導電層及絕緣層之積層方向延伸。CMOS電路設置於積層構造之下方，且與第2接觸插塞電性連接。第2接觸插塞設置於未設有第1接觸插塞之中間區域或第2階差部之至少一者。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
正在開發一種半導體記憶體，該半導體記憶體具有將記憶胞三維地配置而成之立體型記憶胞陣列。半導體記憶體之字元線具有積層於基板上之積層構造。為了將接觸插塞(contact plug)連接於具有此種積層構造之複數條字元線之各者，而於積層構造之端部形成有階梯構造(階面構造)。該階梯構造係藉由於微影步驟之後反覆執行複數次字元線之蝕刻步驟及抗蝕劑膜之細化步驟而形成於字元線之積層構造之端部。
然而，若反覆執行蝕刻步驟及細化步驟，則抗蝕劑膜之膜厚之不均會變大，階梯構造之尺寸精度變差。為了應對此種階梯構造之尺寸不均，必須使階梯構造之踏面之長度或寬度變大。於此情形時，存在半導體記憶體之佈局面積變大之問題。又，因執行複數次細化步驟，故而需要使抗蝕劑膜之膜厚變厚且塗佈高黏度之抗蝕劑膜之技術。該情況將導致使半導體記憶體之製造成本上升。
實施形態提供一種於在積層構造之端部形成階梯構造時，階梯構造之尺寸不均較少且可降低製造成本之半導體裝置及其製造方法。
實施形態之半導體裝置具備：基板；及複數個導電層及複數個絕緣層，其等積層於基板上方。包含複數個導電層及複數個絕緣層之積層構造之端部具有將導電層設為各段之踏面之階梯構造。階梯構造具有各段之豎立部相互相向之第1階差部與第2階差部之階差對。複數個階差對在階梯構造中呈階梯狀設置於不同高度。複數個第1接觸插塞設置於第1階差部之各段之踏面上。第2接觸插塞以如下方式設置：於階差對之第1階差部與第2階差部之間之中間區域或第2階差部之至少一者，於積層構造內沿導電層及絕緣層之積層方向延伸。CMOS電路設置於積層構造之下方，且與第2接觸插塞電性連接。第2接觸插塞設置於未設有第1接觸插塞之中間區域或未設有第1接觸插塞之第2階差部之至少一者。
以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下之實施形態中，半導體基板之上下方向表示以供設置半導體元件之面為上之情形時之相對方向，有時與按照重力加速度之上下方向不同。圖式係模式性或概念性者，各部分之比率等未必與實物相同。於說明書與圖式中，對與關於既有之圖式已於上文敍述過之要素相同之要素附上相同符號並適當省略詳細之說明。
(第1實施形態)
圖1係表示第1實施形態之半導體裝置中之記憶胞陣列之構成的一例之圖。記憶胞陣列MCA例如為將記憶胞三維地配置而成之立體型記憶胞陣列。再者，於圖1中，為了易於觀察圖，對形成於記憶體孔113內之除絕緣膜以外之絕緣部分省略了圖示。又，於以下實施形態中，例示矽作為半導體，但亦可使用除矽以外之半導體。
又，於本說明書中，為了方便說明，而導入XYZ正交座標系統。於該座標系統中，將相對於基板100之主面平行之方向且相互正交之2方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向。作為導電層之字元線WL於Z方向上積層。
如圖1所示，於半導體基板100，形成有n型井區域101，於n型井區域101上形成有p型井區域102。於p型井區域102上，形成有複數個NAND(Not And，與非)串NS。具體而言，於p型井區域102上，形成有作為選擇閘極線SGS發揮功能之複數個配線層110、作為字元線WL發揮功能之複數個配線層111、及作為選擇閘極線SGD發揮功能之複數個配線層112。
配線層110例如由4層形成，利用複數個NAND串NS而電性連接於共通之選擇閘極線SGS，且作為2個選擇電晶體ST2之閘極電極發揮功能。
配線層111例如由8層形成，每一層均電性連接於共通之字元線WL。
配線層112例如由4層形成，針對每個NAND串NS連接於對應之選擇閘極線SGD，且分別作為1個選擇電晶體ST1之閘極電極發揮功能。
記憶體孔113以貫通配線層110、111、112且到達至p型井區域102之方式形成。於記憶體孔113之側面，依序形成有阻擋絕緣膜114、電荷蓄積膜115(絕緣膜)及閘極絕緣膜116。於記憶體孔113內，填埋有導電膜117。導電膜117作為NAND串NS之電流路徑發揮功能。於導電膜117之上端，形成有作為位元線BL發揮功能之配線層118。
如上所述，於p型井區域102上，依序積層有選擇電晶體ST2、複數個記憶胞電晶體MT及選擇電晶體ST1，1個記憶體孔113對應於1個NAND串NS。
於p型井區域102之表面內，形成有n+型雜質擴散層103及p+型雜質擴散層104。
於n+型雜質擴散層103上，形成有接觸插塞119，於接觸插塞119上，形成有作為源極線CELSRC發揮功能之配線層120。源極線CELSRC亦形成於M2層，M2層之源極線CELSRC電性連接於電壓產生電路。
於p+型雜質擴散層104上，形成有接觸插塞121，於接觸插塞121上，形成有作為井配線CPWELL發揮功能之配線層122。
形成有配線層120、122之M0層形成於較配線層112(選擇閘極線SGD)靠上、且較形成有配線層118之M1層靠下。
以上構成於記載有圖1之紙面之深度方向上排列有複數個。1個指狀部由在深度方向上排成一排之複數個NAND串NS之集合構成。
進而，配線層110於同一塊內，作為共通之選擇閘極線SGS發揮功能，且相互電性連接。於最下層之配線層110與p型井區域102之間，形成有閘極絕緣膜116。鄰接於n+型雜質擴散層103之最下層之配線層110與閘極絕緣膜116形成至n+型雜質擴散層103附近為止。
藉此，於將選擇電晶體ST2設為導通狀態之情形時，所形成之通道將記憶胞電晶體MT0及n+型雜質擴散層103電性連接。
電壓產生電路可藉由對井配線CPWELL施加電壓，而對導電膜117賦予電位。
圖2係導電膜117貫通複數個導電層(字元線)WL及絕緣層25之局部放大剖視圖。於圖2中，將圖1中省略之導電層WL間之絕緣層表示為絕緣層25。
於各導電層WL與導電膜117之間，自導電層WL側起依序設有阻擋絕緣膜114、電荷蓄積膜115及閘極絕緣膜116。阻擋絕緣膜114與導電層WL相接，閘極絕緣膜116與導電膜117相接，於阻擋絕緣膜114與閘極絕緣膜116之間設有電荷蓄積膜115。
導電膜117作為通道發揮功能，導電層WL作為控制閘極發揮功能，電荷蓄積膜115作為蓄積自導電膜117注入之電荷之資料記憶層發揮功能。即，於導電膜117與各導電層WL之交叉部分，形成有控制閘極包圍通道周圍而成之構造之記憶胞。
本實施形態之半導體裝置係非揮發性半導體記憶裝置，可電性且自由地執行資料之刪除、寫入，即便切斷電源亦可保持記憶內容。
例如，記憶胞係電荷捕獲構造之記憶胞。電荷蓄積膜115具有複數個將電荷(電子)封入之陷阱，例如為氮化矽膜。閘極絕緣膜116例如為氧化矽膜，於自導電膜117對電荷蓄積膜115注入電荷時或蓄積於電荷蓄積膜115之電荷朝導電膜117擴散時成為電位障壁。阻擋絕緣膜114例如為氧化矽膜，防止蓄積於電荷蓄積膜115之電荷向導電層WL擴散。半導體裝置例如可為NAND型EEPROM(Electrically Erasable Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)等。
圖3係表示記憶胞陣列之構成之一例之概略俯視圖。如參照圖1及圖2所說明般，記憶胞陣列MCA具有導電層WL與絕緣層25之積層構造200，且具有三維地排列之複數個記憶胞。
記憶胞陣列MCA為方形，至少於其端部之1邊具有階梯構造STP。階梯構造STP係用以將接觸插塞(未圖示)連接於積層構造200之各導電層WL之連接區域。
圖4係沿著圖3之4-4線之剖視圖。再者，對連接於導電層WL之接觸插塞等省略了圖示。階梯構造STP具有階差對P1～P8。階差對P1～P8自階梯構造STP之上段至下段依序排列。
階差對P1～P8分別設置於不同高度之層，以自記憶胞陣列MCA側朝向其端部隨著朝D1方向前進而下降(降低)之方式構成為階梯狀。
階差對P1包含以相互相向之方式設置之第1階差部P1_1與第2階差部P1_2。階差對P2包含以相互相向之方式設置之第1階差部P2_1與第2階差部P2_2。階差對P3～P8分別包含以相互相向之方式設置之第1階差部P3_1～P8_1與第2階差部P3_2～P8_2。
第1階差部Pn_1(n＝1～8)構成為分別朝向D1方向之階梯形狀。即，第1階差部Pn_1成為與階差對P1～8同樣地朝向D1方向下降(降低)之階梯。第2階差部Pn_2構成為分別朝向與D1方向相反之D2方向之階梯形狀。即，第2階差部Pn_2成為與階差對P1～P8相反地朝向D2方向下降之階梯。因此，於各階差對Pn中，第1階差部Pn_1與第2階差部Pn_2以相互相向之方式設置。於階差對Pn之第1階差部Pn_1與第2階差部Pn_2之間，設有平坦之平台。
圖5係表示階差對P1、P2之構成例之剖視圖。再者，於圖5中，僅示出鄰接之2個階差對P1、P2之構成，但其他鄰接之階差對P2～P8亦具有相同構成。
階差對P1設置於導電層WLa～WLg及絕緣層25a～25g。
第1階差部P1_1具有台階ST1_1a～ST7_1g。導電層WLa及絕緣層25a構成最上段之台階ST1_1a。導電層WLb及絕緣層25b構成第2段台階ST2_1b。同樣地，導電層WLc～WLg及絕緣層25c～25g分別構成第3～7段台階ST3_1c～ST7_1g。為方便起見，於各台階ST1_1a～ST7_1g中，分別以虛線表示導電層WLa～WLg與絕緣層25a～25g之間之界面。
台階ST1_1a～ST7_1g以隨著朝向D1方向前進而下降(降低)之方式構成為階梯狀。於各台階ST1_1a～ST7_1g之踏面露出導電層WLa～WLg，於豎立部露出導電層WLa～WLg及絕緣層25a～25g之側面。於各台階ST1_1a～ST7_1g之豎立部面處，導電層WLa～WLg為上層，絕緣層25a～25g成為下層。
另一方面，階差對P1之第2階差部P1_2具有台階ST1_2a～ST7_2g。導電層WLa及絕緣層25a構成最上段之台階ST1_2a。導電層WLb及絕緣層25b構成第2段台階ST2_2b。同樣地，導電層WLc～WLg及絕緣層25c～25g分別構成第3～7段台階ST3_2c～ST7_2g。即，第2階差部P1_2之台階ST1_2a～ST7_2g分別於與第1階差部P1_1之台階ST1_1a～ST7_1g相同之層構成。又，第1及第2階差部P1_1、P1_2成為以階差對P1之平台中心為分界大致對稱之階梯形狀。
台階ST1_2a～ST7_2g以隨著朝向D2方向前進而下降(降低)之方式構成為階梯狀。於各台階ST1_2a～ST7_2g之踏面露出導電層WLa～WLg，於豎立部露出導電層WLa～WLg及絕緣層25a～25g之側面。於各台階ST1_2a～ST7_2g之豎立部面處，導電層WLa～WLg為上層，絕緣層25a～25g成為下層。
階差對P2與階差對P1同樣地具有台階，但設置於位於絕緣層25g之下之導電層WLh～WLn及絕緣層25h～25n。
階差對P2之第1階差部P2_1具有台階ST1_1h～ST7_1n。
導電層WLh及絕緣層25h構成階差對P2之最上段之台階ST1_1h。導電層WLi及絕緣層25i構成第2段台階ST2_1i。同樣地，導電層WLj～WLn及絕緣層25j～25n構成第3～7段台階ST3_1j～ST7_1n。
台階ST1_1h～ST7_1n以隨著朝向D1方向前進而下降(降低)之方式構成為階梯狀。於各台階ST1_1h～ST7_1n之踏面露出導電層WLh～WLn，於豎立部露出導電層WLh～WLn及絕緣層25h～25n之側面。於各台階ST1_1h～ST7_1n之豎立部面處，導電層WLh～WLn為上層，絕緣層25h～25n成為下層。
另一方面，階差對P2之第2階差部P2_2具有台階ST1_2h～ST7_2n。導電層WLh及絕緣層25h構成階差對P2之最上段之台階ST1_2h。導電層WLi及絕緣層25i構成第2段台階ST2_2i。同樣地，導電層WLj～WLn及絕緣層25j～25n構成第3～7段台階ST3_2j～ST7_2n。即，第2階差部P2_2之台階ST1_2h～ST7_2n分別於與第1階差部P2_1之台階ST1_1h～ST7_1n相同之層構成。第1及第2階差部P2_1、P2_2成為以階差對P2之平台中心為分界大致對稱之階梯形狀。
台階ST1_2h～ST7_2n以隨著朝向D2方向前進而下降(降低)之方式構成為階梯狀。於各台階ST1_2h～ST7_2n之踏面露出導電層WLh～WLn，於豎立部露出導電層WLh～WLn及絕緣層25h～25n之側面。於各台階ST1_2h～ST7_2n之豎立部面處，導電層WLh～WLn為上層，絕緣層25h～25n成為下層。
於鄰接之階差對P1、P2之間，設有與第1或第2階差部P1_1、P1_2大致相同高度之階差ST10。又，階差對P2之最上層台階ST1_1h、ST1_2h成為與於D2方向上鄰接之階差對P1之平台層為相同層。藉此，鄰接之階差對P1、P2中之第1階差部P1_1、P2_1之台階ST1_1a～ST7_1g、ST1_1h～ST7_1n連續。藉由使台階ST1_1a～ST7_1g、ST1_1h～ST7_1n連續，各導電層WLa～WLn於第1階差部P1_1、P2_1之台階ST1_1a～ST7_1g、ST1_1h～ST7_1n之踏面露出。因此，可於台階ST1_1a～ST7_1g、ST1_1h～ST7_1n之各踏面上設置接觸插塞。藉此，導電層WLa～WLn能分別與接觸插塞電性連接，並引出。
詳細情況未圖示，但階差對P3～P8亦具有與階差對P1、P2相同之構成。
因此，階差對P1～P8之第1階差部P1_1～P8_1之各台階成為連續之台階，導電層WL之各層於第1階差部P1_1～P8_1之台階之踏面露出。因此，可於第1階差部P1_1～P8_1之各台階之踏面上設置接觸插塞(未圖示)，且導電層WL分別與接觸插塞電性連接。藉此，導電層WL可作為字元線經由接觸插塞被引出。導電層WL之各層與第1階差部P1_1～P8_1之台階連續且電性連接。
另一方面，階差對P1～P8之第2階差部P1_2～P8_2係於第1階差部P1_1～P8_1之形成步驟中同時形成，但並未與記憶胞陣列MCA內之導電層WL電性連接。因此，第2階差部P1_2～P8_2未被用於接觸插塞之連接，而作為虛設件殘留。
再者，如圖10所示，有於積層構造200之下方設有CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路之情形。例如，有於作為積層構造200之記憶胞陣列MCA之下方設有控制記憶胞陣列MCA之CMOS電路之情形。於此情形時，為了將記憶胞陣列MCA與CMOS電路電性連接，第2接觸插塞(圖10之CNTt)以於積層構造200內沿導電層WL及絕緣層25之積層方向延伸之方式設置。階差對P1～P8之第1階差部P1_1～P8_1與第2階差部P1_2～P8_2之間之平台(中間區域)及第2階差部P1_2～P8_2可被用作接觸插塞CNTt之形成區域。因此，於此情形時，即便設置平台或第2階差部P1_2～P8_2，半導體裝置之佈局面積亦不會太增大。又，如圖5所示，於本實施形態中，階差ST10於積層構造200之積層方向上呈大致平面狀設置。然而，於階差ST10之壁面，亦可於某種程度上存在凹凸。
其次，對第1實施形態之半導體裝置之製造方法進行說明。
圖6A～圖10係表示第1實施形態之半導體裝置之製造方法的一例之剖視圖。再者，於圖6A～圖10中，表示階差對P1～P4之剖面，省略除此以外之階差對之圖示。
首先，於半導體基板上形成被用於控制電路之CMOS(Complementary Metal Oxide Semiconductor)電路(圖10之參照編號10)。於CMOS電路上形成層間絕緣膜等之後，於層間絕緣膜之上方形成立體型記憶胞陣列MCA。如圖6A所示，記憶胞陣列MCA具有包含交替地積層之導電層WL及絕緣層25之積層構造200。再者，於圖6A～圖10中，示出包含複數個導電層WL及複數個絕緣層25之積層構造200之端部，記憶胞陣列MCA自身未展現出。又，於圖6A～圖10中，為了易於理解，對1層導電層WL與1層絕緣層25之間之界面(圖5之虛線)亦省略了圖示。
繼而，使用微影技術，如圖6A所示，於積層構造200上形成第1抗蝕劑膜PR1。第1抗蝕劑膜PR1形成於鄰接之階差對P1～P4之形成區域間。即，第1抗蝕劑膜PR1形成於除階差對P1～P4之形成區域以外之區域。
階差對P1～P4之階差部係自最下段之圖案開始轉印，故而如圖6A及圖6B所示，階差對P1～P4之形成區域最初成為與階差對P1～P4各自之平台對應之區域Rp1_1～Rp4_1。因此，例如，第1抗蝕劑膜PR1最初被覆除與階差對P1～P4之平台對應之區域Rp1_1～Rp4_1以外之區域。
繼而，使用第1抗蝕劑膜PR1作為遮罩，對最上層之導電層WL之一層及位於其下方之絕緣層25之一層分別進行蝕刻(第1步驟)。藉此，階差對P1～P4之階差部P1_1～P4_1、P1_2～P4_2之最下段之圖案被轉印至最上層之導電層WL及絕緣層25(以下亦稱為積層膜WL、25)。
繼而，對第1抗蝕劑膜PR1各項同性地進行蝕刻而將其兩側面蝕刻少許(第2步驟)。即，將第1抗蝕劑膜PR1細化。藉由第1抗蝕劑膜PR1之細化，第1抗蝕劑膜PR1之兩側面分別被蝕刻相當於階差部P1_1～P4_1、P1_2～P4_2之1段踏面寬度Wst(D1或D2方向之長度)之量。藉此，D1或D2方向上之第1抗蝕劑膜PR1之寬度以踏面寬度Wst之2倍變小。反之，階差對P1～P4之形成區域Rp1～Rp4以踏面寬度Wst之2倍擴寬。
使用細化後之第1抗蝕劑膜PR1及最上層之積層膜WL、25作為遮罩，再次執行第1步驟。藉此，自階差對P1～P4之階差部P1_1～P4_1、P1_2～P4_2之最下段數為第2段之圖案被轉印至最上層之積層膜WL、25，並且將最上層之積層膜WL、25之圖案(最下段之圖案)轉印至自最上層數為第2層之積層膜WL、25。藉此，自階差部P1_1～P4_1、P1_2～P4_2之最下段數為第2段為止之圖案被轉印至積層構造200。
進而，反覆執行作為第2步驟之細化步驟、及作為第1步驟之蝕刻步驟。每當重複細化步驟與蝕刻步驟時，第1抗蝕劑膜PR1之兩側面每次後退踏面寬度Wst，且自階差部P1_1～P4_1、P1_2～P4_2之最下段數為第3段以後之圖案依次被轉印。當反覆執行7次細化步驟與蝕刻步驟時，如圖6B所示，形成階差部P1_1～P4_1、P1_2～P4_2之圖案。此時，階差對P1～P4之形成區域成為圖6A所示之Rp1_7～Rp4_7。即，藉由反覆執行細化步驟，階差對P1～P4之形成區域自Rp1_1～Rp4_1逐漸變寬為Rp1_7～Rp4_7。使階差對P1～P4之形成區域之兩側每次擴寬踏面寬度Wst，且反覆執行蝕刻步驟，藉此如圖6B所示般形成作為階梯構造之階差對P1～P4之階差部P1_1～P4_1、P1_2～P4_2之圖案。藉此，形成各段之豎立部部相互相向之第1階差部P1_1～P4_1及第2階差部P1_2～P4_2。於蝕刻步驟中，由於每次去除1組積層膜WL、25，故而於第1階差部P1_1～P4_1及第2階差部P1_2～P4_2之各段之踏面(上表面)，露出導電層WL。
如此，根據本實施形態，複數個階差對P1～P4之圖案可使用在1次微影步驟中所形成之抗蝕劑膜PR1同時形成。即，階差對P1～P4之圖案無需分別使用不同抗蝕劑膜個別地形成。
藉此，上述細化步驟及蝕刻步驟之次數急劇減少。
於形成階差部P1_1～P4_1、P1_2～P4_2之圖案之後，使階差對P1～P4各自之高度不同。
例如，於去除第1抗蝕劑膜PR1之後，如圖7A所示，於積層構造200上形成第2抗蝕劑膜PR2。第2抗蝕劑膜PR2最接近積層構造200之中心，且被覆位於記憶胞陣列MCA側之階差對(第1階差對)P1。因此，第2抗蝕劑膜PR2之端部位於階差對P1之第2階差部P1_2與階差對P2之第1階差部P2_1之間。
繼而，如圖7B所示，使用第2抗蝕劑膜PR2作為遮罩，對階差對P2～P4進行蝕刻。階差對P2～P4被蝕刻與階差對P1之階差部P1_1、P1_2之高度大致相等之高度。藉此，於階差對P1與P2之間，形成與階差部P1_1、P1_2之高度大致相等之階差ST10。又，階差對P2～P4之階差部P2_1～P4_1、P2_2～P4_2之圖案原狀被轉印至下層之積層膜WL、25。因此，階差對P2～P4之最上段之面成為與階差對P1之平台相同之面，階差部P2_1之踏面與階差部P1_1之踏面連續。即，階差部P1_1、P2_1之各段由連續地積層之積層膜WL、25形成。
繼而，於去除第2抗蝕劑膜PR2之後，如圖8A所示，於積層構造200上形成第3抗蝕劑膜PR3。第3抗蝕劑膜PR3被覆階差對P1及與該階差對P1鄰接之階差對P2、即自記憶胞陣列MCA側起至第2個為止之階差對P1、P2。因此，第3抗蝕劑膜PR3之端部位於階差對P2之第2階差部P2_2與階差對P3之第1階差部P3_1之間。
繼而，如圖8B所示，使用第3抗蝕劑膜PR3作為遮罩，對階差對P3、P4進行蝕刻。階差對P3、P4被蝕刻與階差對P2之階差部P2_1、P2_2之高度大致相等之高度。藉此，於階差對P2與P3之間，形成與階差部P2_1、P2_2之高度大致相等之階差ST11。又，階差對P3、P4之階差部P3_1、P4_1、P3_2、P4_2之圖案進而原狀被轉印至下層之積層膜WL、25。因此，階差對P3、P4之最上段成為與階差對P2之平台相同之面，階差部P3_1之踏面與階差部P2_1之踏面連續。即，階差部P2_1、P3_1之各段由連續積層之積層膜WL、25形成。
繼而，於去除第3抗蝕劑膜PR3之後，如圖9A所示，於積層構造200上形成被覆階差對P1～P3之第4抗蝕劑膜PR4。第4抗蝕劑膜PR4被覆階差對P1、P2及與階差對P2鄰接之階差對P3、即自記憶胞陣列MCA側起至第3個為止之階差對P1～P3。因此，第4抗蝕劑膜PR4之端部位於階差對P3之第2階差部P3_2與階差對P4之第1階差部P4_1之間。
繼而，如圖9B所示，使用第4抗蝕劑膜PR4作為遮罩，對階差對P4進行蝕刻。階差對P4被蝕刻與階差對P3之階差部P3_1、P3_2之高度大致相等之高度。藉此，於階差對P3與P4之間，形成與階差部P3_1、P3_2之高度大致相等之階差ST12。又，階差對P4之階差部P4_1、P4_2之圖案進而原狀被轉印至下層之積層膜WL、25。因此，階差對P4之最上段成為與階差對P3之平台相同之面，階差部P4_1之踏面與階差部P3_1之踏面連續。即，階差部P3_1、P4_1之各段由連續積層之積層膜WL、25形成。
藉由反覆執行此種微影步驟及蝕刻步驟，各階差對P1～P4形成於不同高度，且各階差對P1～P4之第1階差部P1_1～P4_1由連續積層之積層膜WL、25形成。因此，積層構造200之各導電層WL之上表面作為階梯構造STP之各段之踏面露出，可使接觸插塞連接於所有導電層WL。
於去除第4抗蝕劑膜PR4之後，如圖10所示，在積層構造200上形成層間絕緣膜ILD，且在層間絕緣膜ILD形成作為第1接觸插塞之接觸插塞CNT。接觸插塞CNT設置於第2階差部P1_2～P4_2之各段之踏面上，且連接於導電層WL。
又，如圖10所示，於CMOS電路10設置於記憶胞陣列MCA之下方之情形時，有時將CMOS電路10與位於記憶胞陣列MCA之上方之配線層W1、W2、W3、W4電性連接。於此種情形時，形成作為將CMOS電路10與配線層W1、W2、W3、W4電性連接之第2接觸插塞之接觸插塞CNTt。接觸插塞CNTt以於積層構造200內沿導電層WL及絕緣層25之積層方向延伸之方式設置。接觸插塞CNTt設置於各階差對P1～P4各自之第1階差部與第2階差部之間之平台(中間區域)或第2階差部之至少一者。即，本實施形態之階差對P1～P4各自之平台由於未設置接觸插塞CNT，故而可用於接觸插塞CNTt。又，階差對P1～P4各自之第2階差部P1_2～P4_2之區域亦未設置接觸插塞CNT，故而可用於接觸插塞CNTt。因此，即便於各階差對P1～P4存在平台或第2階差部P1_2～P4_2，藉由有效運用該等區域，亦可抑制記憶胞陣列MCA之佈局面積增大。
又，於本實施形態中，第1階差部與第2階差部之間之中間區域之寬度W10成為第1或第2階差部之寬度W11之2倍以上。進而，位於相鄰之階差對之間之平台(例如P3與P4之間之一平坦部)之寬度W12與第1或第2階差部之寬度W11大致相同。
如上所述，根據本實施形態，複數個階差對P1～P4之各階差部之圖案可使用藉由1次微影步驟所形成之抗蝕劑膜PR1同時地形成。藉此，上述細化步驟及蝕刻步驟之次數急劇減少。細化步驟中所使用之裝置由於價格高昂，故而藉由減少細化步驟之次數，不僅使製造時間縮短，而且使製造成本削減。
又，形成階差ST10～ST12之抗蝕劑膜PR2以後之微影步驟無需如形成階差部P1_1～P4_1、P1_2～P4_2之抗蝕劑膜PR1之微影步驟般之對準精度。於本實施形態中，階差部P1_1～P4_1、P1_2～P4_2所需之微影步驟執行1次即可。因此，就此種觀點而言，亦帶來製造時間之縮短及製造成本之削減。
又，抗蝕劑膜PR1形成於大致平坦之積層構造200之上表面。因此，階差對P1～P4之階差部P1_1～P4_1、P1_2～P4_2之圖案係由大致平坦之積層構造200加工而形成。藉此，階差部P1_1～P4_1、P1_2～P4_2之各段之尺寸不均減少，尺寸精度提高。藉由使階差部P1_1～P4_1、P1_2～P4_2之各段之尺寸精度提高，可減小尺寸裕度，因此，可使階梯構造STP整體之面積變小。再者，於上述製造方法中，僅對階差對P1～P4進行了說明。然而，階梯構造STP內之階差對之數量並無特別限定。
(變化例)
於第1實施形態中，在圖6B所示之步驟之後，階差對P1～P4之高度係藉由以下方法而不同：將由抗蝕劑膜被覆之階差對自接近積層構造200之中心之階差對(即位於記憶胞陣列MCA側之階差對)起一面逐個增加一面進行蝕刻。即，階差ST10～ST12係按照ST10、ST11、ST12之順序形成。
然而，階差對P1～P4之高度亦可藉由以下方法而不同：將自抗蝕劑膜露出之階差對自位於積層構造200之端部之階差對起一面逐個增加一面進行蝕刻。即，階差ST10～ST12亦可按照ST12、ST11、ST10之順序形成。
例如，圖11A～圖13B係表示第1實施形態之變化例之半導體裝置之製造方法的一例之剖視圖。再者，於圖11A～圖13B中，表示階差對P1～P4之剖面，省略除此以外之階差對之圖示。
於經過圖6A及圖6B所示之步驟之後，如圖11A所示，於積層構造200上形成第2抗蝕劑膜PR2。第2抗蝕劑膜PR2最接近積層構造200之端部，使位於積層構造200之外緣側之階差對(第3階差對)P4露出。
其次，如圖11B所示，使用第2抗蝕劑膜PR2作為遮罩，對階差對P4進行蝕刻。階差對P4被蝕刻與階差對P3之階差部P3_1、P3_2之高度大致相等之高度。藉此，於階差對P3與P4之間形成與階差部P3_1、P3_2之高度大致相等之階差ST12。又，階差對P4之階差部P4_1、P4_2之圖案原狀被轉印至下層之積層膜WL、25。
繼而，於去除第2抗蝕劑膜PR2之後，如圖12A所示，於積層構造200上形成第3抗蝕劑膜PR3。第3抗蝕劑膜PR3使階差對P4及與階差對P4鄰接之階差對P3、即自積層構造200之外緣側起至第2個為止之階差對P3、P4露出。
繼而，如圖12B所示，使用第3抗蝕劑膜PR3作為遮罩，對階差對P3、P4進行蝕刻。階差對P3、P4被蝕刻與階差對P2之階差部P2_1、P2_2之高度大致相等之高度。藉此，於階差對P2與P3之間，形成與階差部P2_1、P2_2之高度大致相等之階差ST11。又，階差對P3、P4之階差部P3_1、P4_1、P3_2、P4_2之圖案進而原狀被轉印至下層之積層膜WL、25。
繼而，於去除第3抗蝕劑膜PR3之後，如圖13A所示，於積層構造200上形成第4抗蝕劑膜PR4。第4抗蝕劑膜PR4使階差對P4、P3及與階差對P3鄰接之階差對P2、即自積層構造200之外緣側起至第3個為止之階差對P2～P4露出。
繼而，如圖13B所示，使用第4抗蝕劑膜PR4作為遮罩，對階差對P2～P4進行蝕刻。階差對P2～P4被蝕刻與階差對P1之階差部P1_1、P1_2之高度大致相等之高度。藉此，於階差對P1與P2之間形成與階差部P2_1、P2_2之高度大致相等之階差ST10。又，階差對P2～P4之階差部P2_1～P4_1、P2_2～P4_2之圖案進而原狀被轉印至下層之積層膜WL、25。
即便為此種變化例，亦可將階差部之圖案原狀進行轉印，並且使階差對P1～P4之高度各不相同。
(第2實施形態)
圖14A～圖18B係表示第2實施形態之半導體裝置之製造方法的一例之剖視圖。再者，於圖14A及圖14B中，表示階差對P1～P4之剖面，省略除此以外之階差對之圖示。
於經過圖6A及圖6B所示之步驟之後，如圖14A所示，於積層構造200上形成第2抗蝕劑膜PR2。第2抗蝕劑膜PR2使階差對P1～P4間歇性地露出。即，第2抗蝕劑膜PR2以如階差對P1、P3、P5…般隔開1個之方式被覆階差對(或者使階差對露出)。
繼而，如圖14B所示，使用第2抗蝕劑膜PR2作為遮罩對階差對P1～P4進行蝕刻。階差對P2、P4被蝕刻與階差對P1、P3之階差部P1_1、P1_2、P3_1、P3_2之高度大致相等之高度。藉此，於階差對P1與P2之間形成與階差部P1_1、P1_2之高度大致相等之階差ST10。於階差對P3與P4之間，形成與階差部P3_1、P3_2之高度大致相等之階差ST12。又，階差對P2、P4之階差部P2_1、P2_2、P4_1、P4_2之圖案原狀被轉印至下層之積層膜WL、25。
繼而，當去除第2抗蝕劑膜PR2後，可獲得圖15所示之構造。如圖15所示，階差對P1～P8間歇性地被蝕刻，從而階差對P2、P4、P6、P8相對於其他階差對P1、P3、P5、P7凹陷。因此，於階差對P5與階差對P6之間存在階差ST14，於階差對P7與階差對P8之間存在階差ST16。再者，於圖15～圖18B中，為方便起見，表示階差對P1～P8。以下，階差對P1係最接近積層構造200之中心之階差對，階差對P8係設為位於積層構造200之端部(第1端)之階差對。又，對導電層WL及絕緣層25之界面省略了圖示。
繼而，如圖16A所示，於積層構造200上形成第3抗蝕劑膜PR3。第3抗蝕劑膜PR3使自積層構造200之端部(第1端)側起至第2個為止之階差對P7、P8露出。
繼而，如圖16B所示，使用第3抗蝕劑膜PR3作為遮罩，對階差對P7、P8進行蝕刻。階差對P7、P8被蝕刻與階差對P6之階差部P6_1、P6_2之高度及階差對P7之階差部P7_1、P7_2之高度大致相等之高度。由於階差部P6_1、P6_2、P7_1、P7_2之高度大致相等，故而亦可以說被蝕刻階差部P7_1高度之2倍高度。於圖15之狀態下，階差對P7原本便位於較階差對P6高出階差部P7_1之高度之位置。然而，因階差對P7被蝕刻階差部P7_1之高度之2倍高度，故而階差對P7變得較階差對P6低相當於階差部P7_1之高度量。藉此，如圖16B所示，於階差對P6與P7之間，形成階差部P7_1之高度之階差ST15。又，階差對P7、P8之階差部P7_1、P8_1、P7_2、P8_2之圖案進而原狀被轉印至下層之積層膜WL、25。階差ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P7、P8之圖案原狀進行轉印，一面使階差對P5～P8之高度分別不同。
繼而，於去除第3抗蝕劑膜PR3之後，如圖17A所示，於積層構造200上形成第4抗蝕劑膜PR4。第4抗蝕劑膜PR4使自積層構造200之端部(第1端)側起至第4個為止之階差對P5～P8露出。
其次，如圖17B所示，使用第4抗蝕劑膜PR4作為遮罩，對階差對P5～P8進行蝕刻。階差對P5～P8亦被蝕刻階差部P5_1之高度之2倍高度。於圖17A之狀態下，階差對P5位於較階差對P4高出階差部P5_1之高度之位置。然而，階差對P5由於被蝕刻階差部P5_1之高度之2倍高度，故而變得較階差對P4低相當於階差部P5_1之高度量。藉此，如圖17B所示，於階差對P4與P5之間，形成階差部P5_1之高度之階差ST13。又，階差對P5～P8之階差部P5_1～P8_1、P5_2～P8_2之圖案進而原狀被轉印至下層之積層膜WL、25。階差ST14～ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P5～P8之圖案原狀進行轉印，一面使階差對P3～P8之高度各不相同。
繼而，於去除第4抗蝕劑膜PR4之後，如圖18A所示，於積層構造200上形成第5抗蝕劑膜PR5。第5抗蝕劑膜PR5使自積層構造200之端部(第1端)側起至第6個為止之階差對P3～P8露出。
繼而，如圖18B所示，使用第5抗蝕劑膜PR5作為遮罩，對階差對P3～P8進行蝕刻。階差對P3～P8亦被蝕刻階差部P3_1之高度之2倍高度。於圖18A之狀態下，階差對P3位於較階差對P2高出階差部P3_1之高度之位置。然而，階差對P3由於被蝕刻階差部P3_1之高度之2倍高度，故而變得較階差對P2低相當於階差部P3_1之高度量。藉此，如圖18B所示，於階差對P2與P3之間形成階差部P3_1之高度之階差ST11。又，階差對P3～P8之階差部P3_1～P8_1、P3_2～P8_2之圖案進而原狀被轉印至下層之積層膜WL、25。階差ST12～ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P3～P8之圖案原狀進行轉印，一面使階差對P1～P8之高度各不相同。
當去除第5抗蝕劑膜PR5後，可獲得圖4所示之構造。
進而，於存在階差對之情形時，藉由進一步反覆執行此種微影步驟及蝕刻步驟，可一面將階差部之圖案原狀進行轉印，一面使階差對之高度各不相同。
即便如此，亦可獲得與第1實施形態之半導體裝置相同之構成。
又，於第2實施形態中，在使用第2抗蝕劑膜PR2對階差對P1～P4間歇性地進行蝕刻之後，一面使自抗蝕劑膜露出之階差對每次增加2個，一面進行蝕刻。藉此，第2實施形態與第1實施形態相比，可減少微影步驟及蝕刻步驟之反覆次數。藉此，可進一步縮短製造時間，且進一步削減製造成本。
(變化例)
於第2實施形態中，在圖15所示之步驟之後，關於階差對P1～P8，一面使自抗蝕劑膜露出之階差對自位於積層構造200之端部(第1端)之階差對起每次增加2個，一面進行蝕刻。
然而，關於階差對P1～P8，亦可以一面使由抗蝕劑膜被覆之階差對自接近積層構造200之中心之階差對(即位於記憶胞陣列MCA側之階差對)起每次增加2個，一面進行蝕刻。
例如，參照圖19A～圖21B，表示第2實施形態之變化例之半導體裝置之製造方法的一例。當經過圖14A及圖14B所示之步驟之後，去除第2抗蝕劑膜PR2後，可獲得圖15所示之構造。
其次，如圖19A所示，於積層構造200上形成第3抗蝕劑膜PR3。第3抗蝕劑膜PR3被覆最接近積層構造200之中心之2個階差對P1、P2。
繼而，如圖19B所示，使用第3抗蝕劑膜PR3作為遮罩，對階差對P3～P8進行蝕刻。階差對P3～P8被蝕刻階差對P3之階差部P3_1之高度之2倍高度。藉此，階差對P3與階差對P2相比變低，於階差對P2與P3之間，形成與階差部P3_1之高度大致相等之階差ST11。又，階差對P3～P8之階差部P3_1～P8_1、P3_2～P8_2之圖案原狀被轉印至下層之積層膜WL、25。階差ST12、ST14、ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P3～P8之圖案原狀進行轉印，一面使階差對P1～P4之高度各不相同。
繼而，於去除第3抗蝕劑膜PR3之後，如圖20A所示，於積層構造200上形成第4抗蝕劑膜PR4。第4抗蝕劑膜PR4被覆最接近積層構造200之中心之4個階差對P1～P4。
繼而，如圖20B所示，使用第4抗蝕劑膜PR4作為遮罩，對階差對P5～P8進行蝕刻。階差對P5～P8被蝕刻階差對P5之階差部P5_1之高度之2倍高度。藉此，階差對P5與階差對P4相比變低，於階差對P4與P5之間形成與階差部P5_1之高度大致相等之階差ST13。又，階差對P5～P8之階差部P5_1～P8_1、P5_2～P8_2之圖案原狀被轉印至下層之積層膜WL、25。階差ST14、ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P5～P8之圖案原狀進行轉印，一面使階差對P1～P6之高度各不相同。
繼而，於去除第4抗蝕劑膜PR4之後，如圖21A所示，在積層構造200上形成第5抗蝕劑膜PR5。第5抗蝕劑膜PR5被覆最接近積層構造200之中心之6個階差對P1～P6。
繼而，如圖21B所示，使用第5抗蝕劑膜PR5作為遮罩，對階差對P7、P8進行蝕刻。階差對P7、P8被蝕刻階差對P7之階差部P7_1之高度之2倍高度。藉此，階差對P7與階差對P6相比變低，於階差對P6與P7之間形成與階差部P7_1之高度大致相等之階差ST15。又，階差對P7～P8之階差部P7_1、P8_1、P7_2、P8_2之圖案原狀被轉印至下層之積層膜WL、25。階差ST16之圖案亦原狀被轉印至下層之積層膜WL、25。藉此，可一面將階差對P7、P8之圖案原狀進行轉印，一面使階差對P1～P8之高度各不相同。
當去除第5抗蝕劑膜PR5後，可獲得圖4所示之構造。
進而，於存在階差對之情形時，在去除第5抗蝕劑膜PR5之後，於積層構造200上進而形成其他抗蝕劑膜(未圖示)。抗蝕劑膜被覆自積層構造200之中心起至2n為止之階差對。其後，使用該抗蝕劑膜作為遮罩，對積層構造200進行蝕刻。藉由反覆執行此種微影步驟及蝕刻步驟，可一面將階差部之圖案原狀進行轉印，一面使階差對之高度各不相同。
(平面佈局)
圖22係表示圖6B所示之階差對P1～P4及記憶胞陣列MCA之概略俯視圖。圖6B之剖面對應於沿著圖22之6-6線之剖面。再者，於圖22中，階差部P1_1～P4_1、P1_2～P4_2被概略地示出。
又，於圖22中，在記憶胞陣列MCA之兩側分別設有階差對P1～P4，但於圖6B中，示出記憶胞陣列MCA之單側之階差對P1～P4之剖面。
如圖22所示，階差對P1～P4係藉由設置沿著記憶胞陣列MCA之邊之細長形狀之島I1～I4而獲得。島I1～I4係與記憶胞陣列MCA隔開之圖案，且係圖6A所示之形成第1抗蝕劑膜PR1之區域。藉由對島I1～I4上之第1抗蝕劑膜PR1反覆執行細化步驟與蝕刻步驟，而於記憶胞陣列MCA及島I1～I4一次形成階差部P1_1～P4_1、P1_2～P4_2。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為例子而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式加以實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其等之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2018-93104號(申請日：2018年5月14日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10‧‧‧CMOS電路
25‧‧‧絕緣層
25a～25g‧‧‧絕緣層
25h～25n‧‧‧絕緣層
100‧‧‧半導體基板
101‧‧‧n型井區域
102‧‧‧p型井區域
103‧‧‧n+型雜質擴散層
104‧‧‧p+型雜質擴散層
110‧‧‧配線層
111‧‧‧配線層
112‧‧‧配線層
113‧‧‧記憶體孔
114‧‧‧阻擋絕緣膜
115‧‧‧電荷蓄積膜
116‧‧‧閘極絕緣膜
117‧‧‧導電膜
118‧‧‧配線層
119‧‧‧接觸插塞
120‧‧‧配線層
121‧‧‧接觸插塞
122‧‧‧配線層
200‧‧‧積層構造
BL‧‧‧位元線
CELSRC‧‧‧源極線
CNT‧‧‧接觸插塞
CNTt‧‧‧接觸插塞
CPWELL‧‧‧井配線
D1‧‧‧方向
D2‧‧‧方向
I1～I4‧‧‧島
ILD‧‧‧層間絕緣膜
M0‧‧‧層
M1‧‧‧層
M2‧‧‧層
MCA‧‧‧記憶胞陣列
MT‧‧‧記憶胞電晶體
MT0‧‧‧記憶胞電晶體
NS‧‧‧NAND串
P1_1～P8_1‧‧‧第1階差部
P1_2～P8_2‧‧‧第2階差部
P1～P8‧‧‧階差對
PR1‧‧‧第1抗蝕劑膜
PR2‧‧‧第2抗蝕劑膜
PR3‧‧‧第3抗蝕劑膜
PR4‧‧‧第4抗蝕劑膜
PR5‧‧‧第5抗蝕劑膜
Rp1_1～Rp4_1‧‧‧階差對之形成區域
Rp1_7～Rp4_7‧‧‧階差對之形成區域
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
ST1‧‧‧選擇電晶體
ST1_1a～ST7_1g‧‧‧台階
ST1_1h～ST7_1n‧‧‧台階
ST1_2a～ST7_2g‧‧‧台階
ST1_2h～ST7_2n‧‧‧台階
ST10‧‧‧階差
ST11‧‧‧階差
ST12‧‧‧階差
ST13‧‧‧階差
ST14‧‧‧階差
ST15‧‧‧階差
ST16‧‧‧階差
ST2‧‧‧選擇電晶體
STP‧‧‧階梯構造
W1、W2、W3、W4‧‧‧配線層
W10‧‧‧寬度
W11‧‧‧寬度
W12‧‧‧寬度
WL‧‧‧導電層(字元線)
WLa～WLg‧‧‧導電層
WLh～WLn‧‧‧導電層
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體裝置中之記憶胞陣列的構成之一例之圖。
圖2係導電膜貫通複數條字元線及絕緣層之局部放大剖視圖。
圖3係表示記憶胞陣列之構成之一例之概略俯視圖。
圖4係沿著圖3之4-4線所得之剖視圖。
圖5係表示階差對之構成例之剖視圖。
圖6A～圖10係表示第1實施形態之半導體裝置之製造方法的一例之剖視圖。
圖11A～圖13B係表示第1實施形態之變化例之半導體裝置之製造方法的一例之剖視圖。
圖14A～圖18B係表示第2實施形態之半導體裝置之製造方法的一例之剖視圖。
圖19A～圖21B係表示第2實施形態之變化例之半導體裝置之製造方法的一例之剖視圖。
圖22係表示圖6B所示之階差對及記憶胞陣列之概略俯視圖。

Claims (11)

  1. 一種半導體裝置，其具備： 基板；及 複數個導電層及複數個絕緣層，其等積層於上述基板之上方；且 包含上述複數個導電層及上述複數個絕緣層之積層構造之端部具有將上述導電層設為各段之踏面之階梯構造， 上述階梯構造具有各段之豎立部相互相向之第1階差部與第2階差部之階差對，且還具備： 複數個第1接觸插塞，其等係複數個上述階差對在上述階梯構造中呈階梯狀設置於不同高度，上述複數個第1接觸插塞設置於上述第1階差部之各段之踏面上； 第2接觸插塞，其以如下方式設置：於上述階差對之上述第1階差部與上述第2階差部之間之中間區域或上述第2階差部之至少一者，於上述積層構造內沿上述導電層及上述絕緣層之積層方向延伸；及 CMOS(Complementary Metal Oxide Semiconductor)電路，其設置於上述積層構造之下方，與上述第2接觸插塞電性連接；且 上述第2接觸插塞設置於未設有上述第1接觸插塞之上述中間區域或未設有上述第1接觸插塞之上述第2階差部之至少一者。
  2. 如請求項1之半導體裝置，其中於鄰接之上述階差對間，設有與上述第1或上述第2階差部大致相同高度之階差。
  3. 如請求項1之半導體裝置，其中上述階差對之上述第1及第2階差部大致對稱。
  4. 如請求項2之半導體裝置，其中上述階差對之上述第1及第2階差部大致對稱。
  5. 如請求項1之半導體裝置，其中上述中間區域之寬度為上述第1或第2階差部之寬度之2倍以上。
  6. 如請求項1之半導體裝置，其中位於相鄰之上述階差對之間之平台之寬度與上述第1或第2階差部之寬度大致相同。
  7. 一種半導體裝置之製造方法，其包括如下工序： 形成在基板上方積層複數個導電層及複數個絕緣層而成之積層構造； 於上述積層構造上形成第1抗蝕劑膜； 反覆執行第1步驟及第2步驟，而形成各段之豎立部部相互相向之第1階差部與第2階差部之複數個階差對，上述第1步驟係使用上述第1抗蝕劑膜作為遮罩，分別對上述導電層之一層及上述絕緣層之一層進行蝕刻，上述第2步驟係對上述第1抗蝕劑膜之側面進行蝕刻； 於上述積層構造上形成第2抗蝕劑膜；及 使用上述第2抗蝕劑膜作為遮罩而對上述積層構造之一部分階差對進行蝕刻，藉此使該一部分階差對相對於其他階差對為不同高度。
  8. 如請求項7之半導體裝置之製造方法，其中上述第1抗蝕劑膜形成於鄰接之上述階差對之形成區域間， 上述第2抗蝕劑膜被覆上述階差對中最接近上述積層構造之中心之第1階差對， 使用上述第2抗蝕劑膜作為遮罩來對上述積層構造進行蝕刻， 將該第2抗蝕劑膜去除之後，使第3抗蝕劑膜被覆上述第1階差對及與該第1階差對鄰接之第2階差對，且 使用上述第3抗蝕劑膜作為遮罩來對上述積層構造進行蝕刻。
  9. 如請求項7之半導體裝置之製造方法，其中上述第1抗蝕劑膜形成於鄰接之上述階差對之形成區域間， 上述第2抗蝕劑膜使上述階差對中最接近上述積層構造之端部之第3階差對露出， 使用上述第2抗蝕劑膜作為遮罩來對上述第3階差對進行蝕刻， 將該第2抗蝕劑膜去除之後，使上述第3階差對及與該第3階差對鄰接之第4階差對自第3抗蝕劑膜露出，且 使用上述第3抗蝕劑膜作為遮罩來對上述階差對進行蝕刻。
  10. 如請求項7之半導體裝置之製造方法，其中上述第1抗蝕劑膜形成於鄰接之上述階差對之形成區域間， 上述第2抗蝕劑膜使上述階差對間歇性地露出， 使用上述第2抗蝕劑膜作為遮罩來對上述階差對進行蝕刻， 將上述第2抗蝕劑膜去除之後，使自上述積層構造之第1端起2個上述階差對自第3抗蝕劑膜露出， 使用上述第3抗蝕劑膜作為遮罩來對上述階差對進行蝕刻， 將上述第3抗蝕劑膜去除之後，使自上述積層構造之上述第1端起4個上述階差對自第4抗蝕劑膜露出，且 使用上述第4抗蝕劑膜作為遮罩來對上述階差對進行蝕刻。
  11. 如請求項10之半導體裝置之製造方法，其中上述第1抗蝕劑膜形成於鄰接之上述階差對之形成區域間， 上述第2抗蝕劑膜使上述階差對間歇性地露出， 使用上述第2抗蝕劑膜作為遮罩來對上述階差對進行蝕刻， 將上述第2抗蝕劑膜去除之後，使第3抗蝕劑膜被覆最接近上述積層構造之中心之2個上述階差對， 使用上述第3抗蝕劑膜作為遮罩來對上述階差對進行蝕刻， 將上述第3抗蝕劑膜去除之後，使第4抗蝕劑膜被覆自上述積層構造之中心至第4個為止之上述階差對，且 使用上述第4抗蝕劑膜作為遮罩來對上述階差對進行蝕刻。
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