KR20090132312A - 고집적 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자 및 그 제조방법에 관한 것으로, 제1 메모리 셀 어레이가 배치된 제1 셀 영역과 상기 제1 셀 영역과는 물리적으로 연결되되 전기적으로 구분된 제1 주변 영역을 포함하는 제1 기판과, 그리고 상기 제1 기판 상에 적층되고 제2 메모리 셀 어레이가 배치된 제2 셀 영역과 상기 제2 셀 영역과는 전기적으로 구분되고 그리고 물리적으로 분리된 제2 주변 영역을 포함하는 제2 기판을 포함할 수 있다. 이에 의하면, 소자의 집적도 및 소거 동작의 효율성을 증대시킬 수 있는 효과가 있다.
Figure P1020080058511
반도체, 낸드 플래시, 트리플 웰, 스택 플래시

Description

고집적 반도체 소자 및 그 제조방법{HIGHLY INTEGRATED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 고집적 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 스택형의 고집적 반도체 소자 및 그 제조방법에 관한 것이다.
대부분의 전자 제품들은 반도체 소자를 구비하는 것이 통상적이다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품들을 구비하며, 이들 전자 부품들은 전자 제품의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 이러한 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다.
종래에는, 반도체 소자의 고집적화를 위해 전자 부품들을 더욱 미세하게 형성하는 방법을 채택하였다. 하지만, 반도체 소자의 제조 공정에서 나타나는 다양한 기술적 제한, 가령 회로 패턴의 최소 선폭(CD)이 수십 나노미터 크기로 감소함에 따라 전자 부품들을 미세화하는 방법의 발전 속도가 제한적인 것이 종래이다. 그러므로, 반도체 소자의 요구되는 집적도를 달성하기 위해서는 미세화에 따른 제한을 극복할 수 있는 새로운 반도체 소자 및 그 제조방법이 필요하다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 미세화에 따른 제한을 극복하여 고집적화을 구현할 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 고집적 반도체 소자 및 그 제조방법은 반도체 소자의 구조를 적층 형태로 구현시켜 반도체 소자의 고집적화를 이룰 수 있는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 고집적 반도체 소자는, 제1 메모리 셀 어레이가 배치된 제1 셀 영역과 상기 제1 셀 영역과는 물리적으로 연결되되 전기적으로 구분된 제1 주변 영역을 포함하는 제1 기판과; 그리고 상기 제1 기판 상에 적층되고, 제2 메모리 셀 어레이가 배치된 제2 셀 영역과 상기 제2 셀 영역과는 전기적으로 구분되고 그리고 물리적으로 분리된 제2 주변 영역을 포함하는 제2 기판을 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제2 기판은 단일 도전형의 반도체층 패턴을 포함할 수 있다. 상기 반도체층 패턴은 상기 제2 셀 영역에 한정되는 셀 반도체층 패턴을 포함할 수 있다. 상기 반도체층 패턴은 상기 제2 주변 영역에 한정되는 주변 반도체층 패턴을 더 포함할 수 있다.
일 실시예의 소자에 있어서, 상기 제1 메모리 셀 어레이는 상기 제2 메모리 셀 어레이와 동일한 것일 수 있다. 상기 제1 및 제2 주변 영역 중 어느 하나 또는 모두는 주변 회로 패턴을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 고집적 반도체 소자는, 제1 셀 영역과 제1 주변 영역으로 구분되며, 상기 제1 셀 영역에 복합 도전형 웰을 포함하는 제1 기판과; 그리고 상기 제1 기판 상에 적층되고, 제2 셀 영역과 제2 주변 영역으로 구분되며, 상기 제2 셀 영역이 단일 도전형인 제2 기판을 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 제2 기판은, 상기 제2 셀 영역과는 물리적으로 분리되고 그리고 전기적으로 구분되는 상기 단일 도전형의 제2 주변 영역을 더 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 제1 셀 영역은 제1 메모리 셀 어레이를 포함하고, 상기 제2 셀 영역은 상기 제1 메모리 셀 어레이와 동일한 제2 메모리 셀 어레이를 포함할 수 있다. 상기 제1 또는 제2 메모리 셀 어레이는 낸드 플래시를 포함할 수 있다.
다른 실시예의 소자에 있어서, 상기 복합 도전형 웰은: 상기 단일 도전형과 동일한 도전형의 포켓 웰과; 그리고 상기 포켓 웰을 둘러싸며, 상기 단일 도전형과는 반대 도전형의 딥 웰을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 고집적 반도체 소자는, 복합 도전형 웰을 가지는 반도체 기판과, 상기 반도체 기판 상에 배치된 복수개의 제1 트랜지스터 그룹과, 상기 반도체 기판 상에 배치되어 상기 복수개 의 제1 트랜지스터 그룹을 덮는 절연막을 포함하는 제1 층과; 그리고 상기 절연막 상에 적층되는 단일 도전형의 반도체층 패턴과, 상기 반도체층 패턴 상에 배치된 복수개의 제2 트랜지스터 그룹을 포함하는 제2 층을 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 제1 및 제2 트랜지스터 그룹 중 어느 하나는: 직렬 연결된 복수개의 메모리 트랜지스터와; 상기 복수개의 메모리 트랜지스터의 일단에 배치된 스트링 선택 트랜지스터와; 그리고 상기 복수개의 메모리 트랜지스터의 타단에 배치된 접지 선택 트랜지스터를 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 제2 층은 상기 복수개의 제2 트랜지스터 그룹을 포함하는 셀 영역과, 상기 셀 영역과는 전기적으로 구분되는 주변 영역을 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 반도체층 패턴은 상기 셀 영역에 한정되며 상기 단일 도전형의 셀 반도체층 패턴을 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 반도체층 패턴은 상기 주변 영역에 한정되어 상기 셀 반도체층 패턴과는 물리적으로 구분되는 상기 단일 도전형의 주변 반도체층 패턴을 더 포함할 수 있다.
또 다른 실시예의 소자에 있어서, 상기 제2 층은 상기 주변 반도체층 패턴 상에 배치된 주변 회로 패턴을 더 포함할 수 있다.]
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 고집적 반도체 소자의 제조방법은, 반도체 기판 상에 절연막에 의해 피복된 제1 메모리 셀 어레이를 갖는 제1 층을 형성하고; 그리고 상기 절연막의 개재하에 상기 제1 층 상에 적층되 며, 제2 메모리 셀 어레이를 갖는 셀 영역이 주변 영역과 전기적으로 구분된, 단일 도전형의 제2 층을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 제2 층을 형성하는 것은: 상기 절연막 상에 상기 단일 도전형의 반도체층을 형성하고; 그리고 상기 반도체층을 패터닝하여 상기 셀 영역에 한정되며 상기 단일 도전형의 셀 반도체층 패턴을 형성하는 것을 포함할 수 있다. 상기 반도체층을 패터닝하는 것은 상기 주변 영역에 형성된 반도체층을 제거하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 셀 반도체층을 형성하는 것은, 상기 주변 영역에 한정되어 상기 셀 반도체층 패턴과는 물리적으로 분리되는 상기 단일 도전형의 주변 반도체층 패턴을 형성하는 것을 더 포함할 수 있다. 상기 반도체층을 패터닝하는 것은, 상기 셀 영역과 상기 주변 영역과의 경계에 상당하는 반도체층을 제거하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 고집적 반도체 소자의 제조방법은, 셀 영역과 주변 영역으로 구분되는 반도체 기판을 제공하고; 상기 반도체 기판 상에 제1 메모리 셀 어레이를 형성하고; 상기 반도체 기판의 전면상에 상기 제1 메모리 셀 어레이를 덮는 절연막을 형성하고; 상기 절연막 상에 단일 도전형의 반도체층을 형성하고; 상기 셀 영역에 해당하는 반도체층 상에 제2 메모리 셀 어레이를 형성하고; 그리고 상기 반도체층의 일부를 제거하여 상기 주변 영역과는 전기적으로 구분되는 상기 단일 도전형의 반도체층 패턴을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 반도체층 패턴을 형성하는 것은: 상기 반도체층 중에서 상기 주변 영역에 형성된 부분을 제거하여, 상기 셀 영역에 한정된 상기 단일 도전형의 셀 반도체층 패턴을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 반도체층을 형성하는 것은: 상기 반도체층 중에서 상기 셀 영역과 상기 주변 영역과의 경계에 상당하는 부분을 제거하여, 상기 셀 영영에 한정된 상기 단일 도전형의 셀 반도체층 패턴과 상기 주변 영역에 한정된 상기 단일 도전형의 주변 반도체층 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 의하면, 반도체 기판 상에 적층된 반도체층 상에 트랜지스터들을 형성하므로써 소자의 집적도를 높일 수 있는 효과가 있다. 반도체층은 소자 특성에 필요한 두께를 가지도록 설정할 수 있고, 반도체층은 일종의 소이(SOI) 특성을 가질 수 있으므로, 반도체층을 반도체 기판과 같이 트리플 웰 구조로 형성할 필요없이 단일 도전형 웰 구조로 구현할 수 있다. 이에 따라 트리플 웰 구조 형성에 필요한 마스크 공정 수를 줄여 공정 단순화를 구현하는 효과와, 블록 단위의 소거 동작이 가능하므로 소거 동작의 효율성을 높일 수 있는 효과가 있다.
이하, 본 발명에 따른 고집적 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 내지 1f는 본 발명의 제1 실시예에 따른 고집적 반도체 소자의 제조방법을 도시한 공정별 단면도이다. 도 5는 본 발명의 제1 실시예에 따른 방법에 의해 구현된 반도체 소자의 제1 층을 도시한 평면도이고, 도 6a는 제2 층을 도시한 평면도이다. 도 1a 내지 1f는 도 5 및 도 6a의 I-I' 선을 따라 절개한 단면을 도시한 것이다.
도 1a 및 5를 참조하면, 반도체 기판(100)을 제공한다. 반도체 기판(100)은 가상의 경계선(102)을 중심으로 그 좌측은 메모리 셀 어레이가 배치되는 셀 영역(104)으로 정의되고, 그 우측은 주변 회로가 배치되는 주변 영역(106)으로 정의될 수 있다. 셀 영역(104)과 주변 영역(106)은 물리적으로는 연결될 수 있다. 본 실시예에 있어서 메모리 셀 어레이는 낸드 플래시를 예를 들어 설명하기로 한다. 그러나, 본 실시예의 메모리 셀 어레이는 낸드 플래시에 한정되는 것이 아님을 유의하여야 할 것이다.
반도체 기판(100)은 소자 분리막(미도시)에 의해 활성층(112)이 정의되는 가령 P 타입 도전형의 실리콘 웨이퍼일 수 있다. 낸드 플래시 메모리는 소거 동작을 블록 단위로 구현하고 있다. 이를 위해 셀 영역(104)의 활성층(112)은 소거 전압을 인가하기 위한 P 타입 도전형의 포켓 웰(116:Pocket Well)과, 포켓 웰(116)을 둘러싸는 N 타입 도전형의 딥 웰(114:Deep Well)을 포함하는 이른바 트리플 웰(Triple Well) 구조로 형성할 수 있다.
반도체 기판(100) 중에서 셀 영역(104)에는 복수개의 제1 셀 스트링(120)이 형성된다. 제1 셀 스트링(120) 각각은 직렬 연결된 복수개의 워드라인, 즉 메모리 트랜지스터(126)와, 복수개의 메모리 트랜지스터(126)의 양단에 각각 연결된 스트링 선택 트랜지스터(124)와 접지 선택 트랜지스터(122)를 포함한다. 메모리 트랜지스터(126)의 수는 가령 8의 배수들 중 어느 하나일 수 있다. 메모리 트랜지스터(126)는 주지된 바와 같이 게이트 절연막, 플로팅 게이트, 블록킹 절연막, 컨트롤 게이트를 포함하여 구성되어, 전자와 같은 캐리어가 게이트 절연막을 터널링하여 플로팅 게이트에 주입되거나 빠져나오므로써 프로그래밍되거나 소거된다. 선택 트랜지스터들(122,124)은 메모리 트랜지스터(126)와 유사한 구조를 가질 수 있는데, 다만 플로팅 게이트와 컨트롤 게이트가 버팅 콘택에 의해 서로 전기적으로 연결되므로써, 게이트 절연막과 게이트를 포함하는 구조로 형성될 수 있다.
스트링 선택 트랜지스터(124)와 접지 선택 트랜지스터(122) 사이에는 복수개의 불순물 접합(132)이 형성되어 이들을 통해 트랜지스터들(122,124,126)이 전기적으로 직렬 연결된다. 다른 예로서, 복수개의 불순물 접합(132)이 형성되지 않을 수 있다. 스트링 선택 트랜지스터(124)의 일측에는 제1 비트라인 플러그(도 1e의 197)가 연결되는 불순물 접합(134)이 형성되고, 접지 선택 트랜지스터(122)의 일측에는 제1 공통 소오스 라인(도 1d의 192)이 연결되는 불순물 접합(130)이 형성된다. 본 명세서에선 전자의 불순물 접합(134)을 제1 공통 드레인이라 지칭하고, 후자의 불순물 접합(130)을 제1 공통 소오스라고 지칭하기로 한다. 제1 공통 소오스(130)의 양측에 인접하는 제1 셀 스트링(120)은 제1 공통 소오스(130)를 중심으로 좌우 대칭 구조일 수 있다. 유사하게, 제1 공통 드레인(134)의 양측에 인접하는 제1 셀 스트링(120)은 제1 공통 드레인(134)을 중심으로 좌우 대칭 구조일 수 있다.
반도체 기판(100) 중에서 주변 영역(106)에는 페이지 버퍼(Page buffer)나 디코더(Decoder)와 같은 주변 회로를 구성하는 주변 회로 패턴(140)이 형성될 수 있다. 주변 회로 패턴(140)은 제1 셀 스트링(120)과 동시에 형성될 수 있다. 주변 회로 패턴(140)은 여러 다양한 구조로 형성할 수 있는데 본 실시예에서는 편의상 게이트 절연막과 게이트를 포함하는 트랜지스터 구조로 도시한다. 주변 회로 패턴(140)은 불순물 접합(142)과 웰(118)을 포함할 수 있다. 불순물 접합(142)은 제1 셀 스트링(120)의 불순물 접합들(130,132,134)에 비해 더 깊은 구조로 형성될 수 있다. 웰(118)은 P 타입 도전형 또는 N 타입 도전형일 수 있다. 주변 회로 패턴(140)의 게이트 절연막은 제1 셀 스트링(120)의 게이트 절연막과 다른 두께, 가령 더 두껍게 형성될 수 있다.
반도체 기판(100) 전면상에 절연체의 증착을 통해 제1 절연막(150)을 형성한다. 이로써, 반도체 기판(100)의 셀 영역(104)에는 복수개의 제1 셀 스트링(120)이 배치되고, 주변 영역(106)에는 주변 회로 패턴(140)이 배치된 제1 층(110)이 구현될 수 있다. 제1 절연막(150)을 형성하기 이전에 복수개의 제1 셀 스트링(120) 및/또는 주변 회로 패턴(140)을 보호하는 제1 보호막(151)을 더 형성할 수 있다.
도 1b를 참조하면, 제1 절연막(150) 상에 반도체층(160)을 형성한다. 반도체층(160)은 어느 한 가지 도전형으로 형성할 수 있다. 예를 들어, 반도체층(160)은 포켓 웰(116)과 동일한 P 타입 도전형으로 형성할 수 있다.
반도체층(160)의 형성은 웨이퍼 본딩법 또는 에피택시얼 공정을 이용할 수 있다. 에피택시얼 공정은 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE), 기상 에피택시 기술(vapor phase epitaxy, VPE) 중에서 선택된 어느 한 가지 방법이 채용될 수 있다.
반도체층(160)은 상술한 에피택시얼 공정이나 웨이퍼 본딩법을 채택하여 형성할 수 있으므로, 반도체 기판(100)과는 달리 소자 특성에 필요한 두께를 가지도록 설정할 수 있다. 또한, 반도체층(160)은 제1 층(110)과는 제1 절연막(150)에 의해 전기적으로 절연되어 있어서 일종의 소이(SOI) 특성을 가질 수 있다. 따라서, 반도체층(160)은 반도체 기판(100)과 같이 트리플 웰 구조로 형성할 필요없이 단일 도전형 웰 구조로 구현할 수 있다. 즉, 실리콘막을 형성한 후 실리콘막 전면상에 이온 주입을 적용하여 단일 도전형 웰을 가지는 반도체층(160)을 형성할 수 있기 때문에 트리플 웰 구조 형성에 필요한 마스크 공정 수를 줄일 수 있다.
제1 절연막(150) 상에 단일 도전형 웰을 가지는 반도체층(160)을 형성한 이후, 반도체층(160)의 셀 영역(104)에 메모리 셀 어레이, 일례로 복수개의 제2 셀 스트링(170)을 형성한다. 이와 다르게, 제2 셀 스트링(170)이 미리 형성된 반도체층(160)을 준비한 후, 반도체층(160)을 제1 절연막(150) 상에 적층시킬 수 있다.
제2 셀 스트링(170)은 제1 셀 스트링(120)과 동일한 구조를 가질 수 있다. 예를 들어, 제2 셀 스트링(170) 각각은 스트링 선택 트랜지스터(174)와 접지 선택 트랜지스터(172)와의 사이에 복수개의 불순물 접합(182)에 의해 직렬 연결된 복수개의 워드라인, 즉 메모리 트랜지스터(176)를 포함한다. 다른 예로서, 복수개의 불순물 접합(182)이 형성되지 않을 수 있다. 메모리 트랜지스터(176)의 수는 가령 8의 배수들 중 어느 하나일 수 있다. 제2 셀 스트링(170)은 제1 셀 스트링(120)과 상하 중첩되도록 형성할 수 있다.
제2 비트라인 플러그(도 1f의 199)가 연결되는 제2 공통 드레인(184)과 제2 공통 소오스 라인(도 1e의 194)이 연결되는 제2 공통 소오스(180)가 형성된다. 반도체층(160) 전면상에 절연막을 증착하여 복수개의 제2 셀 스트링(170)을 덮는 제2 보호막(181)을 더 형성할 수 있다.
도 1c 및 6a를 참조하면, 반도체층(160) 중에서 메모리 셀 어레이의 주변부의 해당하는 부분을 물리적으로 제거하여 메모리 셀 어레이만을 잔류시킬 수 있다. 일례로, 반도체층(160) 중에서 주변 영역(106)에 해당하는 부분(164)을 선택적으로 제거하여 셀 영역(104)에 한정되는 반도체층 패턴(162)을 형성할 수 있다. 반도체층 패턴(162) 형성시 반도체층(160) 중에서 경계선(102)에 상당하는 부분(166)도 제거될 수 있다. 반도체층(160)의 제거는 식각 공정을 채택할 수 있다. 식각 공정시 반도체층(160) 중에서 주변 영역(106)에 해당하는 부분(164)에 형성된 제2 보호막(181a)도 함께 제거될 수 있다.
상기 식각 공정에 의해 셀 영역(104)에 한정되며, 복수개의 제2 셀 스트링(170)이 배치된 반도체층 패턴(162)이 포함된 제2 층(115)이 구현될 수 있다. 주 변 영역(106)에는 반도체층 패턴(162)이 배치되지 아니하므로 제2 층(115)의 메모리 셀 어레이는 주변 영역(106)과는 전기적으로 완전히 구분된다. 즉, 제2 층(115)은 셀 영역(104)과 주변 영역(106)이 물리적으로 분리되고 또한 전기적으로도 구분된다. 반도체층 패턴(162)에 소거 전압이 인가되면 제2 층(115)은 제1 층(110)과 마찬가지로 블록 단위의 소거 동작이 가능해진다.
지금까지는 제2 셀 스트링(170)을 먼저 형성한 후 반도체층(160)을 일부 제거하여 반도체층 패턴(162)을 나중에 형성하는 예를 설명한 것이다. 이 경우에는 반도체층(160)의 일부 제거시 보호막(181a)도 함께 제거될 수 있다. 이와 다르게, 반도체층(160)을 일부 제거하여 반도체층 패턴(162)을 먼저 형성한 후 제2 셀 스트링(170)을 나중에 형성할 수 있다.
반도체층 패턴(162) 형성시 반도체층(160) 중에서 셀 영역(104)에 해당하는 일부도 같이 제거할 수 있다. 이는 후술한 바와 같이 반도체층 패턴(162)을 통과하여 반도체 기판(100)과 연결되어야 하는 제1 공통 소오스(도 1d의 192) 및/또는 제1 비트라인 플러그(도 1f의 197)를 형성하여야 하기 때문이다.
도 1d를 참조하면, 제2 층(115)을 덮는 제2 절연막(190)을 형성한다. 이후에, 복수개의 제1 공통 소오스(130)와 전기적으로 연결되는 복수개의 제1 공통 소오스 라인(192)을 형성한다. 복수개의 제1 공통 소오스 라인(192)은 서로 전기적으로 연결될 수 있다. 다른 예로서, 복수개의 제1 공통 소오스(130)를 노출시키는 복수개의 제1 콘택홀(191)을 형성한 다음, 전도체로써 복수개의 제1 콘택홀(191)을 매립시켜 복수개의 제1 공통 소오스 콘택(192)을 형성한다. 그리고, 이들 제1 공통 소오스 콘택(192)을 라인 형태의 배선을 통해 서로 전기적으로 연결시켜 제1 공통 소오스 라인을 구현할 수 있다. 제1 콘택홀(191)은 제2 절연막(190)과 반도체층 패턴(162)과 제1 절연막(150)을 가령 건식 식각 공정으로 일부 제거하여 형성할 수 있다.
제1 공통 소오스 라인(192) 형성시 반도체층 패턴(162)의 일부가 제거되어야 할 것이다. 이와 다르게, 도 1c를 참조하여 전술한 바와 같이 반도체층 패턴(162) 형성시 반도체층(160) 중에서 셀 영역(104)에 해당하는 일부를 미리 제거하여 제1 공통 소오스 라인(192)이 통과하는 경로를 미리 만들어 줄 수 있다.
복수개의 제1 공통 소오스 라인(192)의 형성과 동시에, 복수개의 제2 공통 소오스(180)와 전기적으로 연결되는 복수개의 제2 공통 소오스 라인(194)을 형성한다. 복수개의 제2 공통 소오스 라인(194)은 서로 전기적으로 연결될 수 있다. 다른 예로서, 복수개의 제2 공통 소오스(180)를 노출시키는 복수개의 제2 콘택홀(193)을 형성한 다음, 전도체로써 복수개의 제2 콘택홀(193)을 매립시켜 복수개의 제2 공통 소오스 콘택(194)을 형성하고, 이들 제2 공통 소오스 콘택(194)을 라인 형태의 배선으로 서로 전기적으로 연결시켜 제2 공통 소오스 라인을 구현할 수 있다. 제2 콘택홀(193)은 제2 절연막(190)을 가령 건식 식각 공정을 통해 일부 제거하여 형성할 수 있다. 제1 공통 소오스 라인(192)과 제2 공통 소오스 라인(194)은 서로 전기적으로 연결될 수 있다.
공통 소오스 라인들(192,194)을 형성하기 이전에 제2 절연막(190) 상에 제3 층을 더 형성할 수 있다. 제3 층은 제2 층(115)과 동일한 구조로 형성할 수 있다. 본 실시예에서는 편의상 제1 층(110) 상에 제2 층(115)이 적층된 구조를 예로 들어 설명하기로 한다.
도 1e를 참조하면, 제2 절연막(190) 상에 절연체를 증착시켜 공통 소오스 라인들(192,194)을 덮는 제3 절연막(195)을 형성한다. 이후에, 복수개의 제1 공통 드레인(134)과 전기적으로 연결되는 복수개의 제1 비트라인 플러그(197)를 형성하고, 이와 동시에 복수개의 제2 공통 드레인(184)과 전기적으로 연결되는 복수개의 제2 비트라인 플러그(199)를 형성한다.
제1 비트라인 플러그(197)는 제3 절연막(195)과 제2 절연막(190)과 반도체층 패턴(162)과 제1 절연막(150)을 건식 식각 공정으로 일부 제거하여 제1 공통 드레인(134)을 노출시키는 제3 콘택홀(196)을 형성하고, 제3 콘택홀(196)을 전도체로 매립시켜 형성할 수 있다. 제3 콘택홀(196) 형성시 반도체층 패턴(162)의 일부가 제거되어야 할 것이다. 이와 다르게, 도 1c를 참조하여 전술한 바와 같이 반도체층 패턴(162) 형성시 반도체층(160) 중에서 제3 콘택홀(196)이 관통하는 일부를 미리 제거할 수 있을 것이다.
제2 비트라인 플러그(199)는 제3 절연막(195)과 제2 절연막(190)을 건식 식각 공정으로 일부 제거하여 제2 공통 드레인(184)을 노출시키는 제4 콘택홀(198)을 형성하고, 제4 콘택홀(198)을 전도체로 매립시켜 형성할 수 있다. 이와 병행하여, 주변 영역(106)에 있어서 불순물 접합(142)과 전기적으로 연결되는 플러그(210)를 더 형성할 수 있다. 플러그(210)는 불순물 접합(142)을 노출시키는 콘택홀(200)을 형성하고, 콘택홀(200)을 전도체로 매립하여 형성할 수 있다.
도 1f를 참조하면, 셀 영역(104)에 해당하는 제3 절연막(195) 상에 복수개의 비트라인(220)을 형성한다. 비트라인(220)의 수는 가령 8의 배수들 어느 하나일 수 있다. 비트라인(220)은 제1 비트라인 플러그(197)를 통해 제1 셀 스트링(120)과 전기적으로 연결되고, 제2 비트라인 플러그(199)를 통해 제2 셀 스트링(170)과 전기적으로 연결된다. 주변 영역(106)에 해당하는 제3 절연막(195) 상에 배선(222)을 형성한다. 배선(222)은 플러그(210)를 통해 주변 회로 패턴(140)과 전기적으로 연결된다. 이후에, 비트라인(220)과 배선(222)을 덮는 제4 절연막(230)을 제3 절연막(195) 상에 더 형성할 수 있다.
상기와 같은 일련의 공정을 통해 메모리 셀 어레이들이 수직으로 적층되어 고집적화를 구현할 수 있는 스택형 반도체 소자(250)가 구현될 수 있다. 반도체 소자(250)는 제1 층(110)과는 제1 절연막(150)에 의해 전기적으로 절연되며, 주변 영역(106)과 물리적으로 구분된 제2 층(115)이 포함된다. 제2 층(115)은 단일 도전형의 반도체층 패턴(162)이 포함되어 있어서 소거 동작시 캐리어의 이동 경로를 제공한다. 이에 따라, 제1 층(110)은 물론 제2 층(115)에 있어서도 블록 단위의 소거 동작이 가능해져 소거 동작의 효율이 증대된다. 이러한 반도체 소자(250)는 불휘발성 특성을 가지기 때문에 메모리 카드와 같은 저장 장치에 응용될 수 있고, 종래의 하드디스크를 대체하는 SSD(solid state disk)에 응용될 수 있다.
도 7은 반도체 소자(250)에 있어서 셀 영역(104)의 등가 회로도이다. 도 7을 도 1f와 같이 참조하면, 제1 층(110)과 제2 층(115)은 실질적으로 동일한 메모리 셀 어레이를 가질 수 있다. 제1 공통 소오스 라인(192)은 CSL(1)로 표기되고, 제2 공통 소오스 라인(194)은 CSL(2)로 표기된다. CSL(1)과 CSL(2)는 서로 전기적으로 연결될 수 있다. 복수개(N)의 비트라인(220)은 배치순에 따라 BL(1), BL(2),…,BL(N)으로 표기되며, 비트라인들(BL)은 제1 층(110) 및 제2 층(115)과 전기적으로 연결된다. 비트라인들(BL)은 일 방향, 도면상에선 가로 방향으로 연장된다.
제1 층(110)에 배치되는 제1 셀 스트링(120)에 있어서 접지 선택 트랜지스터(도 1a의 122)는 GSL(1)로 표기되고, 스트링 선택 트랜지스터(도 1a의 124)는 SSL(1)으로 표기된다. GSL(1)과 SSL(1)과의 사이에는 복수개(M)의 메모리 트랜지스터(126), 즉 워드라인(WL)이 배치된다. 워드라인(WL)은 배치순에 따라 WL(1,1), WL(1,2),…, WL(1,M-1), WL(1,M)으로 표기된다. 워드라인(WL)은 비트라인(BL)의 연장 방향과 실질적으로 직교하는 방향, 도면상에선 세로 방향으로 연장된다. 마찬가지로, 제2 층(115)에 배치되는 제2 셀 스트링(170)에 있어서 접지 선택 트랜지스터(도 1b의 172)는 GSL(2)로 표기되고, 스트링 선택 트랜지스터(도 1b의 174)는 SSL(2)로 표기된다. SSL(2)과 SSL(2)과의 사이에는 복수개(M)의 메모리 트랜지스터(176), 즉 워드라인(WL)이 배치된다. 워드라인(WL)은 배치순에 따라 WL(2,1), WL(2,2),…, WL(2,M-1), WL(2,M)으로 표기된다.
예를 들어, 선택된 워드라인(WL)에 O 볼트(V)가 가해지고, 포켓 웰(116)에 소거 전압(예: 10 V 내지 20 V)이 가해지면 워드라인(WL)으로부터 포켓 웰(116) 쪽으로 전자들이 빠져나가게 되어 정보가 소거되며, 이러한 소거 동작은 블록 단위로 이루어진다.
(제2 실시예)
도 2a 및 2b는 본 발명의 제2 실시예에 따른 고집적 반도체 소자의 제조방법을 도시한 공정별 단면도이다. 도 6b는 본 발명의 제2 실시예에 따른 방법에 의해 구현된 반도체 소자의 제2 층을 도시한 평면도이다. 제1 층은 도 5에 도시된 바와 동일하다. 도 2a 및 2b는 도 5 및 도 6a의 I-I' 선을 따라 절개한 단면을 도시한 것이다. 제2 실시예는 제1 실시예와 유사하며, 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 2a 및 6b를 참조하면, 도 1a 내지 1c를 참조하여 설명한 바와 유사하게 제1 층(110) 상에 제2 층(117)을 형성한다. 제1 실시예와 다르게, 제2 실시예에선 반도체층(160) 중에서 셀 영역(104)과 주변 영역(106)과의 경계선(102)에 해당하는 일부(166)만을 제거한다. 따라서, 셀 영역(104)에는 셀 반도체층 패턴(162)이 남고, 주변 영역(106)에는 주변 반도체층 패턴(165)이 남는다.
셀 반도체층 패턴(162) 상에 복수개의 제2 셀 스트링(170)을 형성하고, 주변 반도체층 패턴(165) 상에 또 다른 주변 회로 패턴(240)을 형성한다. 제2 층(117)에도 주변 회로 패턴(240)을 더 형성하므로써 제1 층(110)의 주변 영역(106)의 면적을 줄일 수 있어 반도체 소자의 크기를 더 줄일 수 있을 것이다.
제1 층(110)에 형성된 주변 회로 패턴(140)과 달리 제2 층(117)의 주변 회로 패턴(240)은 P 타입 도전형의 웰과 N 타입 불순물 접합(242)을 가지는 트랜지스터 구조일 수 있다. 이와 다르게, 주변 회로 패턴(240)을 형성하지 아니하고 주변 반도체층 패턴(165) 자체를 가령 저항 소자로 이용할 수 있을 것이다.
이와 다르게, 제1 층(110)에는 주변 회로 패턴(140)을 형성하지 아니하고, 제2 층(117)에만 주변 회로 패턴(240)을 형성할 수 있을 것이다.
도 2b를 참조하면, 도 1d 내지 도 1f를 참조하여 설명한 바와 유사한 공정을 진행하여 반도체 소자(252)를 구현할 수 있다. 반도체 소자(252)의 제2 층(117)은 셀 영역(104)에 상당하는 셀 반도체층 패턴(162)과 주변 영역(106)에 상당하는 주변 반도체층 패턴(165)이 물리적으로 분리된다. 반도체 소자(252)의 셀 영역(104)의 등가 회로는 도 7과 동일할 수 있다.
(제3 실시예)
도 3a 내지 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다. 제3 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고, 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 3a를 참조하면, 도 1a 내지 1c를 참조하여 설명한 바와 같은 일련의 공정으로써 제1 층(110) 상에 적층된 제2 층(115)을 형성한다. 제2 층(115)은 셀 영역(104)에 한정된 단일 도전형의 반도체층 패턴(162)이 포함된다.
그런다음, 제1 공통 소오스(130) 및 제2 공통 소오스(180)와 전기적으로 연결되는 공통 소오스 라인(301)을 복수개 형성한다. 공통 소오스 라인(301)의 형성은 소오스 그루브(303)를 형성하고, 소오스 그루브(303)를 도전체로 채워 형성할 수 있다. 공통 소오스 라인들(301)은 서로 전기적으로 연결될 수 있다.
소오스 그루브(303)는 제2 절연막(190)과 반도체층 패턴(162)과 제1 절연막(150)을 건식 식각으로 일부 제거하여 형성할 수 있다. 소오스 그루브(303)는 제2 공통 소오스(180)의 측면과 제1 공통 소오스(130)의 상면을 노출시킨다. 이에 따라, 공통 소오스 라인(301)은 제1 공통 소오스(130) 및 제2 공통 소오스(180)와 전기적으로 연결된다. 소오스 그루브(303)는 반도체층 패턴(162)을 가로질러 형성될 수 있다. 이 경우엔 반도체층 패턴(162)이 공통 소오스 라인(301)에 의해 분리될 수 있다. 반도체층 패턴(162) 형성을 위한 반도체층(160)의 일부 제거시 소오스 그루브(303)가 관통할 지점을 미리 제거할 수 있을 것이다.
도 3b를 참조하면, 제2 절연막(190) 상에 공통 소오스 라인(301)을 덮는 제3 절연막(195)을 형성한다. 이후에, 제1 공통 드레인(134) 및 제2 공통 드레인(184)과 전기적으로 연결되는 비트라인 플러그(307)를 복수개 형성한다. 비트라인 플러그(307)는 비트라인 콘택홀(305)을 형성하고, 비트라인 콘택홀(305)을 전도체로 매립시켜 형성할 수 있다.
비트라인 콘택홀(305)은 제3 절연막(195)과 제2 절연막(190)과 반도체층 패턴(162)과 제1 절연막(150)을 건식 식각으로 일부 제거하여 형성할 수 있다. 또는, 반도체층 패턴(162) 형성을 위한 반도체층(160)의 일부 제거시 비트라인 콘택홀(305)이 관통할 지점을 미리 제거할 수 있다. 비트라인 콘택홀(305)은 제2 공통 드레인(184)의 측면을 노출시키고 제1 공통 드레인(134)의 상면을 노출시킨다. 이에 따라, 비트라인 플러그(307)는 제1 공통 드레인(134) 및 제2 공통 드레인(184)과 전기적으로 연결된다.
도 3c를 참조하면, 도 1f를 참조하여 설명한 바와 유사하게 비트라인 플러그(307)와 전기적으로 연결되는 비트라인(220)을 형성하고, 선택적으로 제4 절연막(230)을 형성하므로써 반도체 소자(350)를 구현할 수 있다. 반도체 소자(350)의 셀 영역(104)의 등가 회로는 도 7과 같을 수 있다.
(제4 실시예)
도 4a 및 4b는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다. 제4 실시예는 제3 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고, 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 제3 실시예서 설명한 바와 같이 제1 층(110)을 형성한다. 제3 실시예와는 다르게 경계선(102)에 국한된 반도체층이 제거되므로써 셀 영역(104)의 셀 반도체층 패턴(162)과, 주변 영역(106)의 주변 반도체층 패턴(165)이 포함된 제2 층(117)이 제1 층(110) 상에 적층된다. 이외는 제3 실시예와 동일 유사하다.
도 4b를 참조하면, 제3 실시예에서 설명한 바와 같이 셀 반도체층 패턴(162)을 관통하는 복수개의 공통 소오스 라인(301)과 복수개의 비트라인 플러그(307)를 형성하고, 복수개의 비트라인 플러그(307)와 전기적으로 연결되는 비트라인(220)을 복수개 형성하여 반도체 소자(352)를 구현한다. 도 7의 등가 회로는 반도체 소자(352)에 적용 가능하다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 산업 및 반도체를 응용하는 전자 및 전기 산업에 응용 가능하다.
도 1a 내지 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2a 및 2b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 3a 내지 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4a 및 4b는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 제1 층을 도시한 평면도.
도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 있어서 제2 층을 도시한 평면도.
도 6b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법에 있어서 제2 층을 도시한 평면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 의해 구현된 반도체 소자의 셀 영역의 등가 회로도.

Claims (25)

  1. 제1 메모리 셀 어레이가 배치된 제1 셀 영역과 상기 제1 셀 영역과는 물리적으로 연결되되 전기적으로 구분되는 제1 주변 영역을 포함하는 제1 기판과; 그리고
    상기 제1 기판 상에 적층되고, 제2 메모리 셀 어레이가 배치된 제2 셀 영역과 상기 제2 셀 영역과는 전기적으로 구분되고 그리고 물리적으로 분리된 제2 주변 영역을 포함하는 제2 기판을;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 기판은 단일 도전형의 반도체층 패턴을 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  3. 제2항에 있어서,
    상기 반도체층 패턴은 상기 제2 셀 영역에 한정되는 셀 반도체층 패턴을 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  4. 제3항에 있어서,
    상기 반도체층 패턴은 상기 제2 주변 영역에 한정되는 주변 반도체층 패턴을 더 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 메모리 셀 어레이는 상기 제2 메모리 셀 어레이와 동일한 것을 특징으로 하는 고집적 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 주변 영역 중 어느 하나 또는 모두는 주변 회로 패턴을 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  7. 제1 셀 영역과 제1 주변 영역으로 구분되며, 상기 제1 셀 영역에 복합 도전형 웰을 포함하는 제1 기판과; 그리고
    상기 제1 기판 상에 적층되고, 제2 셀 영역과 제2 주변 영역으로 구분되며, 상기 제2 셀 영역이 단일 도전형인 제2 기판을;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 기판은, 상기 제2 셀 영역과는 물리적으로 분리되고 그리고 전기적으로 구분되는 상기 단일 도전형의 제2 주변 영역을 더 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 셀 영역은 제1 메모리 셀 어레이를 포함하고; 그리고
    상기 제2 셀 영역은 상기 제1 메모리 셀 어레이와 동일한 제2 메모리 셀 어레이를;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 또는 제2 메모리 셀 어레이는 낸드 플래시를 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  11. 제10항에 있어서,
    상기 복합 도전형 웰은:
    상기 단일 도전형과 동일한 도전형의 포켓 웰과; 그리고
    상기 포켓 웰을 둘러싸며, 상기 단일 도전형과는 반대 도전형의 딥 웰을;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  12. 복합 도전형 웰을 가지는 반도체 기판과, 상기 반도체 기판 상에 배치된 복수개의 제1 트랜지스터 그룹과, 상기 반도체 기판 상에 배치되어 상기 복수개의 제1 트랜지스터 그룹을 덮는 절연막을 포함하는 제1 층과; 그리고
    상기 절연막 상에 적층되는 단일 도전형의 반도체층 패턴과, 상기 반도체층 패턴 상에 배치된 복수개의 제2 트랜지스터 그룹을 포함하는 제2 층을;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 트랜지스터 그룹 중 어느 하나는:
    직렬 연결된 복수개의 메모리 트랜지스터와;
    상기 복수개의 메모리 트랜지스터의 일단에 배치된 스트링 선택 트랜지스터와; 그리고
    상기 복수개의 메모리 트랜지스터의 타단에 배치된 접지 선택 트랜지스터를;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  14. 제12항에 있어서,
    상기 제2 층은:
    상기 복수개의 제2 트랜지스터 그룹을 포함하는 셀 영역과; 그리고
    상기 셀 영역과는 전기적으로 구분되는 주변 영역을;
    포함하는 것을 특징으로 하는 고집적 반도체 소자.
  15. 제12항에 있어서,
    상기 반도체층 패턴은, 상기 셀 영역에 한정되며 상기 단일 도전형의 셀 반도체층 패턴을 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  16. 제15항에 있어서,
    상기 반도체층 패턴은, 상기 주변 영역에 한정되어 상기 셀 반도체층 패턴과는 물리적으로 구분되는 상기 단일 도전형의 주변 반도체층 패턴을 더 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 층은, 상기 주변 반도체층 패턴 상에 배치된 주변 회로 패턴을 더 포함하는 것을 특징으로 하는 고집적 반도체 소자.
  18. 반도체 기판 상에 절연막에 의해 피복된 제1 메모리 셀 어레이를 갖는 제1 층을 형성하고; 그리고
    상기 절연막의 개재하에 상기 제1 층 상에 적층되며, 제2 메모리 셀 어레이를 갖는 셀 영역이 주변 영역과 전기적으로 구분된, 단일 도전형의 제2 층을 형성하는 것을;
    포함하는 고집적 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제2 층을 형성하는 것은:
    상기 절연막 상에 상기 단일 도전형의 반도체층을 형성하고; 그리고
    상기 반도체층을 패터닝하여 상기 셀 영역에 한정되며 상기 단일 도전형의 셀 반도체층 패턴을 형성하는 것을;
    포함하는 고집적 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 반도체층을 패터닝하는 것은, 상기 주변 영역에 형성된 반도체층을 제거하는 것을 포함하는 고집적 반도체 소자의 제조방법.
  21. 제18항에 있어서,
    상기 셀 반도체층을 형성하는 것은, 상기 주변 영역에 한정되어 상기 셀 반도체층 패턴과는 물리적으로 분리되는 상기 단일 도전형의 주변 반도체층 패턴을 형성하는 것을 더 포함하는 고집접 반도체 소자의 제조방법.
  22. 제21항에 있어서,
    상기 반도체층을 패터닝하는 것은, 상기 셀 영역과 상기 주변 영역과의 경계에 상당하는 반도체층을 제거하는 것을 포함하는 고집적 반도체 소자의 제조방법.
  23. 셀 영역과 주변 영역으로 구분되는 반도체 기판을 제공하고;
    상기 반도체 기판 상에 제1 메모리 셀 어레이를 형성하고;
    상기 반도체 기판의 전면상에 상기 제1 메모리 셀 어레이를 덮는 절연막을 형성하고;
    상기 절연막 상에 단일 도전형의 반도체층을 형성하고;
    상기 셀 영역에 해당하는 반도체층 상에 제2 메모리 셀 어레이를 형성하고; 그리고
    상기 반도체층의 일부를 제거하여 상기 주변 영역과는 전기적으로 구분되는 상기 단일 도전형의 반도체층 패턴을 형성하는 것을;
    포함하는 고집적 반도체 소자의 제조방법.
  24. 제23항에 있어서,
    상기 반도체층 패턴을 형성하는 것은:
    상기 반도체층 중에서 상기 주변 영역에 형성된 부분을 제거하여, 상기 셀 영역에 한정된 상기 단일 도전형의 셀 반도체층 패턴을 형성하는 것을;
    포함하는 고집적 반도체 소자의 제조방법.
  25. 제23항에 있어서,
    상기 반도체층을 형성하는 것은:
    상기 반도체층 중에서 상기 셀 영역과 상기 주변 영역과의 경계에 상당하는 부분을 제거하여, 상기 셀 영영에 한정된 상기 단일 도전형의 셀 반도체층 패턴과 상기 주변 영역에 한정된 상기 단일 도전형의 주변 반도체층 패턴을 형성하는 것을;
    포함하는 고집적 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101130532B1 (ko) * 2009-01-07 2012-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이, 적층 구조물 및 장치

Families Citing this family (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100107661A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 수직 구조를 갖는 비휘발성 메모리 소자의 제조방법
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
EP2469597A3 (en) * 2010-12-23 2016-06-29 Commissariat à l'Énergie Atomique et aux Énergies Alternatives Multi-level integrated circuit, device and method for modeling multi-level integrated circuits
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
KR102092776B1 (ko) * 2013-11-20 2020-03-24 에스케이하이닉스 주식회사 전자 장치
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9691750B2 (en) * 2015-01-30 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method thereof
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
JP2018117102A (ja) * 2017-01-20 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US20200411639A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Devices with air gapping between stacked transistors and process for providing such

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949092A (en) 1997-08-01 1999-09-07 Advanced Micro Devices, Inc. Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator
JP2004096065A (ja) 2002-07-08 2004-03-25 Renesas Technology Corp 半導体記憶装置およびその製造方法
KR100634459B1 (ko) 2005-08-12 2006-10-16 삼성전자주식회사 다층 트랜지스터 구조를 가지는 반도체 장치 및 그제조방법
KR100737920B1 (ko) 2006-02-08 2007-07-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100886429B1 (ko) * 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101130532B1 (ko) * 2009-01-07 2012-03-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이, 적층 구조물 및 장치

Also Published As

Publication number Publication date
KR101480286B1 (ko) 2015-01-09
US8227306B2 (en) 2012-07-24
US7936002B2 (en) 2011-05-03
US20090315095A1 (en) 2009-12-24
US20110171787A1 (en) 2011-07-14

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