TW202301564A - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

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Abstract

本發明之實施方式提供一種能實現接點配置數量增加與接點部小型化之半導體記憶裝置及半導體製造裝置之製造方法。 本發明之一實施方式之半導體記憶裝置具備記憶胞陣列與接點部。記憶胞陣列係於積層體上三維配置記憶胞而成，該積層體積層有複數個包含導電層及絕緣層之組的單位層。接點部連接記憶胞陣列、導電層及接點。接點部具有降階部與升階部。降階部具有向遠離記憶胞陣列之第1方向逐級降階之複數個階台部。升階部與降階部在與第1方向正交之第2方向上相鄰。升階部具有向第1方向逐級升階之複數個階台部。配置於降階部之階台部之接點與配置於升階部之階台部之接點沿第2方向配置。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施方式係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
作為半導體記憶裝置，提出有一種具有積層構造之記憶胞之三維積層型非揮發性記憶體。於三維積層型非揮發性記憶體中，將配置於高度方向上之記憶胞之各層中之字元線引出之接點部有時採用階梯狀構造。例如，提出有一種具有第1階梯部與第2階梯部以相對向之方式配置之構造之接點部，其中上述第1階梯部具有於遠離記憶胞之方向上逐級降階之複數個階台部，上述第2階梯部具有於遠離記憶胞之方向上逐級升階之複數個階台部。然而，先前之構造中存在很多無法配置接點之階台部，因此難以實現接點配置數量之增加與接點部之小型化。
本發明所欲解決之問題在於提供一種能實現接點配置數量增加與接點部小型化之半導體記憶裝置及半導體製造裝置之製造方法。 根據本發明之一實施方式，提供一種具備記憶胞陣列與接點部之半導體記憶裝置。記憶胞陣列係於積層體上三維配置記憶胞而成，該積層體積層有複數個由導電層及絕緣層之組構成的單位層。接點部連接記憶胞陣列與導電層及接點。接點部具有降階部與升階部。降階部具有向遠離記憶胞陣列之第1方向逐級降階之複數個階台部。升階部與降階部在與第1方向正交之第2方向上相鄰。升階部具有向第1方向逐級升階之複數個階台部。配置於降階部之階台部之接點與配置於升階部之階台部之接點沿第2方向配置。
以下，參考隨附圖式，對實施方式之半導體記憶裝置及其製造方法詳細地進行說明。再者，本發明不受該實施方式限制。又，以下實施方式中所使用之半導體記憶裝置之剖視圖等係示意性圖，層之厚度與寬度之關係及各層之厚度之比率等有時與實物不同。又，以下，例舉具有三維構造之非揮發性記憶體作為半導體記憶裝置。
圖1係表示實施方式之半導體記憶裝置10之記憶胞陣列MA之構成之一例的立體圖。於圖1中，將與基板Sub之主面平行且相互正交之2個方向設為X方向(第1方向之一例)及Y方向(第2方向之一例)。將與X方向及Y方向兩者正交之方向設為Z方向。將紙面上自右向左之方向設為X方向之正方向，同樣地將自近前側向深側之方向設為Y方向之正方向，同樣地將自下向上之方向設為Z方向之正方向。再者，圖1中省略了層間絕緣層等。
如圖1所示，於半導體記憶裝置10之基板Sub上，設有由導電層構成之源極線SL。於源極線SL上設有沿Z方向延伸之複數個由氧化矽等構成之支柱P。各個支柱P於自身之側面，具備由多晶矽等構成之通道層與積層有複數個絕緣層之記憶體層。絕緣層具有例如自通道層側起積層有隧道絕緣膜、電荷蓄積膜、及阻擋絕緣膜之構成。又，於源極線SL上隔著未圖示之層間絕緣層設有積層體LB，該積層體LB交替地積層有複數個由鎢等構成之導電層與由氧化矽等構成之絕緣層。各個支柱P貫通積層體LB。
積層體LB中最下層之導電層作為源極側之選擇閘極線SGS發揮功能，最上層之導電層作為汲極側之選擇閘極線SGD發揮功能。選擇閘極線SGD係對應於沿X方向排列之每個支柱P而被分割。夾於選擇閘極線SGS、SGD之間之複數個導電層作為複數個字元線WL發揮功能。即，字元線WL係「導電層」之一例。圖1所示之字元線WL之積層數為一例。選擇閘極線SGS、SGD與複數個字元線WL間之絕緣層作為層間絕緣層(未圖示)發揮功能。
各個支柱P連接於積層體LB上之位元線BL。各個位元線BL連接於沿Y方向排列之複數個支柱P。
藉由以上構成，於各個支柱P與各層字元線WL之連接部分，配置排列於支柱P之高度方向上之記憶胞MC。於各個支柱P與選擇閘極線SGS、SGD之連接部分，分別配置源極側之選擇電晶體STS與汲極側之選擇電晶體STD。由排列於1個支柱P之高度方向上之選擇電晶體STS、複數個記憶胞MC、及選擇電晶體STD構成記憶體串MS。又，由以此方式三維配置成矩陣狀之記憶胞MC構成記憶胞陣列MA。
將選擇閘極線SGS、SGD及複數個字元線WL引出至記憶胞陣列MA外，而構成階梯狀構造之接點部。於該例中，接點部配置於記憶胞陣列MA之X方向正側。
圖2係表示實施方式之半導體記憶裝置10之接點部WC之構成之一例的視立體圖。圖3係表示實施方式之接點部WC之構造之一例的俯視圖。圖4係圖3之IV-IV剖視圖，表示實施方式之接點部WC之構造之一例。圖2及圖4中省略了基板Sub等。之後，有時不區分字元線WL與選擇閘極線SGS、SGD，均記作字元線WL。
接點部WC藉由沿X方向延伸之複數個狹縫S，而與隔著該狹縫S於Y方向相鄰之接點部電性分斷。即，由形成於2個狹縫S之間之接點部WC構成1個連接單位。圖2～圖4中對相當於1個連接單位之接點部WC之構成進行說明。
接點部WC配置於記憶胞陣列MA之X方向正側之外部，連接記憶胞陣列MA之字元線WL與接點CT。於本實施方式之接點部WC中，複數個單位層於Z方向上積層而成之積層體LB設有階梯構造，上述單位層包含字元線WL與配置於字元線WL上之絕緣層IS之組。階梯構造之各階係由包含字元線WL與絕緣層IS之組的單位層構成。
此處例示之階梯構造包含3個降階部DS1～DS3(第1降階部DS1、第2降階部DS2及第3降階部DS3)、以及3個升階部US1～US3(第1升階部US1、第2升階部US2及第3升階部US3)。降階部DS1～DS3各自具有向X方向逐級降階之複數個(本實施方式中為6個)階台部TD1～TD6。升階部US1～US3各自具有向X方向逐級升階之複數個(本實施方式中為6個)階台部TU1～TU6。階台部TD1～TD6、TU1～TU6以絕緣層IS構成。
如圖3所示，3個降階部DS1～DS3於俯視下配置成錯位狀，3個升階部US1～US3於俯視下配置成錯位狀。藉此，第1降階部DS1、第1升階部US1、第3降階部DS3、及第3升階部US3沿X方向配置。又，第1升階部US1與第2降階部DS2沿Y方向配置，第3降階部DS3與第2升階部US2沿Y方向配置。
又，如圖4所示，第1降階部DS1最下階之階台部TD1位於較與第1降階部DS1於X方向相鄰之第1升階部US1最上階之階台部TU6更為上方(Z方向之正方向上位)。又，第3降階部DS3最下階之階台部TD1位於較與第3降階部DS3於X方向相鄰之第3升階部US3最上階之階台部TU6更為上方。又，第2降階部DS2最上階之階台部TD6位於較第1降階部DS1最下階之階台部TD1更為下方，第2降階部DS2最下階之階台部TD1位於較第1升階部US1最上階之階台部TU6更為上方。
於圖2～圖4所例示之構成中，30個接點CT係於第1降階部DS1、第2降階部DS2、第1升階部US1、第3降階部DS3、及第3升階部US3各配置有6個。第1降階部DS1之階台部TD1～TD6、第2降階部DS2之階台部TD1～TD6、第1升階部US1之階台部TU1～TU6、第3降階部DS3之階台部TD1～TD6、及第3升階部US3之階台部TU1～TU6各自由互不相同之單位層之絕緣層IS構成。30個接點CT分別經由形成於第1降階部DS1、第2降階部DS2、第1升階部US1、第3降階部DS3、及第3升階部US3之階台部TD1～TD6、TU1～TU6各者之接觸孔，與互不相同之字元線WL連接。再者，不於第2升階部US2配置接點CT之原因在於，構成第2升階部US2之階台部TU1～TU6無法由獨立之單位層構成。
藉由上述構成，可使第1降階部DS1之階台部TD1～TD6、第2降階部DS2之階台部TD1～TD6、第1升階部US1之階台部TU1～TU6、第3降階部DS3之階台部TD1～TD6、及第3升階部US3之階台部TU1～TU6分別由不同之層(包含字元線WL與絕緣層IS之組之單位層)形成。藉此，可將30個接點CT連接於互不相同之字元線WL。
於本實施方式中，如圖3所示，於第1降階部DS1、第1升階部US1、第3降階部DS3、及第3升階部US3中，24個接點CT於俯視下沿X方向配置成一條直線狀。又，於本實施方式中，配置於第2降階部DS2之階台部TD1～TD6各自之6個接點CT與配置於第1升階部US1之階台部TU1～TU6各自之6個接點CT沿Y方向配置。藉此，可將複數個接點CT沿X方向呈並排狀配置。
再者，圖2～圖4中例示了於構成1個連接單位(形成於2個狹縫S內側)之接點部WC中形成3個降階部與3個升階部，且各個降階部及升階部具有6個階台部之構成，但降階部及升階部之數量、以及階台部之數量不限定於此。例如，降階部及升階部亦可於構成1個連接單位之接點部WC中各設置4個以上。又，階台部之數量亦可於降階部及升階部各自之中為7個以上或5個以下。
藉由上述構成，能有效地利用接點部WC之區域，從而形成很多能夠配置接點CT之階台部。藉此，能夠在不使接點部WC大型化的情況下增加接點CT之配置數。
以下，對如上所述之接點部WC之製造方法進行說明。
圖5係表示實施方式之半導體記憶裝置之製造方法之第1階段中接點部WC之狀態之一例的俯視圖。圖6係圖5之VI-VI剖視圖，表示實施方式之半導體記憶裝置之製造方法之第1階段中接點部WC之狀態之一例。於圖6中，僅記載了積層體LB中自上而下6層，省略了7層以下之部分。
如圖5所示，首先，於構成接點部WC之積層體LB上，俯視下呈錯位狀地形成3個研缽狀之凹部M1～M3(第1凹部M1、第2凹部M2及第3凹部M3)。凹部M1～M3之形成方法例如可藉由交替地執行蝕刻與細化，來形成具有特定數目(本實施方式中為6個)之階差之凹部M1～M3，但不應特別進行限定。例如，首先以與凹部M1～M3分別對應之底部B1～B3呈錯位狀露出之方式形成抗蝕圖案，使用RIE(Reactive Ion Etching，反應性離子蝕刻)法等蝕刻技術對露出之層進行蝕刻。其後，利用等向性蝕刻，自抗蝕圖案之X方向及Y方向之端部起以相當於階差構造之階台部之寬度對抗蝕圖案進行細化。將細化後之抗蝕圖案作為遮罩再次進行蝕刻，進一步將抗蝕圖案細化。藉由將該處理反覆進行特定次數，而形成自底部B1～B3起面積(對角線長)呈階梯狀擴展之研缽狀之凹部M1～M3。
圖7係表示實施方式之半導體記憶裝置之製造方法之第2階段中接點部WC之狀態之一例的俯視圖。圖8係圖7之VIII-VIII剖視圖，表示實施方式之半導體記憶裝置之製造方法之第2階段中接點部WC之狀態之一例。於圖8中，僅記載了積層體LB中自上而下12層，省略了13層以下之部分。
於第2階段中，如圖7所示，以覆蓋第1凹部M1之X方向負側(靠近記憶胞陣列MA之側)之一半與整個第2凹部M2之方式，形成抗蝕圖案R。於該狀態下進行蝕刻，而如圖8所示，第1凹部M1之X方向正側(距記憶胞陣列MA較遠之側)之一半與整個第3凹部M3向下方(Z方向負側)移行。藉此，第1凹部M1被分割成上下兩部分，而形成第1降階部DS1與第1升階部US1。此時，第1降階部DS1最下階之階台部TD1位於較第1升階部US1最上階之階台部TU6高1層之上方。
圖9係表示實施方式之半導體記憶裝置之製造方法之第3階段中接點部WC之狀態之一例的俯視圖。圖10係圖9之X-X剖視圖，表示實施方式之半導體記憶裝置之製造方法之第3階段中接點部WC之狀態之一例。於圖10中，僅記載了積層體LB中自上而下18層，省略了19層以下之部分。
於第3階段中，如圖9所示，以覆蓋第1凹部M1之X方向負側之一半、第2凹部M2之X方向正側之一半、及第3凹部M3之X方向負側之一半之方式，形成抗蝕圖案R。於該狀態下進行蝕刻，而如圖10所示，第1凹部M1之X方向正側之一半、第2凹部M2之X方向負側之一半、及第3凹部M3之X方向正側之一半向下方移行。藉此，第2凹部M2被分割成上下兩部分，而形成第2降階部DS2與第2升階部US2。又，第3凹部M3被分割成上下兩部分，而形成第3降階部DS3與第3升階部US3。此時，第1降階部DS1最下階之階台部TD1位於較第1升階部US1最上階之階台部TU6高7層之位置。又，第3降階部DS3最下階之階台部TD1位於較第3升階部US3最上階之階台部TU6高1層之上方。
圖11係表示實施方式之半導體記憶裝置之製造方法之第4階段中接點部WC之狀態之一例的俯視圖。圖12係圖11之XII-XII剖視圖，表示實施方式之半導體記憶裝置之製造方法之第4階段中接點部WC之狀態之一例。圖12中，記載了本實施方式之積層體LB之全部層即30層。
於第4階段中，如圖11所示，以覆蓋整個第1凹部M1與第2凹部M2之X方向負側之一半之方式，形成抗蝕圖案R。藉由於該狀態下進行蝕刻，而如圖12所示，第2凹部M2之X方向正側之一半與整個第3凹部M3向下方移行。此時，第2降階部DS2最上階之階台部TD6位於較第1降階部DS1最下階之階台部TD1低1層之位置，第2降階部DS2最下階之階台部TD1位於較第1升階部US1最上階之階台部TU6高1層之上方。其他部分與圖10所示之第3階段中之狀態相同。
藉由如上所述之製造方法，能夠製造具備能以緊湊之構成配置很多接點CT之接點部WC之半導體記憶裝置。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例子而提出者，並不意圖限定本發明之範圍。該等新穎之實施方式能以其他各種方式實施，能於不脫離發明主旨之範圍內，進行各種省略、替換及變更。該等實施方式及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請之參考]
本申請案享有以日本專利申請案2021-100304號(申請日：2021年6月16日)為基礎申請案之優先權利益。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
10:半導體記憶裝置 B1～B3:底部 BL:位元線 CT:接點 DS1:第1降階部 DS2:第2降階部 DS3:第3降階部 IS:絕緣層 LB:積層體 M1:第1凹部 M2:第2凹部 M3:第3凹部 MA:記憶胞陣列 MC:記憶胞 MS:記憶體串 P:支柱 R:抗蝕圖案 S:狹縫 SGD:選擇閘極線 SGS:選擇閘極線 SL:源極線 STD:選擇電晶體 STS:選擇電晶體 Sub:基板 TD1～TD6,TU1～TU6:階台部 US1:第1升階部 US2:第2升階部 US3:第3升階部 WC:接點部 WL:字元線
圖1係表示實施方式之半導體記憶裝置之記憶胞陣列之構成之一例的立體圖。 圖2係表示實施方式之半導體記憶裝置之接點部之構成之一例的剖視立體圖。 圖3係表示實施方式之接點部之構造之一例的俯視圖。 圖4係圖3之IV-IV剖視圖，表示實施方式之接點部之構造之一例。 圖5係表示實施方式之半導體記憶裝置之製造方法之第1階段中接點部WC之狀態之一例的俯視圖。 圖6係圖5之VI-VI剖視圖，表示實施方式之半導體記憶裝置之製造方法之第1階段中接點部WC之狀態之一例。 圖7係表示實施方式之半導體記憶裝置之製造方法之第2階段中接點部WC之狀態之一例的俯視圖。 圖8係圖7之VIII-VIII剖視圖，表示實施方式之半導體記憶裝置之製造方法之第2階段中接點部WC之狀態之一例。 圖9係表示實施方式之半導體記憶裝置之製造方法之第3階段中接點部WC之狀態之一例的俯視圖。 圖10係圖9之X-X剖視圖，表示實施方式之半導體記憶裝置之製造方法之第3階段中接點部WC之狀態之一例。 圖11係表示實施方式之半導體記憶裝置之製造方法之第4階段中接點部WC之狀態之一例的俯視圖。 圖12係圖11之XII-XII剖視圖，表示實施方式之半導體記憶裝置之製造方法之第4階段中接點部WC之狀態之一例。
CT:接點
DS1:第1降階部
DS2:第2降階部
DS3:第3降階部
IS:絕緣層
LB:積層體
TD1~TD6,TU1~TU6:階台部
US1:第1升階部
US2:第2升階部
US3:第3升階部
WC:接點部
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備記憶胞陣列及接點部， 上述記憶胞陣列係於積層體上三維配置記憶胞而成，該積層體積層有複數個包含導電層及絕緣層之組的單位層；上述接點部連接上述導電層與接點；且 上述接點部包含降階部及升階部，上述降階部具有向遠離上述記憶胞陣列之第1方向逐級降階之複數個階台部，上述升階部與上述降階部在與上述第1方向正交之第2方向上相鄰； 上述升階部具有向上述第1方向逐級升階之複數個階台部； 配置於上述降階部之上述階台部的上述接點、與配置於上述升階部之上述階台部的上述接點沿上述第2方向配置。
  2. 如請求項1之半導體記憶裝置，其中 複數個上述降階部於俯視下相互配置成錯位狀， 複數個上述升階部於俯視下相互配置成錯位狀。
  3. 如請求項2之半導體記憶裝置，其中 上述降階部最下階之上述階台部位於較與該降階部在上述第1方向相鄰之上述升階部最上階之上述階台部更為上方。
  4. 如請求項2之半導體記憶裝置，其中 上述降階部最下階之上述階台部，位於較配置在相較於該降階部距上述記憶胞陣列較遠的位置之上述降階部最上階之上述階台部更為上方。
  5. 如請求項2之半導體記憶裝置，其中 上述降階部最下階之上述階台部位於較與該降階部在上述第2方向相鄰之上述升階部最上階之上述階台部更為上方。
  6. 如請求項1之半導體記憶裝置，其具有複數個上述接點部，且 於上述第2方向上相鄰之2個上述接點部藉由沿上述第1方向延伸之狹縫而電性分斷。
  7. 如請求項6之半導體記憶裝置，其中 形成於2個上述狹縫內側之1個上述接點部包含3個以上之上述降階部及3個以上之上述升階部。
  8. 如請求項7之半導體記憶裝置，其中 上述降階部各自具有6個以上之上述階台部， 上述升階部各自具有6個以上之上述階台部。
  9. 如請求項1之半導體記憶裝置，其中 上述接點部包含未配置上述接點之上述升階部。
  10. 如請求項1之半導體記憶裝置，其中 上述積層體最下層之上述導電層作為源極側選擇閘極線發揮功能， 上述積層體最上層之上述導電層作為汲極側選擇閘極線發揮功能。
  11. 一種半導體記憶裝置之製造方法，其係具備記憶胞陣列及接點部之半導體記憶裝置之製造方法，上述記憶胞陣列係於積層體上三維配置記憶胞而成，該積層體積層有複數個包含導電層及絕緣層之組之單位層；上述接點部連接上述導電層與接點；且 上述半導體記憶裝置之製造方法包含如下步驟： 於上述接點部，以俯視下錯位狀地形成研缽狀之複數個凹部； 藉由將上述複數個凹部各者沿著遠離上述記憶胞陣列之第1方向分割成2個而形成降階部與升階部，上述降階部具有向上述第1方向逐級降階之複數個階台部，上述升階部具有向上述第1方向逐級升階之複數個階台部，且與上述降階部在與上述第1方向正交之第2方向上相鄰；及 將配置於上述降階部之上述階台部的上述接點、與配置於上述升階部之上述階台部的上述接點沿上述第2方向配置。
  12. 如請求項11之半導體記憶裝置之製造方法，其進而包含如下步驟： 將複數個上述降階部於俯視下相互配置成錯位狀；及 將複數個上述升階部於俯視下相互配置成錯位狀。
  13. 如請求項12之半導體記憶裝置之製造方法，其進而包含如下步驟： 使上述降階部最下階之上述階台部位於較與該降階部在上述第1方向相鄰之上述升階部最上階之上述階台部更為上方。
  14. 如請求項12之半導體記憶裝置之製造方法，其進而包含如下步驟： 使上述降階部最下階之上述階台部，位於較配置在相較於該降階部距上述記憶胞陣列較遠的位置之上述降階部最上階之上述階台部更為上方。
  15. 如請求項12之半導體記憶裝置之製造方法，其進而包含如下步驟： 使上述降階部最下階之上述階台部位於較與該降階部在上述第2方向上相鄰之上述升階部最上階之上述階台部更為上方。
  16. 如請求項11之半導體記憶裝置之製造方法，其進而包含如下步驟： 形成藉由沿上述第1方向延伸之狹縫而被電性分斷、且在上述第2方向上相鄰之複數個上述接點部。
  17. 如請求項16之半導體記憶裝置之製造方法，其進而包含如下步驟： 於形成在2個上述狹縫內側之1個上述接點部，形成3個以上之上述降階部與3個以上之上述升階部。
  18. 如請求項17之半導體記憶裝置之製造方法，其進而包含如下步驟： 於上述降階部各者，形成6個以上之上述階台部；及 於上述升階部各者，形成6個以上之上述階台部。
  19. 如請求項11之半導體記憶裝置之製造方法，其進而包含如下步驟： 於上述接點部，形成未配置上述接點之上述升階部。
  20. 如請求項11之半導體記憶裝置之製造方法，其進而包含如下步驟： 形成上述積層體最下層之上述導電層作為源極側選擇閘極線；及 形成上述積層體最上層之上述導電層作為汲極側選擇閘極線。
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