KR20090070458A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자에 있어서, 특히 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 게이트 패턴을 포함하는 웨이퍼 상에 절연막을 증착하는 단계와, 상기 절연막 상에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 진행하여, 상기 절연막에 하강 경사를 갖는 제1콘택홀 패턴을 형성하는 단계와, 상기 제1콘택홀 패턴을 갖는 절연막을 하드마스크로 사용하는 식각을 진행하여 상기 웨이퍼에 제2콘택홀 패턴을 형성하는 단계를 포함하여 이루어지는 것이 특징인 발명이다.

콘택홀, 광원, I-라인 광원, DUV 광원, 포토레지스트 패턴

Description

반도체 소자의 콘택홀 형성 방법 {method of forming contact hole in semiconductor device}

본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 콘택홀 형성 방법에 관한 것이다.

최근 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다. 이에 수반해서, 하부 도전 패턴과 상부 도전 패턴 간의 전기적 연결 통로인 콘택홀의 크기도 미세화가 요구되고 있으며, 따라서 콘택홀의 크기를 줄이기 위한 많은 기술들이 연구 개발되고 있다.

여기서, 상기 콘택홀을 형성하기 위해, 통상의 반도체 제조 공정에서는 포토레지스트를 식각 마스크로 이용하여 하부에 위치한 막을 식각하는 리소그라피(lithography) 공정을 적용하고 있다. 즉, 종래에는 식각 대상층 상에 포토레지스트의 도포, 노광 및 현상을 통해 콘택홀 형성 영역을 정의하는 포토레지스트 패턴을 형성한 상태에서, 상기 포토레지스트 패턴을 식각 마스크로하여 식각 대상층을 식각하여 콘택홀을 형성하였다.

한편, 콘택홀을 형성하기 위해서는 포토레지스트 패턴을 형성해야 한다. 그 포토레지스트 패턴을 형성하기 위해서는 광원으로써 I-라인(I-line) 광원이나 DUV(Deep Ultra Violet) 광원을 사용한다.

I-라인 광원은 콘택홀의 CD(Critical Dimension)이 0.4㎛ 이상인 경우에 사용되며, DUV 광원은 콘택홀의 CD가 0.4㎛ 이하인 경우에 사용된다.

도 1은 종래 기술에 따른 콘택홀 구조를 나타낸 단면도로써, 종래에는 콘택홀의 상부측(top)과 기저측(bottom)의 CD 차이가 크지 않는 원기둥 형태로 주로 형성하였다.

도 1에서, 웨이퍼(10) 내에 게이트 패턴(20)이 형성되고, 그 게이트 패턴(20)을 포함하는 웨이퍼(10) 상에 산화막과 같은 절연막(30)을 형성한다.

이어, 포토레지스트 패턴을 절연막(30) 상에 형성시킨 후 식각을 진행하여 도 1에 도시된 콘택홀 패턴(40)을 형성한다. 도 1에서와 같이 절연막(30)에 대한 CD 크기와 동일한 크기로 웨이퍼(10)에서의 CD도 정의되어야 한다.

그런데, 상기와 같이 CD 차이가 없는 원기둥 형태로 웨이퍼(10)까지 콘택홀 패턴(400을 형성하기 위해 마련되는 포토레지스트 패턴은 파장이 보다 짧은 광원을 사용하여 형성되어야 한다. 그에 따라, 제조 단가가 증가되는 문제를 야기한다.

예를 들어, CD가 0.4㎛ 이상인 경우에는 I-라인 광원을 사용할 수 있으나 도 1에 도시된 바와 같이, 0.4㎛ 이하인 0.2㎛의 CD를 정의하기 위해서는 DUV 광원을 사용하여 포토레지스트 패턴을 형성해야 한다. 한편, 게이트 패턴(20) 간의 간격을 셀 피치(cell pitch)로 정의하며, 미세화 및 고정밀화를 위해 그 셀 피치를 줄이 고 있는 추세이다. 셀 피치의 감소는 콘택홀 패턴(40) CD의 감소와도 관련된다. 따라서, 콘택홀 패턴(40) CD의 감소를 위해서는 0.4㎛ 이하의 CD를 정의하기 위한 보다 짧은 파장의 DUV 광원을 사용해야 되기 때문에 제조 단가를 상승시키는 단점으로 작용한다.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로써, 콘택홀 패턴 형성을 위한 포토레지스트 패턴을 형성하는데 있어 보다 짧은 파장의 DUV 광원을 사용하지 않고도 0.4㎛ 이하 CD를 정의하는데 적당한 반도체 소자의 콘택홀 형성 방법을 제공하는 데 있다.

본 발명의 또다른 목적은 미세한 콘택홀 패턴을 형성하는데 있어 0.4㎛ 이상 CD를 정의하기 위한 I-라인 광원을 사용하면서도 실제 웨이퍼에는 0.4㎛ 이하 CD의 콘택홀 패턴을 형성하도록 해주는 반도체 소자의 콘택홀 형성 방법을 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 특징은, 게이트 패턴을 포함하는 웨이퍼 상에 절연막을 증착하는 단계와, 상기 절연막 상에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 진행하여, 상기 절연막에 하강 경사를 갖는 제1콘택홀 패턴을 형성하는 단계와, 상기 제1콘택홀 패턴을 갖는 절연 막을 하드마스크로 사용하는 식각을 진행하여 상기 웨이퍼에 제2콘택홀 패턴을 형성하는 단계를 포함하여 이루어지는 것이다.

바람직하게, 상기 제1콘택홀 패턴의 하부측 CD(Critical Dimension)가 상기 제2콘택홀 패턴의 CD에 상응하도록 상기 제1콘택홀 패턴에 대한 식각을 진행한다.

바람직하게, 상기 포토레지스트 패턴을 형성하기 위해 I-라인(I-Line) 광원을 사용한다.

바람직하게, 상기 제2콘택홀 패턴을 형성하는 단계는 상기 제1콘택홀 패턴을 갖는 절연막을 하드마스크로 사용하면서, 상기 웨이퍼에 대한 선택 식각비가 큰 식각가스를 사용하여 식각을 진행한다.

본 발명에 따르면, 보다 짧은 파장의 DUV 광원을 사용하지 않고도 0.4㎛ 이하 CD를 웨이퍼 상에 정의할 수 있으므로 DUV 광원의 사용에 따른 제조 단가의 상승이 사라진다.

훨씬 큰 CD (예로써 0.4㎛ 이상의 CD) 를 정의하기 위한 I-라인 광원을 사용하면서도 실제로는 훨씬 작은 CD(예로써 0.4㎛ 이하 CD) 의 콘택홀을 웨이퍼 상에 형성할 수 있으므로, 보다 짧은 광원의 사용에 따른 제조 단가의 상승을 줄일 수 있다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 바람직한 실시 예를 자세히 설명한다.

본 발명은 반도체 소자의 제조 공정 중에 콘택홀(또는 비아홀)을 얻기 위한 식각 공정에 적용되는 것으로, 그 식각 공정에 사용되는 포토레지스트 패턴을 형성하기 위한 광원의 종류와, 그 포토레지스트 패턴을 사용한 식각 방식을 이하에서 보다 상세한다.

도 2는 본 발명에 따른 콘택홀 구조를 나타낸 단면도로써, 도 3a 내지 3b는 본 발명에 따른 콘택홀 형성 절차에 의해 형성되는 결과를 나타낸 것이다.

그리고, 도 3a 내지 3b는 본 발명에 따른 콘택홀 형성 절차를 설명하기 위한 공정단면도이다.

도 3a에 도시된 바와 같이, 본 발명의 반도체 소자에서는 게이트 패턴(110)을 포함하는 웨이퍼(100) 상에 산화물을 증착하여 절연막(120)을 형성한다.

그리고, 그 절연막(120) 상에 I-라인 광원을 사용하여 0.4㎛ 이상의 CD를 정의하기 위한 포토레지스트 패턴(140)을 형성한다.

그에 따라, 상기 포토레지스트 패턴(140)은 식각을 진행하여 콘택홀 패턴을 형성하기 위한 것이다.

이어, 상기 포토레지스트 패턴(140)을 식각 마스크로 사용하는 식각을 진행한다.

그리하여, 도 3b에 도시된 바와 같이, 상기 절연막(120)에 하강 경사를 갖는 제1콘택홀 패턴(130a)을 형성한다.

한편, 상기 포토레지스트 패턴(140)의 CD는 0.4㎛ 이상이나 식각 후 절연막(120a)의 하부 즉, 식각에 의해 웨이퍼 표면의 CD는 0.4㎛ 이하 (보다 정확하게는 0.2㎛) 이다. 그에 따라, 제1콘택홀 패턴(130a)의 하부측 CD가 이후에 형성되는 제2콘택홀 패턴의 CD에 상응한다.

이와 같이, 0.4㎛ 이상 CD의 포토레지스트 패턴(140)을 사용하여 하강 경사를 갖는 제1콘택홀 패턴(130a)을 형성하기 위해서는, 식각가스와 조건을 조절해야 한다.

이어, 사용된 0.4㎛ 이상 CD의 포토레지스트 패턴(140)을 제거한다.

그리고, 하강 경사의 제1콘택홀 패턴(130a)을 갖는 절연막(120a)을 하드마스크로 사용하는 식각을 진행한다.

그리하여, 도 2에 도시된 바와 같이, 웨이퍼(100)에 CD 0.4㎛ 이하 (보다 정확하게는 0.2㎛)인 제2콘택홀 패턴을 형성한다.

상기 제2콘택홀 패턴의 형성을 위한 식각에는 웨이퍼(100)에만 반응하는 식각가스를 사용한다. 예를 들어, 제1콘택홀 패턴(130a)을 갖는 절연막(120a)을 하드마스크로 사용하면서, 웨이퍼(100)에 대한 선택 식각비가 큰 식각가스를 사용하여 식각을 진행한다.

상기와 같이 형성되는 콘택홀(130)은 웨이퍼(100)에서 CD가 0.4㎛ 이하 (보다 정확하게는 0.2㎛)로 형성되므로, 미세화 및 고정밀화를 위한 셀 피치(cell pitch)의 감소 즉, 게이트 패턴(110) 간 간격의 축소에도 만족시킨다.

그리고, 이상의 본 발명은 트렌치형 게이트 MOSFET 소자에 적용됨이 보다 바람직하다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1은 종래 기술에 따른 콘택홀 구조를 나타낸 단면도.

도 2는 본 발명에 따른 콘택홀 구조를 나타낸 단면도.

도 3a 내지 3b는 본 발명에 따른 콘택홀 형성 절차를 설명하기 위한 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

100 : 웨이퍼 110 : 게이트패턴

120 : 절연막 140 : 포토레지스트 패턴

130 : 콘택홀 패턴

Claims (4)

1. 게이트 패턴을 포함하는 웨이퍼 상에 절연막을 증착하는 단계와;

   상기 절연막 상에 콘택 형성을 위한 포토레지스트 패턴을 형성하는 단계와;

   상기 포토레지스트 패턴을 식각 마스크로 사용하는 식각을 진행하여, 상기 절연막에 하강 경사를 갖는 제1콘택홀 패턴을 형성하는 단계와;

   상기 제1콘택홀 패턴을 갖는 절연막을 하드마스크로 사용하는 식각을 진행하여 상기 웨이퍼에 제2콘택홀 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
2. 제 1 항에 있어서, 상기 제1콘택홀 패턴의 하부측 CD(Critical Dimension)가 상기 제2콘택홀 패턴의 CD에 상응하도록 상기 제1콘택홀 패턴에 대한 식각을 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
3. 제 1 항에 있어서, 상기 포토레지스트 패턴을 형성하기 위해 I-라인(I-Line) 광원을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
4. 제 1 항에 있어서, 상기 제2콘택홀 패턴을 형성하는 단계는,

   상기 제1콘택홀 패턴을 갖는 절연막을 하드마스크로 사용하면서, 상기 웨이퍼에 대한 선택 식각비가 큰 식각가스를 사용하여 식각을 진행하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.

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