CN108666207A - 制作半导体元件的方法 - Google Patents

制作半导体元件的方法 Download PDF

Info

Publication number
CN108666207A
CN108666207A CN201710197192.3A CN201710197192A CN108666207A CN 108666207 A CN108666207 A CN 108666207A CN 201710197192 A CN201710197192 A CN 201710197192A CN 108666207 A CN108666207 A CN 108666207A
Authority
CN
China
Prior art keywords
pattern
layer
mask
gap
mask pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710197192.3A
Other languages
English (en)
Other versions
CN108666207B (zh
Inventor
陈建豪
巫奉伦
夏忠平
李修申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201710197192.3A priority Critical patent/CN108666207B/zh
Priority to US15/928,078 priority patent/US10276395B2/en
Publication of CN108666207A publication Critical patent/CN108666207A/zh
Application granted granted Critical
Publication of CN108666207B publication Critical patent/CN108666207B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种制作半导体元件的方法，包括下列步骤。首先提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有元件区以及切割道区。第一掩模图案于元件区内具有第一间隙，在切割道区内具有第二间隙。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。

Description

制作半导体元件的方法
技术领域
本发明涉及一种制作半导体元件的方法，特别是涉及一种提升对位标记辨识度的制作半导体元件的方法。
背景技术
在半导体制作工艺中，为准确地将图案投射于晶片上所要位置，晶片在曝光前必须先对准。为对准晶片，晶片上必须形成有对位标记(alignment mark)。一般对准对位标记是通过光学图像装置进行检测，因此对位标记的精确度与辨识度将影响对位的误差。通过自对准反转图案(self-aligned reverse pattern,SARP)技术所形成的对位标记图案为环状沟槽。随着与对位标记同时制作的元件沟槽越来越小，对位标记的沟槽宽度也会越来越小，因此造成对位标记的辨识度降低。
发明内容
本发明的目的之一在于提供一种制作半导体元件的方法，以提升对位标记的辨识度。
本发明的一实施例提供一种制作半导体元件的方法，包括下列步骤。首先，提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有一元件区以及一切割道区。第一掩模图案包括多条条状元件图案以及多条条状对位图案，其中各条状元件图案分别沿着第一方向设置于元件区中，条状元件图案沿着第二方向依序排列，各条状对位图案分别沿着第一方向设置于切割道区中，条状对位图案沿着第二方向依序排列，任两相邻的条状元件图案之间具有第一间隙，任两相邻的条状对位图案之间具有第二间隙，且第二间隙的宽度大于第一间隙的宽度。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行第一蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。接下来，以第一掩模图案与第二掩模图案为掩模图案化硬掩模层，以形成硬掩模图案。接着，以硬掩模图案为掩模蚀刻基底，以于基底中形成多个第一沟槽以及多个第二沟槽，其中各第二沟槽的深度大于各第一沟槽的深度。
在本发明的制作半导体元件的方法中，当完全移除周边区内的掩模材料层时，第二间隙与第三间隙中的掩模材料层会被移除，且于第一间隙中留下上表面低于第一掩模图案的第二掩模图案，由此经过后续的图案转移制作工艺可于切割道区内的半导体基底形成深度较第三沟槽深的第四沟槽，进而可增加对位标记结构与第四沟槽的图像对比度，以提升光学辨识度。
附图说明
图1到图9绘示了本发明一实施例制作半导体元件的方法的示意图。
主要元件符号说明
102 基底 104 硬掩模层
104a 条状元件掩模 104b 条状对位掩模
104c 周边掩模 104p 硬掩模图案
106 半导体基底 108 氧化物层
108p 氧化物图案 110 图案转移层
110p 转移图案 112 第一掩模图案
112a 条状元件图案 112b 条状对位图案
112c 周边图案 114 有机层
114p 有机图案 116 含硅层
116p 含硅图案 118 光致抗蚀剂图案
120 间隙壁层 122 掩模材料层
124 第二掩模图案 126 区块
CR 切割道区 DR 元件区
PR 周边区 D1 第一方向
D2 第二方向 G1 第一间隙
G2 第二间隙 G3 第三间隙
G4 第四间隙 W1、W2、W3 宽度
S1、S2、S3 间距 R1 第一凹陷
R2 第二凹陷 R3 第三凹陷
R4 第四凹陷 T1 第一沟槽
T2 第二沟槽 T3 第三沟槽
T4 第四沟槽 T5 第五沟槽
T6 第六沟槽 AM 对位标记结构
F 鳍状结构
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1到图9，图1到图9绘示了本发明一实施例制作半导体元件的方法，其中图3为本实施例的第一掩模图案的俯视示意图。首先，提供基底102、硬掩模层104与第一掩模图案112。硬掩模层104设置于基底102上，且第一掩模图案112设置于硬掩模层104上。具体而言，如图1所示，硬掩模层104先形成于基底102上。基底102至少具有元件区DR以及切割道区CR。元件区DR内的基底102上可用于形成主要元件，例如存储器单元。切割道区CR为完成元件区DR中的主要元件之后所进行切割并移除的区域，因此在尚未移除切割道区CR之前，切割道区CR内的基底102可形成有对位标记，以助于在进行不同图案化制作工艺时对准不同图案的相对位置。
在本实施例中，基底102可包括半导体基底106、氧化物层108以及图案转移层110，且氧化物层108与图案转移层110依序堆叠于半导体基底106上。半导体基底106可例如包括硅或可为硅外延层或硅覆绝缘(silicon on insulator)基底，但本发明不限于此。硬掩模层104用于将后续所形成的掩模图案转移至基底102中，并作为蚀刻停止层。举例而言，硬掩模层104可包括氮化硅。在本实施例中，除了元件区DR与切割道区CR之外，基底102还可具有周边区PR，且硬掩模层104覆盖元件区DR、切割道区CR以及周边区PR。
接着，如图2所示，在硬掩模层104上形成第一掩模图案112。在本实施例中，形成第一掩模图案112的方法可包括下列步骤：首先，如图1所示，在硬掩模层104上依序覆盖有机层114与含硅层116，其中有机层114可例如包括有机材料，含硅层可例如为含硅硬掩模底抗反射(silicon-containing hard mask bottom anti-reflective coating，SHB)层，可用以减少后续形成的光致抗蚀剂图案118与基底102之间的反射光；然后，在含硅层116上形成光致抗蚀剂图案118；接着，如图2所示，以光致抗蚀剂图案118为掩模，图案化含硅层116，以形成含硅图案116p；随后，以含硅图案116p为掩模，图案化有机层114，以形成有机图案114p，并移除光致抗蚀剂图案118，以形成第一掩模图案112。通过上述步骤，第一掩模图案112可与光致抗蚀剂图案116具有大致相同的图案，但本发明形成第一掩模图案112并不限于上述步骤。
如图3所示，本实施例的第一掩模图案112可包括多条条状元件图案112a、多条条状对位图案112b以及一周边图案112c。各条状元件图案112a分别沿着第一方向D1设置于元件区DR中，且条状元件图案112a沿着第二方向D2依序排列。各条状对位图案112b分别沿着第一方向D1设置于切割道区CR中，且条状对位图案112b沿着第二方向D2依序排列。任两相邻的条状元件图案112a之间具有一第一间隙G1，任两相邻的条状对位图案112b之间具有一第二间隙G2，且第二间隙G2的宽度W2大于第一间隙G1的宽度W1。举例而言，第二间隙G2的宽度W2大于第一间隙G1的宽度W1的20倍，其中第二间隙G2的宽度W2可例如为1微米，且第一间隙G1的宽度W1可例如为50纳米，或者第二间隙G2的宽度W2可大于第一间隙G1的宽度W1的50倍、100倍或500倍，但不限于此。进一步而言，本实施例的条状元件图案112a与条状对位图案112b可排列于第二方向D2上。最邻近条状对位图案112b的条状元件图案112a与最邻近条状元件图案112a的条状对位图案112b之间可选择性具有一第三间隙G3，且第三间隙G3的宽度W3也可以大于第一间隙G1的宽度W1的20倍，例如第三间隙G3的宽度W3可与第二间隙G2的宽度W2相同，但不限于此。
在形成第一掩模图案112之后，进行沉积制作工艺，在第一掩模图案112上均匀覆盖间隙壁层120。间隙壁层120可例如包括氧化硅，且此沉积制作工艺可例如为原子层沉积(atomic layer deposition,ALD)制作工艺，但不限于此。由于间隙壁层120在未填满第一间隙G1、第二间隙G2与第三间隙G3的情况下均匀地(conformally)覆盖于硬掩模层104与第一掩模图案112上，因此间隙壁层120的厚度可至少小于第一间隙G1的宽度W1的二分之一。
在形成间隙壁层120之后，在第一间隙G1中的间隙壁层120上形成第二掩模图案124，其中第二掩模图案124的上表面低于第一掩模图案112的上表面。具体而言，形成第二掩模图案124的方法描述如下，但不以此为限。如图4所示，在形成间隙壁层120之后，在间隙壁层120上形成掩模材料层122。掩模材料层122可包括与间隙壁层120以及硬掩模层104具有高蚀刻选择比的材料，以助于在移除间隙壁层120以及硬掩模层104时作为掩模图案，例如可与有机层114由相同的有机材料所构成，但不限于此。在本实施例中，掩模材料层122填满第一间隙G1、第二间隙G2与第三间隙G3，且进一步覆盖第一掩模图案112。值得说明的是，由于第一间隙G1、第二间隙G2与第三间隙G3并未被间隙壁层120填满，因此形成于元件区DR与切割道区CR内的部分掩模材料层122的上表面并非为平整表面，而是具有波浪形状的表面。此外，由于第二间隙G2与第三间隙G3的宽度大于第一间隙G1的宽度的20倍，且周边区PR内并无间隙，因此所形成的掩模材料层120的上表面不仅在元件区DR与切割道区CR内有波浪形状之外，还会从周边区PR向切割道区CR倾斜，也就是说周边区PR内的掩模材料层120的上表面与第一掩模图案112的上表面之间的间距S1大于元件区DR内掩模材料层120的上表面与第一掩模图案112的上表面之间的间距S2，且元件区DR内的间距S2大于切割道区CR内掩模材料层122的上表面与第一掩模图案112的上表面之间的间距S3。随后，如图5所示，对掩模材料层122进行第二蚀刻制作工艺，移除位于第一掩模图案112上以及位于第二间隙G2与第三间隙G3中的掩模材料层122，以于各第一间隙G1中形成第二掩模图案124，且暴露出间隙壁层120。具体而言，第二蚀刻制作工艺是全面性进行蚀刻，且掩模材料层122上并未形成掩模图案。因此，第二蚀刻制作工艺会完全移除第二间隙G2与第三间隙G3中的掩模材料层122，且各第一间隙G1中留下的第二掩模图案124是覆盖各第一间隙G1的底部。值得说明的是，由于掩模材料层120在切割道区CR内的上表面低于元件区DR内的上表面，且第二间隙G2的宽度大于第一间隙G1的宽度至少20倍，因此在第二间隙G2中掩模材料层122的蚀刻速率会快于第一间隙G1中掩模材料层122的蚀刻速率，使得在完全移除周边区PR内的掩模材料层122之后，第二间隙G2与第三间隙G3中的掩模材料层122也会接着被移除，而于第一间隙G1中残留部分掩模材料层122，即所形成的第二掩模图案124。因此，第二掩模图案124可包括多个区块126，分别位于各第一间隙G1中，且各区块126的上表面会低于第一掩模图案112的上表面。此外，各区块126的宽度可通过间隙壁层120的宽度以及第一间隙G1的宽度W1来调整，例如可与各条状元件图案112a在第二方向D2上的宽度相同，以使后续于元件区DR内所形成鳍状结构的宽度彼此相同，但不以此为限。
如图6所示，接下来对间隙壁层120进行第一蚀刻制作工艺，移除暴露出的间隙壁层120，也就是位于第一掩模图案112与第二掩模图案124之间、位于第二间隙G2中以及位于第一掩模图案112上的间隙壁层120，以暴露出硬掩模层104。举例而言，第一蚀刻制作工艺可为各向异性蚀刻，以留下位于第二掩模图案124下的间隙壁层120。由于在第二间隙G2中间隙壁层120的蚀刻速率会快于第一间隙G1中间隙壁层120的蚀刻速率，因此对应各第二间隙G2的硬掩模层104会先被暴露出，使得第一蚀刻制作工艺会进一步蚀刻并移除部分被各第二间隙G2暴露出的硬掩模层104，进而于硬掩模层104上形成多个第一凹陷R1，分别对应各第二间隙G2。同理，对应第三间隙G3的硬掩模层104上也会形成一第三凹陷R3。
如图7所示，在第一蚀刻制作工艺之后，以第一掩模图案112与第二掩模图案124为掩模，图案化硬掩模层104，以形成硬掩模图案104p。由此，硬掩模图案104p可具有由第一掩模图案112与第二掩模图案124所构成的图案，以进一步将此图案转移至下方的基底102中。具体而言，硬掩模图案104p可具有多条条状元件掩模104a、多条条状对位掩模104b以及一周边掩模104c。任两相邻的条状元件掩模104b之间具有一第四间隙G4，且第四间隙G4的宽度可约略与间隙壁层120的厚度相同。此外，由于位于切割道区CR内的硬掩模层104中形成有第一凹陷R1，因此在图案化硬掩模层104时，图案转移层110的一部分上也会形成有多个第二凹陷R2，分别对应各第一凹陷R1。同理，对应第三凹陷R3的图案转移层110上也会形成一第四凹陷R4。
然后，如图8所示，以硬掩模图案104p为掩模，蚀刻基底102，以于基底102中形成多个第一沟槽T1以及多个第二沟槽T2。具体而言，此步骤包括以硬掩模图案104p为掩模，蚀刻图案转移层110与氧化物层108，使第一沟槽T1以及第二沟槽T2贯穿图案转移层110与氧化物层108，以分别形成一转移图案110p与一氧化物图案108p，并暴露出半导体基底106。其中，各第一沟槽T1是分别通过蚀刻对应各第四间隙G4的图案转移层110与氧化物层108所形成，且各第二沟槽T2是分别通过蚀刻对应各第二凹陷R2的图案转移层110与氧化物层108所形成。同理，此步骤还可包括于对应第三间隙G3的基底102中形成一第五沟槽T5。由于各第二沟槽T2与第五沟槽T5是通过蚀刻对应第二凹陷R2与第四凹陷R4的图案转移层110与其下方的氧化物层108，因此各第二沟槽T2的深度与第五沟槽T5的深度可大于各第一沟槽T1的深度。然后，移除硬掩模图案104p。
如图9所示，接着，进行第三蚀刻制作工艺，蚀刻暴露出的半导体基底106，以于半导体基底106中形成多个第三沟槽T3以及多个第四沟槽T4。第三沟槽T3位于元件区DR中，第四沟槽T4位于切割道区CR中，且各第四沟槽T4的深度大于各第三沟槽T3的深度。具体而言，半导体基底106可具有多条鳍状结构F位于元件区DR内以及多个对位标记结构AM位于切割道区CR内。任两相邻鳍状结构之间具有第三沟槽T3，且任两相邻的对位标记结构AM之间具有第四沟槽T4。在本实施例中，半导体基底106中还可形成有对应第五沟槽T5的第六沟槽T6位于第三沟槽T3与第四沟槽T4之间。此外，本实施例的第三蚀刻制作工艺可同时移除转移图案110p与氧化物图案108p。在另一实施例中，转移图案110p与氧化物图案108p也可于形成第三沟槽T3与第四沟槽T4之后才移除。
值得说明的是，由于形成于切割道区CR内的第四沟槽T4的深度可大于元件区DR内的第三沟槽T3的深度，因此位于切割道区CR内的对位标记结构AM的上表面与第四沟槽T4底部之间的间距可大于鳍状结构F的上表面与第三沟槽T3底部之间的间距，进而可在光感应器检测半导体基底106的上表面时凸显对位标记结构AM与第四沟槽T4的图像对比度，进而可提升光学辨识度。
综上所述，本发明在完全移除周边区内的掩模材料层时，将第二间隙与第三间隙中的掩模材料层移除，且于第一间隙中留下上表面低于第一掩模图案的第二掩模图案，由此经过后续的图案转移制作工艺可于切割道区内的半导体基底形成深度较第三沟槽深的第四沟槽，进而可增加对位标记结构与第四沟槽的图像对比度，以提升光学辨识度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (9)

1.一种制作半导体元件的方法，包括：
提供一基底、一硬掩模层以及一第一掩模图案，其中该基底具有元件区以及切割道区，该硬掩模层设置于该基底上，且该第一掩模图案设置于该硬掩模层上，且其中该第一掩模图案包括多条条状元件图案以及多条条状对位图案，各该条状元件图案分别沿着一第一方向设置于该元件区中，该多条条状元件图案沿着一第二方向依序排列，各该条状对位图案分别沿着该第一方向设置于该切割道区中，该多条条状对位图案沿着该第二方向依序排列，任两相邻的该多条条状元件图案之间具有第一间隙，任两相邻的该多条条状对位图案之间具有第二间隙，且该第二间隙的宽度大于该第一间隙的宽度；
在该第一掩模图案上均匀覆盖一间隙壁层；
在该多个第一间隙中的该间隙壁层上形成一第二掩模图案，该第二掩模图案的上表面低于该第一掩模图案的上表面；
对该间隙壁层进行一第一蚀刻制作工艺，移除位于该第一掩模图案与该第二掩模图案之间以及位于该第二间隙中的该间隙壁层，并暴露出该硬掩模层；
以该第一掩模图案与该第二掩模图案为掩模图案化该硬掩模层，以形成一硬掩模图案；以及
以该硬掩模图案为掩模蚀刻该基底，以于该基底中形成多个第一沟槽以及多个第二沟槽，其中各该第二沟槽的深度大于各该第一沟槽的深度。
2.如权利要求1所述的制作半导体元件的方法，其中该第二间隙的宽度大于该第一间隙的宽度的20倍。
3.如权利要求1所述的制作半导体元件的方法，其中形成该第二掩模图案包括：
在该间隙壁层上形成一掩模材料层，且该掩模材料层填满该多个第一间隙与该多个第二间隙；以及
对该掩模材料层进行一第二蚀刻制作工艺，移除位于该第一掩模图案上以及位于该多个第二间隙中的该掩模材料层，并于该多个第一间隙中形成该第二掩模图案，其中该第二掩模图案包括多个区块，分别位于各该第一间隙中。
4.如权利要求1所述的制作半导体元件的方法，其中该第一蚀刻制作工艺还包括移除该硬掩模层被各该第二间隙暴露出的一部分，以于该硬掩模层上形成多个第一凹陷。
5.如权利要求4所述的制作半导体元件的方法，其中该基底包括半导体基底、氧化物层以及图案转移层，且该氧化物层与该图案转移层依序堆叠于该半导体基底上，且其中图案化该硬掩模图案还包括于该图案转移层上形成多个第二凹陷，分别对应各该第一凹陷。
6.如权利要求5所述的制作半导体元件的方法，其中蚀刻该基底包括蚀刻该图案转移层与该氧化物层，以形成一转移图案与一氧化物图案，并暴露出该半导体基底。
7.如权利要求6所述的制作半导体元件的方法，还包括：
在形成该转移图案与该氧化物图案之后移除该硬掩模图案；以及
进行一第三蚀刻制作工艺，蚀刻暴露出的该半导体基底，以于该半导体基底中形成多个第三沟槽以及多个第四沟槽，其中该多个第三沟槽位于该元件区中，该多个第四沟槽位于该切割道区中，且各该第四沟槽的深度大于各该第三沟槽的深度。
8.如权利要求1所述的制作半导体元件的方法，其中最邻近该多条条状元件图案的该条状对位图案与最邻近该多条条状对位图案的该条状元件图案之间具有第三间隙，该第三间隙的宽度大于该第一间隙的宽度，且蚀刻该基底包括于对应该第三间隙的该基底中形成一第五沟槽。
9.如权利要求1所述的制作半导体元件的方法，其中提供该第一掩模图案包括：
在该硬掩模层上依序覆盖一有机层与一含硅层；
在该含硅层上形成一光致抗蚀剂图案；
以该光致抗蚀剂图案为掩模，图案化该含硅层；以及
图案化该有机层并移除该光致抗蚀剂图案，以形成该第一掩模图案。
CN201710197192.3A 2017-03-29 2017-03-29 制作半导体元件的方法 Active CN108666207B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710197192.3A CN108666207B (zh) 2017-03-29 2017-03-29 制作半导体元件的方法
US15/928,078 US10276395B2 (en) 2017-03-29 2018-03-21 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710197192.3A CN108666207B (zh) 2017-03-29 2017-03-29 制作半导体元件的方法

Publications (2)

Publication Number Publication Date
CN108666207A true CN108666207A (zh) 2018-10-16
CN108666207B CN108666207B (zh) 2020-12-15

Family

ID=63669761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710197192.3A Active CN108666207B (zh) 2017-03-29 2017-03-29 制作半导体元件的方法

Country Status (2)

Country Link
US (1) US10276395B2 (zh)
CN (1) CN108666207B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013076A (zh) * 2021-02-25 2021-06-22 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构
WO2021169813A1 (zh) * 2020-02-27 2021-09-02 长鑫存储技术有限公司 半导体器件及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721637B2 (en) * 2020-05-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning a transparent wafer to form an alignment mark in the transparent wafer
TWI736317B (zh) * 2020-06-12 2021-08-11 華邦電子股份有限公司 用於黃光製程的辨識方法與半導體元件
KR20220003922A (ko) * 2020-07-02 2022-01-11 에스케이하이닉스 주식회사 리버스 패턴을 이용한 패턴 형성 방법
US11699589B2 (en) * 2021-07-30 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming patterned mask layer

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543240B1 (ko) * 2002-08-01 2006-01-20 가부시끼가이샤 히다치 세이사꾸쇼 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법
CN101159226A (zh) * 2006-10-02 2008-04-09 三星电子株式会社 使用自对准双构图方法形成焊盘图形的方法、使用其所形成的焊盘图形布局、以及使用自对准双构图方法形成接触孔的方法
KR101092505B1 (ko) * 2008-12-24 2011-12-13 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN102945842A (zh) * 2012-11-21 2013-02-27 上海宏力半导体制造有限公司 对准标记及其制造方法
CN103426809A (zh) * 2012-05-18 2013-12-04 中芯国际集成电路制造(上海)有限公司 一种基于自对准双图案的半导体制造方法
CN104658889A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 两次沟槽型超级结器件的对准标记制造方法
US9564342B2 (en) * 2014-09-26 2017-02-07 Tokyo Electron Limited Method for controlling etching in pitch doubling

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3454259B2 (ja) * 2001-09-07 2003-10-06 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよび記録媒体、ならびに半導体装置の製造方法
KR100763538B1 (ko) 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US7598099B2 (en) * 2007-11-07 2009-10-06 Tokyo Electron Limited Method of controlling a fabrication process using an iso-dense bias
US7709396B2 (en) 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
JP2015095631A (ja) 2013-11-14 2015-05-18 マイクロン テクノロジー， インク． 半導体装置
KR20160084236A (ko) * 2015-01-05 2016-07-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160085043A (ko) * 2015-01-07 2016-07-15 에스케이하이닉스 주식회사 패턴 형성 방법
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
KR20160105660A (ko) * 2015-02-27 2016-09-07 에스케이하이닉스 주식회사 서로 다른 형상의 패턴들 형성 방법
US10043824B2 (en) * 2016-12-15 2018-08-07 Vanguard International Semiconductor Corporation Semiconductor device including a vacuum gap and method for manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543240B1 (ko) * 2002-08-01 2006-01-20 가부시끼가이샤 히다치 세이사꾸쇼 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법
CN101159226A (zh) * 2006-10-02 2008-04-09 三星电子株式会社 使用自对准双构图方法形成焊盘图形的方法、使用其所形成的焊盘图形布局、以及使用自对准双构图方法形成接触孔的方法
KR101092505B1 (ko) * 2008-12-24 2011-12-13 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN103426809A (zh) * 2012-05-18 2013-12-04 中芯国际集成电路制造(上海)有限公司 一种基于自对准双图案的半导体制造方法
CN102945842A (zh) * 2012-11-21 2013-02-27 上海宏力半导体制造有限公司 对准标记及其制造方法
US9564342B2 (en) * 2014-09-26 2017-02-07 Tokyo Electron Limited Method for controlling etching in pitch doubling
CN104658889A (zh) * 2015-02-10 2015-05-27 上海华虹宏力半导体制造有限公司 两次沟槽型超级结器件的对准标记制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
BEI YU;XIAOQING XU;SUBHENDU ROY;YIBO LIN;JIAOJIAO OU;DAVID Z.PAN: "Design for manufacturability and reliability in extreme-scaling VLSI", 《SCIENCE CHINA(INFORMATION SCIENCES)》 *
SHIN-GE LEE等: "Low Cost and Highly Manufacturability 10Gb/s Mini-Flat Transmitter for Ethernet Applications", 《ASIA-PACIFIC OPTICAL COMMUNICATIONS 2004》 *
荒井英辅等: "最新的超超大规模集成电路工艺技术及其实际情况 ", 《微电子学》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021169813A1 (zh) * 2020-02-27 2021-09-02 长鑫存储技术有限公司 半导体器件及其制造方法
US11848188B2 (en) 2020-02-27 2023-12-19 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing the same
CN113013076A (zh) * 2021-02-25 2021-06-22 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构
CN113013076B (zh) * 2021-02-25 2022-06-10 长鑫存储技术有限公司 套刻标记的形成方法及半导体结构

Also Published As

Publication number Publication date
US20180286692A1 (en) 2018-10-04
CN108666207B (zh) 2020-12-15
US10276395B2 (en) 2019-04-30

Similar Documents

Publication Publication Date Title
CN108666207A (zh) 制作半导体元件的方法
US9818611B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
KR101564474B1 (ko) 고밀도 패턴 형성 방법
KR100879499B1 (ko) 피치 멀티플리케이션을 이용한 집적회로 제조방법
TWI628715B (zh) 特徵尺寸縮減技術（二）
US6803291B1 (en) Method to preserve alignment mark optical integrity
KR950025894A (ko) 평탄화한 표면을 갖는 반도체장치 및 그의 제조방법
CN110021518B (zh) 自对准双重图案方法
US5902752A (en) Active layer mask with dummy pattern
US6465897B1 (en) Method for photo alignment after CMP planarization
CN110534525A (zh) 半导体装置及其形成方法
US7060625B2 (en) Imprint stamp
CN110391133A (zh) 图案化方法
CN109755107A (zh) 自对准双重图案方法
KR100837567B1 (ko) 마스크의 설계방법
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
CN112782803A (zh) 改善硅基光波导工艺鲁棒性的方法
JP5064687B2 (ja) 半導体素子の製造方法
CN108735585B (zh) 掩模图案的制作方法
US6723646B2 (en) Method for controlling and monitoring a chemical mechanical polishing process
JP2009065151A (ja) 半導体素子及びその製造方法
CN112768351B (zh) 一种图形形成方法
CN117238849A (zh) 半导体器件和制造半导体器件的方法
CN117637465A (zh) 图案化工艺
KR20070002594A (ko) 반도체 소자의 오버레이 버니어 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant