KR101092505B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴들을 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계와, 상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계와, 노출된 상기 SAC 절연막을 제거하여 상기 하드 마스크막을 노출시키는 단계와, 상기 하드 마스크막을 포함한 전체 구조 상에 버퍼막을 형성하는 단계와, 상기 제2 도전막의 상단부가 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시하는 단계, 및 노출된 상기 제2 도전막의 상단부를 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
화학기계연마, 게이트, 코발트
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 물질을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
본 발명이 이루고자하는 기술적 과제는 게이트 패턴들의 높이를 균일하게 형성하기 위하여, 게이트 패턴들 상부에 하드 마스크막 및 SAC 절연막을 형성한 후, 하드 마스크막이 노출되도록 평탄화 공정을 실시하고 노출된 하드 마스크막을 포함한 전체 구조 상에 평탄화 공정을 위한 버퍼막을 형성한 후, 콘트롤 게이트용 도전막이 노출되도록 평탄화 공정을 진행한 후, 노출되는 콘트롤 게이트용 도전막의 상단부를 금속막으로 치환함으로써, 균일한 게이트 높이를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴들을 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계와, 상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계와, 노출된 상기 SAC 절연막을 제거하여 상기 하드 마스크막을 노출시키는 단계와, 상기 하드 마스크막을 포함한 전체 구조 상에 버퍼막을 형성하는 단계와, 상기 제2 도전막의 상단부가 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시하는 단계, 및 노출된 상기 제2 도전막의 상단부를 금속 게이트막으로 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성하는 단계 이 후, 상기 게이트 패턴들 측벽에 스페이서를 형성하는 단계를 더 포함한다.
상기 하드 마스크막은 산화막, 비정질 카본막, 및 SiON막을 적층하여 형성한다.
상기 금속 게이트막을 형성하는 단계는 상기 제2 도전막의 상단부를 포함한 전체 구조 상에 금속막을 형성하는 단계, 및 열처리 공정을 실시하여 상기 금속막과 접촉하는 상기 제2 도전막의 상단부를 상기 금속막과 반응시켜 상기 금속 게이트막으로 형성하는 단계를 포함한다. 상기 금속막은 코발트막 또는 텅스텐막으로 형성한다. 상기 열처리 공정은 600 내지 800℃의 온도 범위에서 실시한다.
상기 버퍼막은 산화막으로 형성한다.
본 발명의 일실시 예에 따르면, 게이트 패턴들 상부에 하드 마스크막 및 SAC 절연막을 형성한 후, 하드 마스크막이 노출되도록 평탄화 공정을 실시하고 노출된 하드 마스크막을 포함한 전체 구조 상에 평탄화 공정을 위한 버퍼막을 형성한 후, 콘트롤 게이트용 도전막이 노출되도록 평탄화 공정을 진행한 후, 노출되는 콘트롤 게이트용 도전막의 상단부를 금속막으로 치환함으로써, 균일한 게이트 높이를 갖는 반도체 소자를 형성할 수 있다.
도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 및 하드 마스크막(105)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 하드 마스크막(105)은 산화막, 비정질 카본막 및 SiON막을 적층하여 형성가능하다.
이 후, 하드 마스크막(105) 상에 포토 레지스트 패턴을 형성한다. 이 후, 포토 레지스트 패턴을 이용하여 하드 마스크막(105)을 패터닝한다. 하드 마스크막(105) 패터닝 공정시 SiON막은 60~200mT, 300~1000W(27M Hz), CF4/O2의 케미컬을 이용하여 패터닝하는 것이 바람직하다. 하드 마스크막(105) 패터닝 공정시 비정질 카본막은 100~200mT, 500~1500W(27M Hz), N2/H2의 케미컬을 이용하여 패터닝하는 것이 바람직하다. 하드 마스크막(105) 패터닝 공정시 산화막은 100~200mT, 100~200W(27M Hz), 200~1000W(2M Hz), CF4/CHF3/O2의 케미컬을 이용하여 패터닝하는 것이 바람직하다.
이 후, 패터닝된 하드 마스크막(105)을 이용하여 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 절연막(101)을 식각하여 게이트 패턴(101, 102, 103, 104)을 형성한다. 이때 플로팅 게이트용 도전막(102)을 식각할때 HBr/O2 Gas를 이용하여 터널 절연막(101)에 대하여 50~150:1의 식각 선택비를 갖도록 제어하여 터널 절연막(101)의 로스를 감소시키면서 플로팅 게이트용 도전막(102)을 패터닝한다.
이 후, 산화 공정을 실시하여 식각 공정시 발생하는 손상을 완화시킬 수 있다.
이 후, 게이트 패턴(101, 102, 103, 104)을 포함한 전체 구조 상에 절연막(106)을 증착한 후, 건식 식각 공정을 실시하여 게이트 패턴 좀더 바람직하게는 트랜지스터용 게이트 패턴(101, 102, 103, 104)의 측벽에 잔류시켜 스페이서(106S)를 형성한다.
도 2b를 참조하면, 게이트 패턴(101, 102, 103, 104) 및 스페이서(106S)를 포함한 반도체 기판(100) 전체 구조 상에 SAC 절연막(107)을 형성한다. SAC 절연막(107)은 질화막으로 형성하는 것이 바람직하다. SAC 절연막(107)은 질화막 대신 SiON막 또는 산화막으로 형성할 수 있다.
이 후, SAC 절연막(107)을 포함하는 전체 구조 상에 층간 절연막(108)을 형성한다. 층간 절연막(108)은 산화막으로 형성하는 것이 바람직하다.
도 2c를 참조하면, SAC 절연막이 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시한다. 이 후, 노출되는 SAC 절연막을 건 식 식각 공정을 실시하여 제거한다.
이 후, 노출되는 하드 마스크막(105), 및 층간 절연막(108)을 포함한 전체 구조 상부에 버퍼막(109)을 형성한다. 버퍼막(109)은 산화막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 콘트롤 게이트용 도전막(104)의 상부가 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시한다. 이때, 하드 마스크막 상에 SAC 절연막이 제거되어 있어 화학기계연마 공정시 산화막만을 제거할 수 있는 슬러리를 사용할 수 있다. 이로 인하여 화학기계연마 공정시 질화막과 산화막을 동시에 식각할 때 발생하는 스크래치 현상을 억제할 수 있다. 이때 버퍼막에 의하여 콘트롤 게이트용 도전막(104)의 식각 로스량을 감소시키는 동시에 균일한 두께로 평탄화할 수 있다.
상술한 바와 같이 SAC 절연막이 노출되도록 1차 평탄화 공정을 실시하고, 건식 식각 공정을 이용하여 SAC 절연막을 제거하고, 노출되는 하드 마스크막을 평탄화 공정으로 제거함으로써 게이트 패턴(101, 102, 103, 및 104)의 높이가 균일하게 형성할 수 있다.
도 2e를 참조하면, 에치백 공정을 실시하여 게이트 패턴(102, 103, 104)들 공간에 형성된 SAC 절연막(107) 및 스페이서막(106)을 식각하여 콘트롤 게이트용 도전막(104)의 상단부를 노출한다. 에치백 공정은 건식 식각 공정 및 습식 식각 공정을 혼합하여 반복 실시하는 것이 바람직하다.
이 후, 노출된 콘트롤 게이트용 도전막(104)의 상단부를 포함한 전체 구조 상에 금속막(110)을 형성한다. 금속막(110)은 코발트막 또는 텅스텐막으로 형성하는 것이 바람직하다.
이 후, 열처리 공정을 실시하여 금속막(110)과 접촉하는 콘트롤 게이트용 도전막의 상단부는 금속 게이트막(104A)으로 형성한다. 금속 게이트막(104A)은 코발트 실리사이드막으로 형성된다. 열처리 공정은 600 내지 800℃의 온도 범위에서 실시하는 것이 바람직하다.
도 2f를 참조하면, 금속막을 제거한다. 이 후, 세정 공정을 실시하여 잔류하는 불순물을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 하드 마스크막
106 : 스페이서 107 : SAC 절연막
108 : 층간 절연막 109 : 버퍼막
110 : 금속막
Claims (14)
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트 패턴들을 형성하는 단계;상기 게이트 패턴들을 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계;상기 게이트 패턴의 상부에 형성된 상기 SAC 절연막을 노출시키는 단계;노출된 상기 SAC 절연막을 제거하여 상기 하드 마스크막을 노출시키는 단계;상기 하드 마스크막을 포함한 전체 구조 상에 버퍼막을 형성하는 단계;상기 제2 도전막의 상단부가 노출되도록 화학기계연마 (chemical mechanical polishing, CMP ) 공정을 실시하는 단계; 및노출된 상기 제2 도전막의 상단부를 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계 이 후,상기 게이트 패턴들 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 하드 마스크막은 산화막, 비정질 카본막, 및 SiON막을 적층하여 형성하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 금속 게이트막을 형성하는 단계는상기 제2 도전막의 상단부를 포함한 전체 구조 상에 금속막을 형성하는 단계;열처리 공정을 실시하여 상기 금속막과 접촉하는 상기 제2 도전막의 상단부를 상기 금속막과 반응시켜 상기 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 금속막은 코발트막으로 형성하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 버퍼막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막 및 하드 마스크막이 적층된 게이트 패턴들을 형성하는 단계;상기 게이트 패턴들의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 전체 구조 상에 SAC 절연막 및 층간 절연막을 형성하는 단계;제1 화학기계연마 (chemical mechanical polishing, CMP )을 실시하여 상기 게이트 패턴 상부에 형성된 상기 SAC 절연막을 제거하는 단계;상기 하드 마스크막을 포함한 전체 구조 상에 버퍼막을 형성하는 단계;상기 콘트롤 게이트용 도전막의 상단부가 노출되도록 제2 화학기계연마 공정을 실시하는 단계; 및노출된 상기 콘트롤 게이트용 도전막의 상단부를 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 하드 마스크막은 산화막, 비정질 카본막, 및 SiON막을 적층하여 형성하는 반도체 소자의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 금속 게이트막을 형성하는 단계는상기 콘트롤 게이트용 도전막의 상단부를 포함한 전체 구조 상에 금속막을 형성하는 단계;열처리 공정을 실시하여 상기 금속막과 접촉하는 상기 콘트롤 게이트용 도전막의 상단부를 상기 금속막과 반응시켜 상기 금속 게이트막으로 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 금속막은 코발트막 또는 텅스텐막으로 형성하는 반도체 소자의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,상기 열처리 공정은 600 내지 800℃의 온도 범위에서 실시하는 반도체 소자의 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 8 항에 있어서,상기 버퍼막은 산화막으로 형성하는 반도체 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108666207A (zh) * | 2017-03-29 | 2018-10-16 | 联华电子股份有限公司 | 制作半导体元件的方法 |
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| JP2008192891A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
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2008
- 2008-12-24 KR KR1020080133144A patent/KR101092505B1/ko not_active IP Right Cessation
Patent Citations (2)
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| CN108666207A (zh) * | 2017-03-29 | 2018-10-16 | 联华电子股份有限公司 | 制作半导体元件的方法 |
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