KR100543240B1 - 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법 - Google Patents

스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법 Download PDF

Info

Publication number
KR100543240B1
KR100543240B1 KR1020030052999A KR20030052999A KR100543240B1 KR 100543240 B1 KR100543240 B1 KR 100543240B1 KR 1020030052999 A KR1020030052999 A KR 1020030052999A KR 20030052999 A KR20030052999 A KR 20030052999A KR 100543240 B1 KR100543240 B1 KR 100543240B1
Authority
KR
South Korea
Prior art keywords
resist
stamper
substrate
pattern
forming
Prior art date
Application number
KR1020030052999A
Other languages
English (en)
Other versions
KR20040012563A (ko
Inventor
하세가와미츠루
미야우치아키히로
Original Assignee
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가부시끼가이샤 히다치 세이사꾸쇼
Publication of KR20040012563A publication Critical patent/KR20040012563A/ko
Application granted granted Critical
Publication of KR100543240B1 publication Critical patent/KR100543240B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C33/00—Moulds or cores; Details thereof or accessories therefor
    • B29C33/42—Moulds or cores; Details thereof or accessories therefor characterised by the shape of the moulding surface, e.g. ribs or grooves
    • B29C33/424—Moulding surfaces provided with means for marking or patterning
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C43/00—Compression moulding, i.e. applying external pressure to flow the moulding material; Apparatus therefor
    • B29C43/32—Component parts, details or accessories; Auxiliary operations
    • B29C43/36—Moulds for making articles of definite length, i.e. discrete articles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C99/00—Subject matter not provided for in other groups of this subclass
    • B81C99/0075—Manufacture of substrate-free structures
    • B81C99/009—Manufacturing the stamps or the moulds
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76817—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics using printing or stamping techniques
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/03—Processes for manufacturing substrate-free structures
    • B81C2201/036—Hot embossing
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0017—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor for the production of embossing, cutting or similar devices; for the production of casting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

본 발명은 스탬퍼와 그 제조방법 및 패턴 전사방법에 관한 것으로, 특히 미세한 패턴의 전사를 저비용으로 행하기 위한 스탬퍼나 방법에 관한 것이다.
기판과, 그 기판의 한쪽의 표면에 형성된 높이가 다른 복수의 볼록부를 가지고, 상기 볼록부 중 높이가 높은 볼록부는 적어도 2종류 이상의 재료를 적어도 2층이상 적층한 적층구조인 스탬퍼에 의하여 달성된다.
본 발명에 의하면, 복수의 패턴을 일괄 전사할 수 있으므로, 종래의 포토리소그래피기술이나 임프린트기술과 비교하여 제조비용을 저감할 수 있는 효과를 얻을 수 있다.

Description

스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에 의한 구조체의 형성방법{STAMPER, PATTERN TRANSCRIPTION METHOD USING THEREWITH AND FORMING STRUCTURE BY TRANSCRIPTED PATTERN}
도 1은 본 발명의 스탬퍼 구조의 조감단면도,
도 2는 본 발명의 스탬퍼 제작공정의 설명도,
도 3은 본 발명의 스탬퍼의 다른 제작공정의 설명도,
도 4는 본 발명의 스탬퍼의 다른 제작공정의 설명도,
도 5는 패턴 전사시에 발생하는 불량의 설명도,
도 6은 본 발명의 패턴 전사방법의 설명도,
도 7은 본 발명의 패턴 전사방법의 설명도,
도 8은 본 발명을 적용하여 단차를 주어 홈을 가공하는 공정의 설명도,
도 9는 본 발명을 적용하여 구조체를 형성하는 공정의 설명도,
도 10은 본 발명을 적용하여 다층 배선을 형성하는 공정의 설명도이다.
※ 도면의 주요 부분에 있어서의 부호의 설명
101, 303, 404 : 스탬퍼 102 : 스탬퍼 기판
103 : 볼록부를 구성하는 제 1 재료
104 : 볼록부를 구성하는 제 2 재료
105 내지 108 : 볼록부 201 : 단결정 실리콘기판
202, 1002 : 실리콘산화막 203 : 다결정 실리콘막
204, 502, 601, 702 : 레지스트 205 : 포토마스크
206 : 자외선 램프 207, 903 : 레지스트 연화영역
208, 703 : 노출영역 301 : 금속니켈막
302, 403 : 니켈도금막 401 : 에폭시계 수지기판
402 : 니켈금속막 501, 602 : 피전사 기판
503 : 공극 701 : 유리기판
704 : 레지스트 잔류영역 901 : 유리 에폭시기판
902 : 코어재 904 : 클래드재
1001 : 다층 배선기판 1003 : 구리배선
1004 : 금속도금막 1005 : 금속막
본 발명은 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에 의한 구조체의 형성방법에 관한 것이다.
종래, 반도체 디바이스 등의 제조공정에 있어서, 미세한 형상의 구조체를 형성하기 위한 패턴 전사기술로서 포토리소그래피기술이 많이 사용되어 왔다. 그러나 패턴의 미세화가 진행되는 한편으로, 패턴치수가 노광에 사용되는 광의 파장에 의하여 제한을 받는 외에, 마스크위치를 고정밀도로 제어하는 기구가 필요하게 되는 등, 장치비용이 높아진다는 결점이 있었다. 이에 대하여, 미세한 패턴형성을 저 비용로 행하기 위한 기술이 미국 특허 5,772,905호 공보 등에 있어서 개시되어 있다. 이는 기판상에 형성하고 싶은 패턴과 동일한 패턴의 요철을 가지는 스탬퍼를, 피전사 기판 표면에 형성된 레지스트막층에 대하여 엠보싱함으로써 소정의 패턴을 전사하는 것으로, 상기 미국 특허 5,772,905호 공보 기재의 나노임프린트 (Nanoimprint)기술에 의하면, 25 나노미터 이하의 미소치수의 패턴이 형성 가능하다고 되어 있다.
그러나 미세 패턴을 형성 가능하게 하는 임프린트기술에 의해서도, 복수의 패턴으로 이루어지는 구조체를 형성하기 위해서는, 포토리소그래피의 경우와 마찬가지로 복수의 패턴의 스탬프를 준비할 필요가 있는 외에, 패턴끼리의 고정밀도의 위치맞춤도 요구되는 등, 제조비용의 고액화는 피할 수 없다.
이상의 기술과제를 감안하여, 본 발명의 목적은 복수의 패턴을 일괄 전사하는 스탬퍼를 제공하는 것이다.
복수의 패턴을 일괄 전사하는 스탬퍼는, 기판과, 그 기판의 한쪽의 표면에 형성된 높이가 다른 복수의 볼록부를 가지고, 상기 볼록부 중 높이가 높은 볼록부는 적어도 2종류 이상의 재료를 적어도 2층 이상 적층한 적층구조인 스탬퍼에 의하여 달성된다.
또, 상기 볼록부 중 높이가 낮은 볼록부는, 상기 높이가 높은 볼록부를 구성하는 적층구조에 비하여 적층수가 적은 구조로 하는 것이 바람직하다.
또, 상기 높이가 높은 볼록부를 구성하는 재료는, 서로 인접한 재료끼리가 소정의 에칭방법에 대하여 각각 다른 에칭율을 가지는 재료로 하는 것이 바람직하다.
또 볼록부를 구성하는 재료가, 기판 표면으로부터의 높이가 동일한 영역은 각각 동일한 종류의 재료로 하는 것이 바람직하다.
(실시예 1)
이하, 본 발명의 일 실시예를 설명한다. 본 실시예에서는 스탬퍼의 구조와 제작방법을 설명한다.
도 1은 본 발명의 스탬퍼의 조감 단면도이다. 스탬퍼(101)는 스탬퍼 기판(102)의 한쪽의 표면에, 각각 형상이 다른 볼록부(105, 106, 107, 108)가 설치된 구조로 되어 있다. 볼록부(105)와 볼록부(106)는 각각이 다른 높이의 단일형상이다. 이 때, 높이가 낮은 볼록부(105)가 제 1 재료(103)만으로 구성되는 데 대하여, 높이가 높은 볼록부(106)에서는 볼록부(105)와 동일한 높이의 영역이 제 1 재료(103)로 구성되고, 그것보다도 높은 영역은 제 2 재료(104)로 구성되어 있다. 또 볼록부(107 및 108)는 높이가 다른 볼록부를 조합시킨 구조로 되어 있으나, 이들도 볼록부(106)의 경우와 마찬가지로, 볼록부(105)와 동일한 높이의 영역은 제 1 재료(103)에 의하여 구성되고, 그것보다도 높은 영역은 제 2 재료(104)로 구성되어 있다. 본 실시예의 스탬퍼의 특징의 하나로서는, 기판과, 기판에 형성된 복수의 단차를 가지는 적층구조로 이루어지는 부재〔볼록부(106)〕를 가지고, 이 부재가 2종류 이상의 재료로 구성되어 있는 것에 있다. 또 이 부재는 인접하는 층과 층의 재료가 다른 재료로 형성되어 있다. 또 이 인접하는 층과 층의 재료는 소정의 에칭방법에 대하여 각각 다른 에칭율을 가지는 재료로 형성되어 있다.
또한 스탬퍼재료로서 실리콘 기판을 이용하는 경우, 요철형상의 가공에는 반도체제조공정에서 일반적으로 사용되는 포토리소그래피기술이나 에칭기술을 적용하는 것이 가능하다.
도 2는 스탬퍼 제작공정의 설명도이다. 먼저 도 2(a)에 나타내는 바와 같이, 두께 500 마이크로미터의 단결정 실리콘기판(201)의 한쪽의 표면에 두께 1.5 마이크로미터의 실리콘산화막(202)을 형성하고, 다시 실리콘산화막(202)의 표면 전체에 두께 1.0 마이크로미터의 실리콘막(203)을 형성한다.
다음에 도 2(b)에 나타내는 바와 같이, 다결정 실리콘막(203)의 표면에 자외선 연화성의 레지스트(204)를 도포한다.
다음에 도 2(c)에 나타내는 바와 같이, 소정의 패턴을 가지는 포토마스크 (205)를 통하여 자외선 램프(206)에 의하여 레지스트(204)에 자외선을 조사하고, 이 위치의 레지스트를 연화시켜 레지스트 연화영역(207)을 형성한다.
다음에 레지스트(204)를 현상하여 레지스트 연화영역(207)을 제거함으로써, 도 2(d)에 나타내는 바와 같이, 실리콘막(203)의 표면에 노출영역(208)이 형성된다. 이 때의 노출영역(208)의 폭은 3.0 마이크로미터이다.
다음에 다결정 실리콘막(203)의 노출영역(208)을 Cl2(염소)가스에 의하여 드라이 에칭하면, 다결정 실리콘막(203)만이 선택적으로 에칭되고, 바로 밑에 있는 실리콘산화막(202)은 거의 에칭되지 않기 때문에, 도 2(e)에 나타내는 바와 같은 구조가 얻어진다.
다음에, 남아 있는 레지스트(204)를 모두 제거한 후, 다결정 실리콘막(203)및 실리콘산화막(202)의 표면에 레지스트(204)를 도포하여 제 2 패턴을 가지는 포토마스크에 의한 노광, 현상(도시 생략)을 동일하게 행함으로써, 도 2(f)에 나타내는 바와 같이 실리콘 산화막(202)이 노출영역(208)에서 노출된 구조가 얻어진다. 이 때의 노출영역(208)의 폭은 1.0 마이크로미터이다.
다음에 노출영역(208)을 CHF3/O2 가스에 의하여 드라이 에칭하면, 실리콘산화막(202)만이 선택적으로 에칭되고, 바로 밑의 단결정 실리콘기판(201)은 거의 에칭되지 않기 때문에, 도 2(g)에 나타내는 바와 같은 구조가 얻어진다.
그 후, 남은 레지스트(204)를 모두 제거하면, 도 2(h)에 나타내는 바와 같은 구조의 스탬퍼(101)가 얻어진다.
또한 본 실시예에서는 다결정 실리콘막(203)의 에칭가스로서 Cl2 가스의 예를 설명하고 있으나, CF4/O2, HBr, Cl2, Cl2/HBr/O2 등의 가스를 이용하는 것도 가능하다. 이들 가스는 Cl2 가스와 마찬가지로, 실리콘산화막에 대한 에칭속도가 다결정 실리콘막에 대한 에칭속도에 비하여 매우 작기 때문에, 다결정 실리콘막만을 선 택적으로 에칭할 수 있다. 또 실리콘산화막(202)의 에칭가스로서, CHF3/O2 가스의 예를 기재하고 있으나, CF4/H2, CHF/O2, C2F6, C 3F8 등의 가스를 이용하는 것도 가능하다. 이들 가스도 CHF3/O2 가스와 마찬가지로, 다결정 실리콘막에 대한 에칭속도가 실리콘산화막에 대한 에칭속도에 비하여 매우 작기 때문에, 실리콘산화막만을 선택적으로 에칭할 수 있다.
본 실시예와 같이 볼록부가 적층구조의 재료로 구성되고, 또한 서로 인접한 재료 사이에서 선택성을 발현하는 에칭방법을 적용하면, 각 단차의 높이를 각 재료마다의 두께에 의하여 제어하는 것이 가능하게 된다. 즉, 각 재료의 두께를 균일하게 제어하면, 에칭조건에 변동이 생겨도 안정되게 치수를 제어할 수 있다는 특징이 있다.
(실시예 2)
이하, 본 발명의 다른 일 실시예를 설명한다. 본 실시예에서는 스탬퍼의 구조와 제작방법에 대하여 설명한다.
실시예 1에서 설명한 스탬퍼를, 그대로 패턴의 전사에 적용하여도 당연 상관없으나, 전사를 반복하는 동안에 스탬퍼가 열화하여 패턴 전사 불량을 발생할 가능성이 있다. 그 때문에, 제일 처음에 형성한 스탬퍼를 원판으로 하여, 원판의 패턴을 복제하여 얻어지는 구조체를 새로운 스탬퍼로서 사용하는 쪽이 저비용화에 유효한 경우도 있다.
도 3에는, 실시예 1과 같이 하여 얻어진 스탬퍼를 원판으로서 사용한 경우의 스탬퍼의 제작방법을 나타낸다. 먼저, 도 3(a)에 나타내는 바와 같이, 스탬퍼(101) 중 요철패턴을 가지는 측의 표면 전체에 금속니켈막(301)을 스패터법에 의하여 형성한다. 다음에 도 3(b)에 나타내는 바와 같이, 금속니켈막(301)의 표면에 전해도금을 실시함으로써 니켈도금막(302)을 형성한다. 다음에 도 3(c)에 나타내는 바와 같이, 스탬퍼 니켈도금막(308)으로부터 스탬퍼 원판(101)을 떼어냄으로써 도 3(d)에 나타내는 바와 같이 니켈도금층으로 이루어지는 스탬퍼(303)를 얻을 수 있다. 이 방법에 의하면, 원판이 되는 스탬퍼(101)의 요철패턴과는 반전된 구조로 재현된 볼록부를 가지는 스탬퍼(303)가 얻어진다.
다음에 도 4에는, 실시예 1과 같이 하여 얻어지는 스탬퍼를 원판으로서 사용한 경우의 스탬퍼의 다른 제작방법을 나타낸다. 먼저, 원판이 되는 스탬퍼(101)를 에폭시계 수지기판(401)에 접촉시키면서, 에폭시계 수지기판(401)의 유리전이온도근방까지 가열하여 기판을 연화시켜, 도 4(a)에 나타내는 바와 같이 에폭시계 수지기판(401)을 변형시킨다. 다음에 전체를 25℃ 까지 냉각한 후, 도 4(b)에 나타내는 바와 같이 스탬퍼(101)와 에폭시계 수지기판(401)을 떼어낸다. 다음에 에폭시계 수지기판(401)의 요철패턴이 형성된 표면에 니켈금속막(402)을 스패터에 의하여 형성함으로써 도 4(c)의 구조가 얻어진다. 다음에 도 4(d)에 나타내는 바와 같이 니켈금속막(402)의 표면에 전해도금에 의하여 니켈도금막(403)을 형성한다. 다음에 도 4(e)에 나타내는 바와 같이 니켈도금막(403)과 에폭시계 수지기판(401)을 떼어냄으로써 도 4(f)에 나타내는 바와 같은 스탬퍼(404)를 얻을 수 있다. 이 방법에 의하면, 원판이 된 스탬퍼(101)의 요철패턴이 그대로의 구조로 재현된 볼록부를 가지는 스탬퍼(404)가 얻어진다.
(실시예 3)
이하, 본 발명의 다른 일 실시예를 설명한다. 본 실시예에서는 패턴 전사방법에 대하여 설명한다.
임프린트기술에 있어서, 스탬퍼를 사용하여 패턴을 전사하기 위해서는, 패턴이 전사되는 기판 표면에 미리 레지스트막을 형성하여 두고, 이것에 스탬퍼를 가압하여 레지스트를 변형시킴으로써, 스탬퍼 표면에 형성된 요철패턴을 레지스트에 전사한다는 공정을 취한다. 그러나 도 5에 나타내는 바와 같이 스탬퍼(101)를 피전사 기판(501)의 표면에 형성한 레지스트(502)에 가압하였을 때에 레지스트(502)의 변형이 불충분한 경우에는, 스탬퍼(101)와의 사이에 공극(503)이 잔류하여 패턴불량을 발생하는 경우가 있다.
이 문제를 해결하기 위한 패턴 전사방법을 도 6에서 설명한다. 먼저, 도 6(a)에 나타내는 바와 같이 스탬퍼(101)의 요철패턴을 가지는 표면에 레지스트(601)를 스핀코트로 도포하여, 스탬퍼(101)의 오목부에 레지스트(601)가 충전되도록 한다. 다음에 도 6(b)에 나타내는 바와 같이 피전사 기판(602)에 레지스트(601)를 접촉시킨 후, 레지스트(601)를 열처리에 의하여 경화시킨다. 다음에 전체를 25℃까지 냉각한 후, 스탬퍼(101)를 떼어냄으로써 레지스트(601)가 피전사 기판(602)의 표면에 전사되어, 도 6(c)에 나타내는 바와 같은 구조가 얻어진다. 이 방법에 의하면, 미리 기판 표면에 도포된 레지스트에 스탬퍼를 접촉시킨 경우와 마찬가지로 요철패턴을 전사하는 것이 가능하고, 또한 레지스트 변형부족에 의한 패턴불량의 발생을 억제 가능한 패턴 전사방법을 제공할 수 있다.
(실시예 4)
이하, 본 발명의 다른 일 실시예를 설명한다. 본 실시예에서는 전사한 패턴을 이용한 피전사 기판 표면의 가공공정을 설명한다.
먼저, 도 7에서 패턴을 전사하는 공정을 설명한다. 도 7(a)에 나타내는 바와 같이 레지스트(702)를 표면에 도포한 유리기판(701)을 설치한다. 다음에 도 7(b)에 나타내는 바와 같이, 스탬퍼(101)를 레지스트(702)에 접촉시킴과 동시에, 전체를 레지스트(702)의 유리전이온도까지 가열함으로써, 도 7(b)에 나타내는 바와 같이 레지스트(702)가 변형하여 스탬퍼(101)의 요철패턴이 전사된다. 다음에 전체를 25℃까지 냉각한 후에 스탬퍼(101)를 제거함으로써, 도 7(c)에 나타내는 바와 같은 유리기판(701) 표면의 노출영역(703)이 형성된 레지스트패턴이 얻어진다. 유리기판(701)의 가공은 이 노출영역(703)을 이용함으로써 행하여진다. 또한 도 7(a)에 있어서, 레지스트(702)의 두께가 스탬퍼(101)의 볼록부의 높이보다 큰 경우에는, 도 7(d)에 나타내는 바와 같이 레지스트(702)의 오목부에 레지스트의 잔류영역(704)이 형성되기 때문에, 도 7(e)에 나타내는 바와 같이 이방성이 있는 리엑티브 이온 에칭(이하, RIE)에 의하여 잔류영역(704)의 두께분만큼 레지스트(702)의 에칭을 행함으로써, 도 7(c)와 동일한 구조를 가지는 레지스트패턴을 형성할 수 있다.
이와 같이 하여 얻어진 레지스트패턴을 이용하여, 유리기판 표면에 복잡한 단면형상을 가지는 홈의 가공공정에 대하여 설명한다. 도 8은 유리기판 표면에 홈 구조를 형성하는 경우의 공정의 설명도이다. 도 8(a)는 상기한 패턴 전사공정에 의하여 유리기판(701)의 노출영역(703)을 가지는 레지스트패턴을 형성한 직후의 상태를 나타낸다. 노출영역(703)에 존재하는 유리기판(701) 표면을 CF4/H2 가스에 의하여 드라이 에칭함으로써, 유리기판(701)은 노출영역(703)의 부분에서만 에칭되어 도 8(b)에 나타내는 바와 같은 구조가 된다. 다음에 레지스트(702) 중의 단차가 낮은 부분이 모두 제거될 때까지 RIE 에 의한 레지스트 에칭을 행하면, 도 8(c)에 나타내는 바와 같이 레지스트가 제거되어, 노출영역(703)이 확대된다. 이 상태에서 다시 CF4/H2 가스에 의한 드라이 에칭을 행하면, 노출영역(703)의 부분만이 에칭되어 도 8(d)에 나타내는 바와 같은 구조가 된다. 그 후, 레지스트(702)를 제거 함으로써 도 8(e)에 나타내는 바와 같은 홈형상을 가지는 유리기판을 얻을 수 있다. 또한 본 실시예에서는 CF4/H2 가스를 사용한 예를 기재하고 있으나, SF6 , CF4, CHF3, CF4/O2, HBr, Cl2, Cl/HBr/O2 등의 가스를 이용하여도 상관없다.
본 실시예에 의하면, 복잡한 단면형상을 가지는 홈구조를 가공하기 위한 복수의 레지스트패턴이 1회의 패턴 전사만으로 형성 가능하게 되기 때문에, 종래의 포토리소그래피기술이나 임프린트기술과 비교하여 부품점수나 공정수가 적어도 되어, 제조비용의 저감을 도모할 수 있다. 또 패턴간의 위치맞춤도 불필요하게 되기 때문에, 치수 정밀도가 높은 형상을 용이하게 얻는 것이 가능하게 된다.
(실시예 5)
이하, 본 발명의 다른 일 실시예를 설명한다. 본 실시예에서는 전사된 패턴 을 이용한 광도파로의 제작공정에 대하여 설명한다.
먼저, 도 9(a)에 나타내는 바와 같이 유리에폭시기판(901)의 표면에 클래드(clad)재(904)를 형성하고, 150℃에서 2시간 유지하여 클래드재(904)를 열경화시킨다. 여기서 클래드재(904)의 재료로서는 지환식 에폭시수지와 무수메틸나직산과 이미다졸계 촉매를 혼합한 것을 사용하였다. 다음에 클래드재(904)의 표면에 자외선 연화성의 레지스트(702)를 도포한 후, 본 발명의 스탬퍼를 사용하여 패턴 전사를 행함으로써 도 9(b)에 나타내는 바와 같은 구조가 얻어진다. 다음에 도 9(c)에 나타내는 바와 같이 레지스트(702) 및 노출영역(703)의 표면에 코어재(902)를 형성한 후, 150℃에서 2시간 유지하여 코어재(902)를 열경화시킨다. 여기서 코어재(902)의 재료로서는 액형상 비스페놀 A형 에폭시수지와 페놀노볼락수지와 트리페닐포스핀을 혼합한 것을 사용하였다. 다음에 코어재(902)가 형성된 표면 전체에 자외선 램프(도시 생략)에 의한 자외선조사를 행하면, 자외선이 코어재(902)를 투과하여 레지스트(702)에도 조사된다. 이 때 도 9(d)에 나타내는 바와 같이 코어재(902)와 접하는 위치의 레지스트(702)가 노광됨으로써, 레지스트 연화영역 (903)이 형성된다. 다음에 레지스트(702)의 현상을 행하면, 레지스트 연화영역 (903)이 제거되어, 이 레지스트 연화영역(903)의 표면에 형성되어 있던 코어재 (902)도 동시에 제거되어, 도 9(e)에 나타내는 바와 같은 구조가 얻어진다. 다음에 레지스트(702) 중의 단차가 낮은 부분이 모두 제거될 때까지 RIE 에 의한 레지스트 에칭을 행하면, 도 9(f)에 나타내는 바와 같이, 코어재(902)에 인접한 위치의 레지스트(702)가 제거되어 새로운 노출영역(703)이 형성된다. 다음에 도 9(g)에 나타내는 바와 같이, 레지스트(702), 노출영역(703) 및 코어재(902)의 표면에 클래드재(904)를 형성한 후, 150℃에서 2시간 유지하여 클래드재(904)를 열경화시킨다. 이 상태로부터 레지스트(702)를 리프트 오프(lift off)에 의하여 제거하거나, 또는 레지스트(702) 전체가 연화될 때까지 자외선조사한 후에 현상, 제거함으로써 도 9(h)에 나타내는 바와 같이 코어를 클래드로 둘러싼 구조의 광도파로를 얻을 수 있다. 또한 본 실시예에서는 광도파로를 구성하는 재료로서 에폭시계 재료를 사용한 경우에 대하여 설명하였으나, 이 이외에 폴리이미드계나 아크릴계, 실리콘계 등의 재료를 사용하는 것도 물론 가능하다.
(실시예 6)
이하, 본 발명의 다른 일 실시예를 설명한다. 본 실시예에서는 전사된 패턴을 이용한 다층 배선기판의 제작공정에 대하여 설명한다.
도 10은 다층 배선기판을 제작하기 위한 공정을 설명하는 도면이다. 먼저, 도 10(a)에 나타내는 바와 같이, 실리콘산화막(1002)과 구리배선(1003)으로 구성된 다층 배선기판(1001)의 표면에 레지스트(702)를 형성한 후에 스탬퍼(도시 생략)에 의한 패턴 전사를 행한다. 다음에, 다층 배선기판(1001)의 노출영역(703)을 CF4/H2가스에 의하여 드라이 에칭하면, 도 10(b)에 나타내는 바와 같이 다층 배선기판(1001) 표면의 노출영역(703)이 홈형상으로 가공된다. 다음에 레지스트(702)를 RIE에 의하여 레지스트 에칭하여, 단차가 낮은 부분의 레지스트를 제거함으로써, 도 10(c)에 나타내는 바와 같이 노출영역(703)이 확대되어 형성된 다. 이 상태로부터, 먼저 형성된 홈의 깊이가 구리배선(1003)에 도달할 때까지 노출영역(703)의 드라이 에칭을 행하면, 도 10(d)에 나타내는 바와 같은 구조가 얻어지고, 다음에 레지스트(702)를 제거함으로써 도 10(e)에 나타내는 바와 같은 표면에 홈형상을 가지는 다층 배선기판(1001)이 얻어진다. 이 상태로부터, 다층 배선기판(1001)의 표면에 스패터에 의하여 금속막을 형성한 후(도시 생략), 전해도금을 행함으로써 도 10(f)에 나타내는 바와 같이 금속도금막(1004)이 형성된다. 그 후, 다층 배선기판(1001)의 실리콘산화막(1002)이 노출될 때까지 금속도금막(1004)의 연마를 행하면, 도 10(g)에 나타내는 바와 같이 금속배선을 표면에 가지는 다층 배선기판(1001)을 얻을 수 있다.
또 다층 배선기판을 제작하기 위한 다른 공정을 설명한다. 도 10(a)로 나타낸 상태로부터 노출영역(703)의 드라이 에칭을 행할 때에, 다층 배선기판(1001) 내부의 구리배선(1003)에 도달할 때까지 에칭함으로써, 도 10(h)에 나타내는 구조가 얻어진다. 다음에 레지스트(702)를 RIE에 의하여 에칭하여, 단차가 낮은 부분의 레지스트를 제거함으로써, 도 10(i)에 나타내는 구조가 얻어진다. 이 상태로부터 다층 배선기판(1001)의 표면에 스패터에 의한 금속막(1005)을 형성하면, 도 10(j)의 구조가 얻어진다. 다음에 레지스트(702)를 리프트 오프로 제거함으로써, 도 10(k)에 나타내는 구조가 얻어진다. 다음에, 남은 금속막(1005)을 사용하여 전해도금을 행함으로써, 도 10(l)에 나타낸 구조의 다층 배선기판(1001)을 얻을 수 있다.
이상, 각 실시예에서 설명한 바와 같이, 스탬퍼 표면의 볼록부의 측벽면에 2 단 이상의 단차를 가진 스탬퍼를 사용함으로써, 복잡한 단면형상을 가지는 홈구조나, 복수의 재료로 이루어지는 구조체를 형성하기 위한 패턴을 일괄 전사할 수 있으므로, 종래의 포토리소그래피기술이나 임프린트기술과 비교하여 제조비용을 저감할 수 있는 효과를 얻을 수 있다.
본 발명에 의하면 복수의 패턴을 일괄 전사함으로써, 이들의 패턴 사이에서 자기 정합성이 발현되기 때문에, 높은 치수 정밀도를 가지는 구조체나 홈, 또는 배선을 형성할 수 있는 효과를 얻을 수 있다.

Claims (15)

  1. 기판과, 상기 기판의 한쪽의 표면에 형성된 높이가 다른 복수의 볼록부를 가지고, 상기 볼록부 중 높이가 높은 볼록부는 적어도 2종류 이상의 재료를 적어도 2층이상 적층한 적층구조인 것을 특징으로 하는 스탬퍼.
  2. 제 1항에 있어서,
    상기 높이가 다른 복수의 볼록부 중 높이가 낮은 볼록부는, 상기 높이가 높은 볼록부를 구성하는 적층구조에 비하여 적층수가 적은 구조인 것을 특징으로 하는 스탬퍼.
  3. 제 1항에 있어서,
    상기 높이가 높은 볼록부를 구성하는 재료는, 서로 인접한 재료끼리가 소정의 에칭방법에 대하여 각각 다른 에칭율을 가지는 재료인 것을 특징으로 하는 스탬퍼.
  4. 제 1항에 있어서,
    상기 기판을 구성하는 재료와 기판과 접하는 상기 볼록부의 재료는, 소정의 에칭방법에 대하여 각각 다른 에칭율을 가지는 재료인 것을 특징으로 하는 스탬퍼.
  5. 제 1항에 있어서,
    상기 볼록부를 구성하는 재료가, 상기 기판 표면으로부터의 높이가 동일한 영역은 각각 동일한 종류의 재료인 것을 특징으로 하는 스탬퍼.
  6. 제 5항에 있어서,
    다른 높이의 상기 볼록부의 단차 사이를 구성하는 재료가 각각 단일 재료인 것을 특징으로 하는 스탬퍼.
  7. 삭제
  8. 삭제
  9. 스탬퍼에 의한 패턴 전사방법에 있어서,
    스탬퍼의 볼록부를 가지는 표면에 레지스트를 도포한 후,
    상기 레지스트를 피전사 기판의 표면에 가압하여 상기 피전사 기판의 표면에 상기 레지스트를 접속하고,
    상기 스탬퍼를 제거하여 상기 레지스트를 상기 피전사 기판의 표면에 형성하는 것을 특징으로 하는 패턴 전사방법.
  10. 스탬퍼에 의하여 전사된 패턴을 이용하여 구조체를 형성하는 방법에 있어서,
    복수의 단차를 가지는 스탬퍼에 의하여 상기 피전사 기판의 표면에 n단(n은 정수)의 단차를 가지는 레지스트패턴을 형성한 후에,
    상기 레지스트패턴의 오목부에서 피전사 기판이 노출되는 영역의 표면을 에칭하는 공정 또는 상기 레지스트패턴의 오목부에서 피전사 기판이 노출되는 영역의 표면에 제 1 구조재료를 형성하는 공정과,
    상기 레지스트패턴의 피전사 기판 표면으로부터 1단째 높이까지의 레지스트를 제거하여, 상기 피전사 기판이 노출되는 영역을 새롭게 형성하는 공정과,
    상기 레지스트패턴의 오목부에서 피전사 기판이 노출되는 영역의 표면을 에칭하거나, 또는 직전에 형성된 구조재료의 표면을 포함하는 상기 레지스트패턴의 오목부에서 피전사 기판이 노출되는 영역의 표면에 새로운 구조재료를 형성하는 공정과,
    상기 레지스트패턴의 피전사 기판 표면으로부터 2단째 높이까지의 레지스트를 제거하여, 피전사 기판이 노출되는 영역을 새롭게 형성하는 공정을 n회까지 반복하여 형성하는 것을 특징으로 하는 구조체의 형성방법.
  11. 제 10항에 있어서,
    제 m 단째(m≤ n)의 구조재료로서 광투과성 재료를 사용하는 경우의 공정이,
    상기 레지스트패턴 및 피전사 기판이 노출되는 영역의 표면에 상기 광투과성 재료를 형성하는 공정과,
    상기 광투과성 재료의 전면(全面)에 광을 조사함으로써 상기 광투과성 재료와 접촉하는 상기 레지스트의 표면을 연화시키는 공정과,
    상기 레지스트를 현상하여 연화영역 및 상기 연화영역에 접하는 상기 광투과성 재료를 제거하는 공정과,
    상기 레지스트패턴의 상기 피전사 기판으로부터 제 m 단째의 높이까지의 레지스트를 제거하여 상기 피전사 기판이 노출되는 영역을 새롭게 형성하는 공정인 것을 특징으로 하는 구조체의 형성방법.
  12. (a) : 기판의 한쪽 표면에 복수의 층을 적층하는 공정과,
    (b) : 상기 층의 표면에 레지스트를 도포하고, 소정의 패턴에서 상기 층의 일부의 영역이 노출하도록 레지스트의 일부를 제거하는 공정과,
    (c) : 상기 층의 노출한 영역을 바로 밑의 층까지 에칭하는 공정과,
    (d) : (b), (c)의 공정을 소정의 횟수 반복하여 기판상에 높이가 다른 복수의 볼록부를 가지는 요철패턴을 형성하는 공정을 가지고,
    상기 복수의 층이, 서로 인접한 층에서 소정의 에칭방법에 대하여 다른 에칭율을 가지는 것을 특징으로 하는 스탬퍼의 형성방법.
  13. (a) : 기판의 한쪽 표면에 복수의 층을 적층하는 공정과,
    (b) : 상기 층의 표면에 레지스트를 도포하고, 소정의 패턴에서 상기 층의 일부의 영역이 노출하도록 레지스트의 일부를 제거하는 공정과,
    (c) : 상기 층의 노출한 영역을 바로 밑의 층까지 에칭하는 공정과,
    (d) : (b), (c)의 공정을 소정의 횟수 반복하여 기판상에 높이가 다른 복수의 볼록부를 가지는 요철패턴을 형성하는 공정을 가지고,
    상기 기판과 접하는 층의 재료가, 소정의 에칭방법에 대하여 다른 에칭율을 가지는 것을 특징으로 하는 스탬퍼의 형성방법.
  14. 제 12항 또는 제 13항에 기재된 형성방법에 의하여 형성된 스탬퍼를 원판으로 하여, 상기 원판의 높이가 다른 볼록부를 가지는 표면에 피복재료막을 형성한 후, 상기 원판을 제거함으로서 상기 피복재료막에 의하여 구성되는 스탬퍼를 얻는 것을 특징으로 하는 스탬퍼의 형성방법.
  15. 제 12항 또는 제 13항에 기재된 형성방법에 의하여 형성된 스탬퍼를 원판으로 하여, 상기 원판의 볼록부를 가지는 표면에 제 1 피복재료막을 형성한 후, 상기 원판을 제거하여 얻어지는 상기 제 1 피복재료막의 볼록부를 가지는 표면에 제 2 피복재료막을 형성한 후, 상기 제 1 피복재료막을 제거하여 상기 제 2 피복재료막에 의하여 구성되는 스탬퍼를 얻는 것을 특징으로 하는 스탬퍼의 형성방법.
KR1020030052999A 2002-08-01 2003-07-31 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법 KR100543240B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002224327A JP3821069B2 (ja) 2002-08-01 2002-08-01 転写パターンによる構造体の形成方法
JPJP-P-2002-00224327 2002-08-01

Publications (2)

Publication Number Publication Date
KR20040012563A KR20040012563A (ko) 2004-02-11
KR100543240B1 true KR100543240B1 (ko) 2006-01-20

Family

ID=30112978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030052999A KR100543240B1 (ko) 2002-08-01 2003-07-31 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법

Country Status (6)

Country Link
US (2) US7192529B2 (ko)
EP (1) EP1387216B1 (ko)
JP (1) JP3821069B2 (ko)
KR (1) KR100543240B1 (ko)
DE (1) DE60313705T2 (ko)
TW (1) TWI227371B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666207A (zh) * 2017-03-29 2018-10-16 联华电子股份有限公司 制作半导体元件的方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887792B2 (en) * 2002-09-17 2005-05-03 Hewlett-Packard Development Company, L.P. Embossed mask lithography
WO2004078668A1 (ja) * 2003-03-03 2004-09-16 Nippon Sheet Glass Company, Limited 凹凸のある表面を有する物品の製造方法
US7396475B2 (en) * 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US7256435B1 (en) 2003-06-02 2007-08-14 Hewlett-Packard Development Company, L.P. Multilevel imprint lithography
ATE451717T1 (de) * 2003-09-29 2009-12-15 Ibm Herstellungsverfahren
US8148251B2 (en) * 2004-01-30 2012-04-03 Hewlett-Packard Development Company, L.P. Forming a semiconductor device
TWI366218B (en) 2004-06-01 2012-06-11 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP4954498B2 (ja) * 2004-06-01 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
AU2005282060A1 (en) * 2004-09-08 2006-03-16 Nil Technology Aps A flexible nano-imprint stamp
US7686970B2 (en) 2004-12-30 2010-03-30 Asml Netherlands B.V. Imprint lithography
US7691275B2 (en) * 2005-02-28 2010-04-06 Board Of Regents, The University Of Texas System Use of step and flash imprint lithography for direct imprinting of dielectric materials for dual damascene processing
JP3918003B2 (ja) 2005-03-10 2007-05-23 Ｔｄｋ株式会社 磁気記録媒体、記録再生装置およびスタンパー
JP4641835B2 (ja) * 2005-03-16 2011-03-02 リコー光学株式会社 位相シフター光学素子の製造方法及び得られる素子
WO2006130721A2 (en) * 2005-06-02 2006-12-07 The Board Of Trustees Of The University Of Illinois Printable semiconductor structures and related methods of making and assembling
WO2007030527A2 (en) * 2005-09-07 2007-03-15 Toppan Photomasks, Inc. Photomask for the fabrication of a dual damascene structure and method for forming the same
FR2893018B1 (fr) * 2005-11-09 2008-03-14 Commissariat Energie Atomique Procede de formation de supports presentant des motifs, tels que des masques de lithographie.
JP4735280B2 (ja) 2006-01-18 2011-07-27 株式会社日立製作所 パターン形成方法
JP2007200422A (ja) * 2006-01-25 2007-08-09 Toshiba Corp パタンド磁気記録媒体の製造方法
JP2007266193A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd インプリント用の型部材とその作製方法、およびこれらに用いられる積層基板
JP5078058B2 (ja) * 2006-03-31 2012-11-21 大日本印刷株式会社 モールド及びモールドの作製方法
JP4997811B2 (ja) * 2006-03-31 2012-08-08 大日本印刷株式会社 モールド及びモールドの作製方法
DE102006030267B4 (de) * 2006-06-30 2009-04-16 Advanced Micro Devices, Inc., Sunnyvale Nano-Einprägetechnik mit erhöhter Flexibilität in Bezug auf die Justierung und die Formung von Strukturelementen
WO2008005087A2 (en) * 2006-06-30 2008-01-10 Advanced Micro Devices, Inc. A nano imprint technique with increased flexibility with respect to alignment and feature shaping
JP4599328B2 (ja) * 2006-07-03 2010-12-15 株式会社東芝 磁気記録媒体
KR100834511B1 (ko) * 2006-09-06 2008-06-02 삼성전기주식회사 임프린팅용 스탬퍼 제조방법
JP4654299B2 (ja) * 2006-09-15 2011-03-16 株式会社日立ハイテクノロジーズ 走査型電子顕微鏡点収差計測アライメントチップ
US7846345B2 (en) * 2007-01-31 2010-12-07 United Microelectronics Corp. Method of manufacturing an imprinting template using a semiconductor manufacturing process and the imprinting template obtained
US9889239B2 (en) 2007-03-23 2018-02-13 Allegiance Corporation Fluid collection and disposal system and related methods
AU2008232361B2 (en) 2007-03-23 2013-05-16 Allegiance Corporation Fluid collection and disposal system and related methods
JP2008282512A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 磁気記録媒体及び磁気記録再生装置
KR101590075B1 (ko) * 2007-06-27 2016-02-12 에이전시 포 사이언스, 테크놀로지 앤드 리서치 임프린트된 고분자에 2차 임프린트를 형성하는 방법
KR100861420B1 (ko) * 2007-06-29 2008-10-07 서수정 나노 임프린트 리소그래피를 이용한 패턴형성방법 및 이를이용한 버티칼형 프로브용 마이크로 팁/니들의 제조방법
DE102007047598A1 (de) * 2007-10-05 2009-11-19 Opsolution Nanophotonics Gmbh Verfahren und Anordnung zur Herstellung von Nano-Imprintstempeln sowie mikromechanisch abstimmbares Filter/Detektor-Array
JP4407770B2 (ja) * 2007-12-17 2010-02-03 凸版印刷株式会社 パターン形成方法
KR100930177B1 (ko) * 2007-12-26 2009-12-07 삼성전기주식회사 나노 임프린트용 스탬프 제조 방법
US8466068B2 (en) * 2007-12-31 2013-06-18 Sandisk 3D Llc Methods and apparatus for forming memory lines and vias in three dimensional memory arrays using dual damascene process and imprint lithography
US20100301449A1 (en) * 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
KR101437174B1 (ko) * 2008-02-22 2014-09-02 김일선 미세 회로가 형성된 필름 기판 및 그 제조방법
JP2010182824A (ja) * 2009-02-04 2010-08-19 Toshiba Corp 磁気ランダムアクセスメモリの製造方法及び混載メモリの製造方法
FR2942739B1 (fr) * 2009-03-03 2011-05-13 Commissariat Energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
JP5359430B2 (ja) * 2009-03-19 2013-12-04 凸版印刷株式会社 パターン形成方法、インプリントモールド及びフォトマスク
US9337100B2 (en) * 2009-06-03 2016-05-10 Qualcomm Incorporated Apparatus and method to fabricate an electronic device
WO2011008961A1 (en) * 2009-07-15 2011-01-20 Allegiance Corporation Fluid collection and disposal system and related methods
JP5440071B2 (ja) * 2009-09-28 2014-03-12 凸版印刷株式会社 パターン形成方法、パターン形成体
JP5426489B2 (ja) * 2010-06-25 2014-02-26 株式会社東芝 テンプレートの製造方法
JP5634781B2 (ja) * 2010-07-23 2014-12-03 株式会社フジクラ インプリントモールドの製造方法
JP5608462B2 (ja) * 2010-07-30 2014-10-15 株式会社フジクラ インプリントモールドの製造方法
JP2011002859A (ja) * 2010-10-04 2011-01-06 Hoya Corp 位相シフトマスクの製造方法及びテンプレートの製造方法
CN102650822B (zh) * 2011-02-24 2015-03-11 中芯国际集成电路制造(上海)有限公司 双重图形化的纳米压印模具及其形成方法
JP5681552B2 (ja) * 2011-04-15 2015-03-11 株式会社フジクラ インプリントモールドの製造方法及びインプリントモールド
JP5656735B2 (ja) * 2011-05-13 2015-01-21 株式会社フジクラ インプリントモールドとその製造方法
GB2492442B (en) 2011-06-27 2015-11-04 Pragmatic Printing Ltd Transistor and its method of manufacture
JP6089451B2 (ja) * 2012-05-30 2017-03-08 大日本印刷株式会社 ナノインプリントモールドおよびその製造方法
JP5937929B2 (ja) * 2012-09-04 2016-06-22 株式会社フジクラ インプリントモールドの製造方法
US9078360B2 (en) * 2013-03-05 2015-07-07 Eastman Kodak Company Imprinted multi-layer micro-structure
CN104078329B (zh) * 2013-03-28 2019-05-28 中芯国际集成电路制造(上海)有限公司 自对准多重图形的形成方法
JP6384040B2 (ja) * 2013-11-11 2018-09-05 大日本印刷株式会社 パターン形成方法とこれを用いたインプリントモールドの製造方法およびそれらに用いるインプリントモールド
US9082625B2 (en) * 2013-12-11 2015-07-14 International Business Machines Corporation Patterning through imprinting
JP5944436B2 (ja) * 2014-05-29 2016-07-05 大日本印刷株式会社 パターンの形成方法およびテンプレートの製造方法
CN107073758B (zh) * 2014-09-29 2019-05-03 微非特有限公司 微型半球阵列板的制备方法、包括微型半球阵列板的微流器件及利用微流器件的细胞集合体的培养方法
JP6441162B2 (ja) * 2015-04-28 2018-12-19 東芝メモリ株式会社 テンプレート基板、テンプレート基板作製方法、パターン形成方法
WO2017131497A1 (ko) 2016-01-27 2017-08-03 주식회사 엘지화학 필름 마스크, 이의 제조방법 및 이를 이용한 패턴 형성 방법
JP6725097B2 (ja) * 2016-01-27 2020-07-15 エルジー・ケム・リミテッド フィルムマスク、その製造方法、これを用いたパターンの形成方法およびこれを用いて形成されたパターン
EP3410214A4 (en) 2016-01-27 2019-01-23 LG Chem, Ltd. FILM MASK, METHOD OF MANUFACTURING THE SAME, AND METHOD FOR FORMING PATTERNS USING THE FILM MASK, AND PATTERN THUS FORMED
JP7023050B2 (ja) 2017-03-17 2022-02-21 キオクシア株式会社 テンプレートの製造方法及びテンプレート母材
JP2019054235A (ja) * 2018-08-09 2019-04-04 大日本印刷株式会社 パターン形成方法とこれを用いたインプリントモールドの製造方法およびそれらに用いるインプリントモールド
WO2022103204A1 (ko) * 2020-11-12 2022-05-19 조정기 필름 제조 형틀, 그 제조 방법 및 이에 의해 제조된 필름

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS613339A (ja) * 1984-06-18 1986-01-09 Hitachi Ltd 高密度情報記録円板複製用スタンパおよびその製造方法
JP2577058B2 (ja) 1988-08-03 1997-01-29 シャープ株式会社 光メモリ素子用基板およびその製造方法
JPH03100942A (ja) 1989-09-13 1991-04-25 Hitachi Chem Co Ltd 光ディスク用スタンパの製造方法
US5900160A (en) * 1993-10-04 1999-05-04 President And Fellows Of Harvard College Methods of etching articles via microcontact printing
US5494782A (en) * 1994-07-29 1996-02-27 Sony Corporation Direct to stamper/mother optical disk mastering
WO1997006012A1 (en) * 1995-08-04 1997-02-20 International Business Machines Corporation Stamp for a lithographic process
US5772905A (en) 1995-11-15 1998-06-30 Regents Of The University Of Minnesota Nanoimprint lithography
US5789117A (en) * 1996-12-02 1998-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer method for non-critical photoresist patterns
US6027595A (en) * 1998-07-02 2000-02-22 Samsung Electronics Co., Ltd. Method of making optical replicas by stamping in photoresist and replicas formed thereby
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
JP3499755B2 (ja) 1998-09-11 2004-02-23 日本電信電話株式会社 記録媒体およびその作製方法
EP1003078A3 (en) * 1998-11-17 2001-11-07 Corning Incorporated Replicating a nanoscale pattern
JP2000181048A (ja) * 1998-12-16 2000-06-30 Sharp Corp フォトマスクおよびその製造方法、並びにそれを用いた露光方法
US6190809B1 (en) * 1999-10-20 2001-02-20 Taiwan Semiconductor Manufacturing Company Cost-effective method to fabricate a combined attenuated-alternating phase shift mask
US6350360B1 (en) * 2000-04-07 2002-02-26 Sandia Coroporation Method of fabricating a 3-dimensional tool master
WO2002014078A2 (en) * 2000-08-14 2002-02-21 Surface Logix, Inc. Deformable stamp for patterning three-dimensional surfaces
DE10217089A1 (de) * 2002-04-17 2003-10-30 Inst Neue Mat Gemein Gmbh Transferverfahren zur Herstellung mikrostrukturierter Substrate
US20070059497A1 (en) * 2002-05-08 2007-03-15 Xudong Huang Reversal imprint technique
US6861365B2 (en) * 2002-06-28 2005-03-01 Hewlett-Packard Development Company, L.P. Method and system for forming a semiconductor device
US20040224261A1 (en) * 2003-05-08 2004-11-11 Resnick Douglas J. Unitary dual damascene process using imprint lithography

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108666207A (zh) * 2017-03-29 2018-10-16 联华电子股份有限公司 制作半导体元件的方法

Also Published As

Publication number Publication date
TW200402596A (en) 2004-02-16
US7455789B2 (en) 2008-11-25
KR20040012563A (ko) 2004-02-11
EP1387216A3 (en) 2005-06-22
JP3821069B2 (ja) 2006-09-13
US7192529B2 (en) 2007-03-20
EP1387216B1 (en) 2007-05-09
DE60313705D1 (de) 2007-06-21
EP1387216A2 (en) 2004-02-04
US20060138080A1 (en) 2006-06-29
JP2004071587A (ja) 2004-03-04
TWI227371B (en) 2005-02-01
DE60313705T2 (de) 2008-01-17
US20040023162A1 (en) 2004-02-05

Similar Documents

Publication Publication Date Title
KR100543240B1 (ko) 스탬퍼와 스탬퍼를 사용한 패턴 전사방법 및 전사 패턴에의한 구조체의 형성방법
US7279113B2 (en) Method of forming a compliant template for UV imprinting
JP5100609B2 (ja) 半導体装置の製造方法
US8241535B2 (en) Method for transcribing patterns on resin body, method for manufacturing planar waveguide, and method for manufacturing micro-lens
JP5395757B2 (ja) パターン形成方法
US7922960B2 (en) Fine resist pattern forming method and nanoimprint mold structure
US20100308496A1 (en) Method of manufacturing stamper
JP2013211450A (ja) 基板の製造方法、および、ナノインプリントリソグラフィ用テンプレートの製造方法
US20130287881A1 (en) Imprint mold for manufacturing bit-patterned medium and manufacturing method of the same
JP3859473B2 (ja) スタンパの製造方法
KR100930925B1 (ko) 복합 임프린팅 스탬프 및 그 제조방법
KR101233096B1 (ko) 패턴 전사방법
JP2010023360A (ja) インプリント方法、プレインプリントモールド、プレインプリントモールド製造方法、インプリント装置
JP2006023661A (ja) フィルム光導波路及びその製造方法並びにフィルム光導波路用基材
JP2010171109A (ja) インプリント用金型の原版及びインプリント用金型原版の製造方法
US20210373217A1 (en) Fine pattern forming method, imprint mold manufacturing method, imprint mold, and optical device
JP2011199136A (ja) インプリント用モールド及びその作製方法並びにパターン転写体
JP5477562B2 (ja) インプリント方法および組みインプリントモールド
JP4306212B2 (ja) 光導波路のコアの製造方法
KR20080008893A (ko) 나노 임프린트 리소그라피용 주형의 제조 방법
KR20100089485A (ko) 평판형 배열 도파로 회절격자 제조방법
KR20110096847A (ko) 회로기판 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141219

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee