JP2002016131A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002016131A
JP2002016131A JP2000197552A JP2000197552A JP2002016131A JP 2002016131 A JP2002016131 A JP 2002016131A JP 2000197552 A JP2000197552 A JP 2000197552A JP 2000197552 A JP2000197552 A JP 2000197552A JP 2002016131 A JP2002016131 A JP 2002016131A
Authority
JP
Japan
Prior art keywords
dummy pattern
region
semiconductor device
isolation region
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000197552A
Other languages
English (en)
Other versions
JP2002016131A5 (ja
JP4843129B2 (ja
Inventor
Hiromichi Kobayashi
裕通 小林
Takanori Sasaki
孝典 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000197552A priority Critical patent/JP4843129B2/ja
Priority to US09/754,117 priority patent/US6545336B2/en
Publication of JP2002016131A publication Critical patent/JP2002016131A/ja
Publication of JP2002016131A5 publication Critical patent/JP2002016131A5/ja
Application granted granted Critical
Publication of JP4843129B2 publication Critical patent/JP4843129B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Abstract

(57)【要約】 【課題】 本発明はCMPで平坦化される分離領域を有
する半導体装置に関し、大きな分離領域が存在する場合
に活性領域の仕上がり状態にばらつきが生ずるのを防止
することを目的とする。 【解決手段】 半導体ウェハ上に、活性領域12を分離
する分離領域10を設ける。所定の大きさを超える非活
性領域の中には、分離領域10を取り囲むように環状の
ダミーパターン20を設ける。その非活性領域を取り巻
く活性領域12とダミーパターン20との間には、所定
幅を超えない分離領域を確保する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、CMPで平坦化される分離
領域を有する半導体装置、およびその製造方法に関す
る。
【0002】
【従来の技術】図6は、従来の製造方法で加工された半
導体ウェハの平面図を示す。図6において、符号10は
トレンチ分離の手法で形成された分離領域であり、符号
12は分離領域10に区分される活性領域である。ま
た、図7は、半導体ウェハ上に図6に示す分離領域10
を形成するための従来のトレンチ分離の手法を説明する
ための断面図を示す。
【0003】トレンチ分離の手法では、先ず、半導体ウ
ェハのシリコン層14の上に窒化膜16が形成される。
次に、シリコン層14および窒化膜16に、分離領域1
0用のトレンチ(溝)18が形成される。次いで、トレ
ンチ18内部が埋め込まれるように、半導体ウェハの全
面に酸化物が堆積される。最後に、窒化膜をストッパー
膜として、CMPにより不要な酸化物が除去される。そ
の結果、トレンチ18の内部のみに酸化物が残存して、
分離領域12を区分する分離領域10が形成される。
【0004】
【発明が解決しようとする課題】分離領域10の形成過
程で用いられる上記のCMPは、窒化膜の研磨レートに
比して酸化膜の研磨レートが高くなる条件で行われる。
このため、比較的大きな領域を占める分離領域10に
は、図7に示すようにいわゆるディッシングが生じ易
い。
【0005】特定の分離領域10にディッシングが生ず
ると、その分離領域10と隣接する活性領域12に応力
が集中する。その結果、応力集中を受ける活性領域12
を被っている窒化膜16は、他の部位を被っている窒化
膜16に比して大きく研磨される。このように、従来の
半導体装置の構造、および従来のトレンチ分離の手法
は、大きな分離領域10が存在する場合に、活性領域の
仕上がり状態にばらつきを生じさせ易いという問題を有
していた。
【0006】本発明は、上記のような課題を解決するた
めになされたもので、大きな分離領域が存在する場合に
も活性領域の仕上がり状態にばらつきを生じさせること
のない半導体装置を提供することを第1の目的とする。
また、本発明は、大きな分離領域が存在する場合にも活
性領域の仕上がり状態にばらつきを生じさせることのな
い半導体装置の製造方法を提供することを第2の目的と
する。
【0007】
【課題を解決するための手段】請求項1記載の発明は、
分離領域により区分された活性領域を備える半導体装置
であって、所定の大きさを超える非活性領域の中に、分
離領域を取り囲むように環状に配置されたダミーパター
ンを備え、前記非活性領域を取り巻く活性領域と前記ダ
ミーパターンとの間には、所定幅を超えない分離領域が
確保されていることを特徴とするものである。
【0008】請求項2記載の発明は、請求項1記載の半
導体装置であって、前記ダミーパターンは、環状にパタ
ーニングされた一体のパターンであることを特徴とする
ものである。
【0009】請求項3記載の発明は、請求項1記載の半
導体装置であって、前記ダミーパターンは、環状に配置
された複数の孤立パターンで構成されることを特徴とす
るものである。
【0010】請求項4記載の発明は、請求項1乃至3の
何れか1項記載の半導体装置であって、前記ダミーパタ
ーンは、電気的な機能を有していないことを特徴とする
ものである。
【0011】請求項5記載の発明は、請求項1乃至4の
何れか1項記載の半導体装置であって、前記ダミーパタ
ーンの幅は、該ダミーパターンに取り囲まれる分離領域
の大きさに応じて異なることを特徴とするものである。
【0012】請求項6記載の発明は、請求項1乃至5の
何れか1項記載の半導体装置であって、前記ダミーパタ
ーンは、直径10μm以上の円を収容し得る非活性領域
の中にのみ形成されていることを特徴とするものであ
る。
【0013】請求項7記載の発明は、分離領域により区
分された活性領域を備える半導体装置の製造方法であっ
て、半導体ウェハに、活性領域およびダミーパターンの
それぞれを分離するトレンチを形成するステップと、前
記トレンチの内部が埋め込まれるように前記半導体ウェ
ハの全面に分離用絶縁材料を堆積させるステップと、前
記トレンチの外に堆積された前記分離用絶縁材料をCM
Pにより除去して、前記トレンチの中に分離領域を形成
するステップと、を含み、前記ダミーパターンは、所定
の大きさを超える非活性領域の中に環状に配置されてお
り、前記非活性領域を取り巻く活性領域と前記ダミーパ
ターンとの間には、所定幅を超えない分離領域が形成さ
れることを特徴とするものである。
【0014】請求項8記載の発明は、請求項7記載の半
導体装置の製造方法であって、前記ダミーパターンの幅
を、該ダミーパターンに取り囲まれる分離領域の大きさ
に応じて設定するステップを更に含むことを特徴とする
ものである。
【0015】請求項9記載の発明は、請求項6または7
記載の半導体装置の製造方法であって、前記ダミーパタ
ーンは、直径10μm以上の円を収容し得る非活性領域
の中にのみ形成されることを特徴とするものである。
【0016】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【0017】実施の形態1.図1は、本発明の実施の形
態1の製造方法で加工された半導体ウェハの平面図を示
す。図1に示すように、半導体ウェハの表面には、複数
の活性領域12が形成されている。活性領域12が形成
されていない領域、すなわち、半導体ウェハ上の非活性
領域には、分離領域10とダミーパターン20が形成さ
れている。ダミーパターン20は、電気的な機能を有し
ない環状のパターンであり、所定の大きさを超える非活
性領域に、ダミーパターン20と活性領域12との間に
所定幅の分離領域10が形成されるように設けられてい
る。
【0018】図2は、図1に示す半導体ウェハの断面図
を示す。以下、図2を参照して、本実施形態の製造方法
について説明する。図2に示すように、本実施形態の製
造方法では、半導体ウェハのシリコン層14の上に窒化
膜16が形成される。シリコン層14および窒化膜16
には、分離領域10用のトレンチ18が形成される。こ
の際、所定の大きさを超える非活性領22の中には、ダ
ミーパターン20に取り囲まれる領域、およびダミーパ
ターン20と活性領域12の間の領域に、トレンチ18
が形成される。
【0019】次に、トレンチ18の内部が埋め込まれる
ように、半導体ウェハの全面に酸化物が堆積される。こ
の際、酸化物は、トレンチ18の内部のみでなく窒化膜
16の表面上にも堆積される。
【0020】次に、窒化膜16の表面に堆積された不要
な酸化物を除去するために、CMPが実行される。その
結果、トレンチ18の内部のみに酸化物が残存して、個
々の活性領域12の間、活性領域12とダミーパターン
20との間、およびダミーパターン20に囲まれた領域
に分離領域10が形成される。
【0021】本実施形態において、上記のCMPは、窒
化膜16をストッパー膜として機能させるため、窒化膜
16の研磨レートに比して酸化膜の研磨レートが高くな
る条件で行われる。このため、上記のCMPによると、
ダミーパターン20の内側に形成されている分離領域1
0には、すなわち、比較的大きな面積を有する分離領域
10には、いわゆるディッシングによる窪みが生じ易
い。尚、本実施形態において、ダミーパターン20と活
性領域12との間に形成される分離領域10の幅は、デ
ィッシングが生じない幅に設定されているため、その分
離領域10にはディッシングによる窪みが生ずることは
ない。
【0022】図2は、ダミーパターン20に囲まれた分
離領域10に、ディッシングによる窪みが形成された状
態を示す。分離領域10にこのような窪みが形成される
と、その分離領域10と隣接するダミーパターン20の
窒化膜16にはCMPの過程で大きな応力集中が生ず
る。このため、CMPによる平坦化が終了した時点で、
ダミーパターン20を覆っている窒化膜16の膜厚は、
特にその内周側の端部において、活性領域12を覆って
いる窒化膜16に比して薄くなっている。
【0023】これに対して、上記のCMPの過程で、ダ
ミーパターン20の外側に形成されている全ての窒化膜
16には、すなわち、活性領域12上に形成されている
全ての窒化膜16には、ほぼ均等の応力が作用する。こ
のため、本実施形態の製造方法によれば、活性領域12
上の全ての窒化膜16の膜厚を、半導体ウェハの全面に
おいてほぼ均一とすることができる。
【0024】本実施形態において、ダミーパターン20
には、何ら電気的な機能が与えられていない。このた
め、ダミーパターン20を覆っている窒化膜16のばら
つきは、半導体装置の特性に何ら影響を与えない。従っ
て、本実施形態の製造方法、および本実施形態の構造に
よれば、チップ全面において均一な活性領域12を有
し、安定した特性を示す半導体装置を実現することがで
きる。
【0025】ところで、上述した実施の形態1では、ダ
ミーパターン20が連続した環状のパターンに限定され
ているが、本発明はこれに限定されるものではない。す
なわち、ダミーパターン20は、図3に示すように、複
数の孤立パターン24を環状に配置することで実現して
もよい。
【0026】また、上述した実施の形態1では、ダミー
パターン20の幅は任意に設定されているが、その幅
は、ダミーパターン20の内側に形成される分離領域1
0の大きさ、またはダミーパターン20が配置される非
活性領域22の大きさとの関係で決定してもよい。より
具体的には、図4(A)および図4(B)に示すよう
に、分離領域10や非活性領域22の面積が小さい場合
(例えばA1)にはダミーパターン20の幅を狭くし
(W1)、また、分離領域10や非活性領域22の面積
が大きい場合(例えばA2)にはダミーパターン20の
幅を広くする(W2)こととしてもよい。
【0027】更に、上述した実施の形態1では、所定の
大きさを越える非活性領域22の中にダミーパターン2
0を形成することとしているが、その所定の大きさは、
10μm以上の円を収容し得る大きさに限定してもよ
い。このような限定を加えることにより、現実的に効果
のある部位にのみダミーパターン20を配置することが
できる。
【0028】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項
1、2、3および7記載の発明によれば、所定の大きさ
を超える非活性領域の中にダミーパターンが形成され
る。ダミーパターンに囲まれた分離領域には、その形成
の過程でディッシングによる窪みが生ずることがある
が、その窪みの影響はダミーパターンによって吸収され
る。このため、全ての活性領域は、均一な状態に形成さ
れる。
【0029】請求項4記載の発明によれば、ダミーパタ
ーンには電気的な機能が付与されていない。このため、
本発明によれば、ダミーパターンの状態に関わらず、半
導体装置の特性を安定化させることができる。
【0030】請求項5または8記載の発明によれば、ダ
ミーパターンが取り囲むべき分離領域の大きさに応じて
ダミーパターンの幅を変化させることにより、無駄なダ
ミーパターンの領域を最小限としつつ、効率的に活性領
域を保護することができる。
【0031】請求項6または9記載の発明によれば、デ
ィッシングの生ずる非活性領域の内部にのみダミーパタ
ーンを形成することができる。このため、本発明によれ
ば、無駄なダミーパターンを形成することなく、効率的
に活性領域を保護することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の製造方法により加工
された半導体ウェハの平面図である。
【図2】 図1に示す半導体ウェハの断面図である。
【図3】 本発明の実施の形態1の変形例を説明するた
めの図である。
【図4】 本発明の実施の形態1においてダミーパター
ンの幅を決定する手法を説明するための図である。
【図5】 本発明の実施の形態1においてダミーパター
ンを形成すべき非活性領域を選別する手法を説明するた
めの図である。
【図6】 従来の製造方法で加工された半導体ウェハの
平面図である。
【図7】 図6に示す半導体ウェハの断面図である。
【符号の説明】
10 分離領域、 12 活性領域、 14 シリ
コン層、 16 窒化膜、 18 トレンチ、
20 ダミーパターン、 22 非活性領域、 2
4 孤立パターン。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 分離領域により区分された活性領域を備
    える半導体装置であって、 所定の大きさを超える非活性領域の中に、分離領域を取
    り囲むように環状に配置されたダミーパターンを備え、 前記非活性領域を取り巻く活性領域と前記ダミーパター
    ンとの間には、所定幅を超えない分離領域が確保されて
    いることを特徴とする半導体装置。
  2. 【請求項2】 前記ダミーパターンは、環状にパターニ
    ングされた一体のパターンであることを特徴とする請求
    項1記載の半導体装置。
  3. 【請求項3】 前記ダミーパターンは、環状に配置され
    た複数の孤立パターンで構成されることを特徴とする請
    求項1記載の半導体装置。
  4. 【請求項4】 前記ダミーパターンは、電気的な機能を
    有していないことを特徴とする請求項1乃至3の何れか
    1項記載の半導体装置。
  5. 【請求項5】 前記ダミーパターンの幅は、該ダミーパ
    ターンに取り囲まれる分離領域の大きさに応じて異なる
    ことを特徴とする請求項1乃至4の何れか1項記載の半
    導体装置。
  6. 【請求項6】 前記ダミーパターンは、直径10μm以
    上の円を収容し得る非活性領域の中にのみ形成されてい
    ることを特徴とする請求項1乃至5の何れか1項記載の
    半導体装置。
  7. 【請求項7】 分離領域により区分された活性領域を備
    える半導体装置の製造方法であって、 半導体ウェハに、活性領域およびダミーパターンのそれ
    ぞれを分離するトレンチを形成するステップと、 前記トレンチの内部が埋め込まれるように前記半導体ウ
    ェハの全面に分離用絶縁材料を堆積させるステップと、 前記トレンチの外に堆積された前記分離用絶縁材料をC
    MPにより除去して、前記トレンチの中に分離領域を形
    成するステップと、を含み、 前記ダミーパターンは、所定の大きさを超える非活性領
    域の中に環状に配置されており、 前記非活性領域を取り巻く活性領域と前記ダミーパター
    ンとの間には、所定幅を超えない分離領域が形成される
    ことを特徴とする半導体装置の製造方法。
  8. 【請求項8】 前記ダミーパターンの幅を、該ダミーパ
    ターンに取り囲まれる分離領域の大きさに応じて設定す
    るステップを更に含むことを特徴とする請求項7記載の
    半導体装置の製造方法。
  9. 【請求項9】 前記ダミーパターンは、直径10μm以
    上の円を収容し得る非活性領域の中にのみ形成されるこ
    とを特徴とする請求項6または7記載の半導体装置の製
    造方法。
JP2000197552A 2000-06-30 2000-06-30 半導体装置およびその製造方法 Expired - Fee Related JP4843129B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000197552A JP4843129B2 (ja) 2000-06-30 2000-06-30 半導体装置およびその製造方法
US09/754,117 US6545336B2 (en) 2000-06-30 2001-01-05 Semiconductor device, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000197552A JP4843129B2 (ja) 2000-06-30 2000-06-30 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2002016131A true JP2002016131A (ja) 2002-01-18
JP2002016131A5 JP2002016131A5 (ja) 2007-07-26
JP4843129B2 JP4843129B2 (ja) 2011-12-21

Family

ID=18695864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000197552A Expired - Fee Related JP4843129B2 (ja) 2000-06-30 2000-06-30 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6545336B2 (ja)
JP (1) JP4843129B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004511086A (ja) * 2000-09-05 2004-04-08 モトローラ・インコーポレイテッド マイクロ電子デバイスにおける均一な研磨の方法
JP2004356374A (ja) * 2003-05-29 2004-12-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2008098286A (ja) * 2006-10-10 2008-04-24 Rohm Co Ltd 半導体装置
JP2009182248A (ja) * 2008-01-31 2009-08-13 Asahi Kasei Electronics Co Ltd 半導体装置及び半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057299B2 (en) * 2000-02-03 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment mark configuration
US6614062B2 (en) * 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
EP1501280B8 (de) * 2003-07-23 2008-03-26 X-Rite Europe AG Digitaldrucker
US8368136B2 (en) * 2008-07-03 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a capacitor in a metal gate last process
JP5356742B2 (ja) * 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
WO2021091534A1 (en) * 2019-11-05 2021-05-14 Hewlett-Packard Development Company, L.P. Printer colour deviation detection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288380A (ja) * 1995-04-06 1996-11-01 Motorola Inc フィールドアイソレーションを備えた半導体装置および該装置の形成方法
JPH09107028A (ja) * 1995-08-31 1997-04-22 Samsung Electron Co Ltd 半導体装置の素子分離方法
JPH09306996A (ja) * 1996-03-14 1997-11-28 Matsushita Electric Ind Co Ltd 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
JP2000124305A (ja) * 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2001168185A (ja) * 1999-12-03 2001-06-22 Hitachi Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6020616A (en) * 1998-03-31 2000-02-01 Vlsi Technology, Inc. Automated design of on-chip capacitive structures for suppressing inductive noise
JPH11330223A (ja) 1998-05-15 1999-11-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
JP3539549B2 (ja) * 1999-09-20 2004-07-07 シャープ株式会社 半導体装置
JP3906005B2 (ja) * 2000-03-27 2007-04-18 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288380A (ja) * 1995-04-06 1996-11-01 Motorola Inc フィールドアイソレーションを備えた半導体装置および該装置の形成方法
JPH09107028A (ja) * 1995-08-31 1997-04-22 Samsung Electron Co Ltd 半導体装置の素子分離方法
JPH09306996A (ja) * 1996-03-14 1997-11-28 Matsushita Electric Ind Co Ltd 平坦化パターンの生成方法、平坦化パターンの生成装置及び半導体集積回路装置
JP2000124305A (ja) * 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
JP2001168185A (ja) * 1999-12-03 2001-06-22 Hitachi Ltd 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004511086A (ja) * 2000-09-05 2004-04-08 モトローラ・インコーポレイテッド マイクロ電子デバイスにおける均一な研磨の方法
JP2004356374A (ja) * 2003-05-29 2004-12-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
JP2008098286A (ja) * 2006-10-10 2008-04-24 Rohm Co Ltd 半導体装置
JP2009182248A (ja) * 2008-01-31 2009-08-13 Asahi Kasei Electronics Co Ltd 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US6545336B2 (en) 2003-04-08
US20020000632A1 (en) 2002-01-03
JP4843129B2 (ja) 2011-12-21

Similar Documents

Publication Publication Date Title
US5909628A (en) Reducing non-uniformity in a refill layer thickness for a semiconductor device
US20050127471A1 (en) Semiconductor device having a dummy active region for controlling high density plasma chemical vapor deposition
JPH09107028A (ja) 半導体装置の素子分離方法
US5750433A (en) Methods of forming electrically isolated active region pedestals using trench-based isolation techniques
TW201919205A (zh) 半導體結構及其製造方法
KR100272166B1 (ko) 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법
JP2002016131A (ja) 半導体装置およびその製造方法
JPH09191047A (ja) 半導体素子の素子分離膜及びその形成方法
US6165869A (en) Method to avoid dishing in forming trenches for shallow trench isolation
JP5113974B2 (ja) マイクロ電子デバイスにおける均一な研磨の方法
KR100726746B1 (ko) 반도체 장치의 제조 방법
US6387810B2 (en) Method for homogenizing device parameters through photoresist planarization
JP3645142B2 (ja) 半導体ウエハの処理方法ならびに半導体装置の製造方法
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
US6265325B1 (en) Method for fabricating dual gate dielectric layers
JP2000114258A (ja) 半導体装置
CN110858561A (zh) 硅岛结构及其制作方法
JP3418386B2 (ja) 半導体装置の製造方法
US20040023501A1 (en) Method of removing HDP oxide deposition
US20020072237A1 (en) Method for unpatterned resist etch back of shallow trench isolation refill insulator
JP2016207973A (ja) 半導体装置の製造方法
JPH11163118A (ja) 半導体装置の製造方法
US6482075B1 (en) Process for planarizing an isolation structure in a substrate
KR20040014070A (ko) 반도체 소자의 트랜치 매립 방법
JP2000021971A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070608

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070608

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111007

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141014

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees