JPH08288380A - フィールドアイソレーションを備えた半導体装置および該装置の形成方法 - Google Patents

フィールドアイソレーションを備えた半導体装置および該装置の形成方法

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JPH08288380A
JPH08288380A JP8110163A JP11016396A JPH08288380A JP H08288380 A JPH08288380 A JP H08288380A JP 8110163 A JP8110163 A JP 8110163A JP 11016396 A JP11016396 A JP 11016396A JP H08288380 A JPH08288380 A JP H08288380A
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field isolation
trench
layer
isolation region
forming
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JP8110163A
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George R Meyer
ジョージ・アール・メイヤー
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Abstract

(57)【要約】 【課題】 同じ装置上に狭いおよび広いフィールドアイ
ソレーション領域のための平坦なフィールドアイソレー
ション構造を的確に形成できるようにする。 【解決手段】 狭いおよび広い、平坦なフィールドアイ
ソレーション領域７２，７４，１５２，１７２，１８２
が基板１０内にトレンチ５２，５４を形成することによ
って形成される。広い平坦なフィールドアイソレーショ
ン領域に対しては、トレンチ５２はフィールドアイソレ
ーション領域内に少なくとも１つのメサ部７６，１５
０，１７０，１８０を規定する。前記トレンチは材料６
２で満たされ平坦なフィールドアイソレーション領域を
形成するため研磨またはエッチングされ、広い平坦なフ
ィールドアイソレーション領域はメサ部７６，１５０，
１７０，１８０を含む。エッチングを使用でき、または
たとえあるにせよ最小のディッシングで研磨することが
でき、それはトレンチの幅が比較的狭いからである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
かつより特定には、フィールドアイソレーションを有す
る半導体装置および該装置を形成するプロセスに関す
る。
【０００２】
【従来の技術】数多くの種類のフィールドアイソレーシ
ョンプロセスおよび構造が現在存在する。１つの一般的
なフィールドアイソレーションプロセスはシリコンの局
部酸化（ＬＯＣＯＳ）である。伝統的なＬＯＣＯＳフィ
ールドアイソレーションに伴なう問題はアクティブ領域
への多すぎる侵食（ｅｎｃｒｏａｃｈｍｅｎｔ）および
フィールドアイソレーション領域の頭部と隣接のアクテ
ィブ領域との間のステップ高さの差が大きすぎることを
含む。修正されたバージョンのＬＯＣＯＳ（ポリバッフ
ァードＬＯＣＯＳ、側壁マスクフィールドアイソレーシ
ョン、その他）が侵食を低減しあるいはステップ高さの
差を低減するために開発されているが、フィールド酸化
の間の結晶欠陥の発生、耐酸化構造を除去したときの基
板のピットの発生、プロセスの複雑さの増大、その他を
含む他の問題を生じている。修正されたバージョンのＬ
ＯＣＯＳは少なくともいくらかの無視できない侵食を有
している。この明細書において使用される、伝統的なお
よび修正されたバージョンのＬＯＣＯＳフィールドアイ
ソレーション領域はＬＯＣＯＳ形フィールドアイソレー
ション領域と称する。
【０００３】前記トレンチフィールドアイソレーション
領域はほとんど侵食がないが、大きなトレンチフィール
ドアイソレーション領域は形成するのが困難である。図
１は、フィールドアイソレーション領域が形成されるべ
き広いトレンチ１２および狭いトレンチ１４を有する基
板の一部の断面図を示す。１つの実施形態では、トレン
チ１２は１０ミクロンまたはそれ以上の広さであり、ト
レンチ１４は０．５ミクロンの幅であり、両方のトレン
チは約４０００オングストロームの深さである。絶縁層
１６はトレンチ１２および１４を充填するために基板の
表面の上に横たわっている。層１６の厚さはそれが完全
に満たされるようにするため少なくともトレンチ１４と
同じ深さでなければならない。したがって、層１６は少
なくとも４０００オングストロームの厚さである。
【０００４】トレンチ１２が大きいため、図１に示され
る装置に対してはトレンチフィールドアイソレーション
領域を形成するのにエッチングは使用できない。等方性
エッチングはトレンチ１２内の絶縁層１６を事実上すべ
て除去する。異方性エッチングは絶縁層１６からスペー
サを形成する。該スペーサはトレンチ１２のエッジに沿
って横たわる。
【０００５】
【発明が解決しようとする課題】トレンチフィールドア
イソレーション領域は典型的には化学機械研磨によって
形成される。しかしながら、化学機械研磨は図２に示さ
れるように皿形のへこみまたはディッシング（ｄｉｓｈ
ｉｎｇ）を生じる結果となる。ディッシングにより、ト
レンチ１２のエッジと比較して絶縁層１６のより多くの
部分がトレンチの中央部から除去される。図２を参照す
ると、前記厚さ２０はトレンチ１２の深さのほんの少し
に過ぎない。極端な場合には、この厚さはゼロに低減さ
れることがある。
【０００６】ハイブリッドＬＯＣＯＳトレンチフィール
ドアイソレーション領域は典型的には伝統的なＬＯＣＯ
Ｓフィールドアイソレーションプロセスおよびトレンチ
アイソレーションプロセスを形成するために使用される
ものを含む工程によって形成される。これらのハイブリ
ッドフィールドアイソレーション領域は各々トレンチお
よび長い熱酸化工程の間に成長される典型的には少なく
とも２０００オングストロームの厚さの厚いフィールド
酸化物を含む。処理の複雑さに加えて、前記ハイブリッ
ドフィールドアイソレーション領域はまたかなりの侵
食、結晶欠陥、ステップ高さの差、その他を有する。簡
単に言えば、ハイブリッドＬＯＣＯＳトレンチフィール
ドアイソレーション領域は伝統的なＬＯＣＯＳフィール
ドアイソレーションの問題およびトレンチアイソレーシ
ョンプロセスからの付加的な工程を有する。双方とも望
ましくない。
【０００７】したがって、侵食、ステップ高さの差、結
晶欠陥、ディッシング、その他に関連する問題を引き起
こすことなしに同じ装置の上に狭いフィールドアイソレ
ーション領域および広いフィールドアイソレーション領
域のための平坦なフィールドアイソレーション構造を形
成する必要性が存在する。
【０００８】
【課題を解決するための手段】トレンチフィールドアイ
ソレーションプロセスが狭いおよび広い、平坦なフィー
ルドアイソレーション領域を形成するために使用され
る。前記狭いおよび広い、平坦なフィールドアイソレー
ション領域は基板内にトレンチを形成することによって
形成される。広い、平坦なフィールドアイソレーション
領域に対しては、前記トレンチは広いフィールドアイソ
レーション領域の周辺部分に沿って横たわりかつ少なく
とも１つのメサ部（ｍｅｓａ）を規定する。前記トレン
チは狭いおよび広い、平坦なフィールドアイソレーショ
ン領域を形成するために研磨またはエッチングされる材
料で満たされる。エッチングは前記フィールドアイソレ
ーション領域を形成するために使用できるが、それは前
記トレンチが広すぎないからである（通常５ミクロンよ
り大きくない幅）。研磨は、もしあるとしても、最小の
ディッシングと共に行なうことができ、これはまた前記
トレンチが広くなりすぎることがないからである。平面
図からわかるように、フィールドアイソレーション領域
内のメサ部は形成される装置の部品番号またはマスクセ
ットをよりよく識別するために言語文字を形成できる。
本発明は以下に述べる実施形態によってさらによく理解
できる。
【０００９】なお、本発明は実例によって説明され添付
の図面に制約されるものではない。また、各図面におけ
る要素は単純化および明瞭化を目的として示されており
必ずしも一定の割合で描かれていないことは当業者に容
易に理解できる。例えば、図面におけるいくつかの要素
の寸法は他の要素に関して誇張されており本発明の実施
形態の理解を改善している。
【００１０】
【発明の実施の形態】以下図面を参照してトレンチフィ
ールドアイソレーションを備えた半導体装置につき説明
する。
【００１１】図３は、本発明に係わるフィールドアイソ
レーション領域を形成するための処理流れ図を示す。ス
テップ３０において、研磨ストッパまたはエッチングス
トッパ層が半導体基板の上に形成される。この明細書に
おいて使用されているように、基板はベース材料と、も
しあれば、該ベース材料の上に横たわる何らかのエピタ
キシャル層を含む。例えば、半導体基板はｐ型単結晶シ
リコンウェーハを含むことができ、あるいは絶縁ベース
材料と該絶縁ベース材料の上に横たわるエピタキシャル
シリコン、ゲルマニウム−シリコン、またはシリコン−
カーバイド層を含むことができる。他の半導体基板はゲ
ルマニウム、ゲルマニウム−シリコン、シリコン−カー
バイト、ＩＩＩ−Ｖ半導体、その他を含む。
【００１２】ステップ３２においては、フィールドアイ
ソレーション領域のために基板内にトレンチがエッチン
グされる。ステップ３４において前記トレンチを充填す
るために絶縁層が被着される。ステップ３６において、
前記絶縁層は研磨されあるいはエッチングされる。ステ
ップ３８において、フィールドアイソレーション領域と
ならんで半導体基板内にアクティブ要素が形成される。
【００１３】図４は、ウェル領域４０を含む半導体基板
１０の一部の断面図を示す。この特定の実施形態では、
基板１０はｐ型単結晶シリコンウェーハでありかつウェ
ル領域４０はｎウェル領域である。層４２および４４が
基板１０およびｎウェル領域４０の上に形成される。層
４４は窒化シリコン、窒化ホウ素、窒化アルミニウム、
その他を含む研磨ストッパ層である。層４２は前記研磨
ストッパ層４４および基板１０の間の接着を促進するた
めに使用されるパッド層である。層４２は典型的には酸
化物を含む。層４２および４４は各々およそ１００〜５
００オングストロームの範囲の実質的に一様な厚さを有
する。層４２および４４の組合わされた厚さは典型的に
は約１０００オングストロームを超えずかつ通常５００
オングストロームより大きくない。
【００１４】前記研磨ストッパ層４４の上にレジスト層
（図示せず）が形成されかつパターニングされて前記研
磨ストッパ層４４の一部を露出する開口を提供する。ト
レンチ５２および５４は図５に示されるように基板１０
内にエッチングを行なうことによって形成される。該ト
レンチは通常２ミクロンまでの幅を有しかつ基板内へ約
１０００〜３０００オングストロームの範囲の深さを有
する。他の実施形態では、前記トレンチはより広くしあ
るいはより狭くすることができる。しかしながら、前記
トレンチは通常約５ミクロンより広くはなく、それはも
し研磨が行なわれた場合にディッシングが著しくなるか
らである。１つの実施形態では、トレンチ５２はほぼト
レンチ５４の幅と同じ幅を有する。他の実施形態では、
すべてのトレンチは装置を形成する上での最も小さな臨
界寸法の幅の５倍より広くない幅を有する。例えば、
０．３５ミクロンの技術によって形成された装置は典型
的には０．３５ミクロンのその最小臨界寸法を有する。
この場合、前記トレンチは約１．６５ミクロンより大き
くない幅を有する。前記レジスト層はトレンチ５２およ
び５４を形成した後に除去される。
【００１５】プロセスのこの時点で、トレンチ５２およ
び５４の底部および側部がチャネルストッパドーパント
によってドーピングされる。あるいは、前記チャネルス
トッパドーピング工程はフィールドアイソレーション領
域が形成された後に行なわれる。チャネルストッパ領域
は図面には示されていない。
【００１６】絶縁層６２が図６に示されるように基板１
０の上およびトレンチ５２および５４内に形成される。
絶縁層６２は充填材料であり、かつ典型的には酸化物ま
たは他の適切な材料を含む。絶縁層６２は典型的には比
較的順応的な（ｃｏｎｆｏｒｍａｌ）化学蒸着によって
形成される。層６２の厚さはトレンチ５２および５４を
充填するのに充分でなければならない。層６２の厚さは
少なくとも最も広いトレンチの幅の半分の厚さである。
もし最も広いトレンチが０．５０ミクロンであれば、絶
縁層は２５００オングストロームほどの薄さとすること
ができる。
【００１７】絶縁層６２は研磨ストッパ層４４の上に横
たわるその部分を除去するため研磨される。研磨の後
に、絶縁層６２は図７に示されるようにトレンチ５２お
よび５４内に横たわっている。図２の単一の大きなトレ
ンチ１２は図７においては一連のトレンチ５２によって
置き換えられていることに注目すべきである。充填され
たトレンチ５２およびメサ部７６の組合わせはフィール
ドアイソレーション領域７２を形成する。メサ部７６の
最も上の面は基板１０の主面８４およびフィールドアイ
ソレーション領域７２および７４の外側のｎウェル領域
４０とほぼ同じ高さに横たわっている。他の実施形態で
は、前記最も上の面８２は前記主面８４より低くない高
さに横たわる。フィールドアイソレーション領域７４は
メサ部を含まない。したがって、狭いおよび広い、平坦
なフィールドアイソレーション領域がディッシングまた
は侵食、結晶欠陥、基板のピット、その他なしに形成さ
れる。
【００１８】図８は、処理のこの時点における基板の平
面図を示す。層４２および４４は理解を容易にするため
図８には示されていない。部品領域８０および９０はフ
ィールドアイソレーション領域７２または７４に隣接し
て横たわっている。絶縁層６２はフィールドアイソレー
ション領域７２の周辺部に沿って横たわっている。前記
部品領域８０および９０は、それぞれ、基板１０および
ｎウェル領域４０の一部であり、それらの部分にトラン
ジスタ、容量、抵抗、その他の部分を含む部品が引き続
き形成される。
【００１９】図８に示される装置は大きな、広い、平坦
なフィールドアイソレーション領域７２および狭い、平
坦なフィールドアイソレーション領域７４を含む。フィ
ールドアイソレーション領域７２は少なくとも１０ミク
ロンの幅でありかつ比較的遠くに離れた部品領域８０ま
たは９０の間に横たわっている。フィールドアイソレー
ション領域７２はトレンチ内に絶縁層６２によって横方
向に囲まれたいくつかのメサ部７６を含む。通常、メサ
部７６はお互いから５ミクロンより大きく離れずに横た
わりかつ典型的にはお互いから２ミクロン以下である。
フィールドアイソレーション領域７４はメサ部７６を持
たずかつ比較的狭い間隔の部品領域８０および９０の間
に横たわっている。フィールドアイソレーション領域７
２および７４については、トレンチ５２および５４内の
すべてのポイント（図８では参照番号によって示されて
いない）はその最も近いメサ部７６または部品領域８０
または９０から２ミクロン以内に横たわっている。０．
５０ミクロンより小さな技術が使用された場合、メサ部
はお互いから１ミクロン以内に横たわり、かつトレンチ
内のすべてのポイントはメサ部または部品領域の０．５
０ミクロン以内に入る。
【００２０】前記研磨ストッパ層４４が図９に示される
ようにプラズマドライエッチング、ウェット化学エッチ
ング、その他によって基板から除去される。前記パッド
層４２は研磨ストッパ層４４と共にまたはその後に除去
される。絶縁層６２のいくつかはもしそれらが同じ材料
（すなわち、酸化物）を含んでおればパッド層４２と共
に除去される。
【００２１】図１０に示されるように、ゲート誘電体層
１０２が基板１０、ｎウェル領域４０、およびフィール
ドアイソレーション領域７２内のメサ部７６の上に形成
される。ゲート誘電体層１０２は酸化物、窒化物、窒化
酸化物（ｎｉｔｒｉｄｅｄｏｘｉｄｅ）、その他を含み
かつ約５０〜３００オングストロームの範囲の厚さを有
する。ゲート電極１１２，１１６および１１８およびロ
ーカル相互接続１１４が形成されかつ図１１に示されて
いる。ローカル相互接続１１４はメサ部７６の上に横た
わるが該メサ部７６には接触しない導電性部材である。
ローカル相互接続１１４はメサ部７６の５００オングス
トローム以内に横たわり、それはゲート誘電体層１０２
がメサ部７６およびローカル相互接続１１４の間に横た
わっているからである。
【００２２】図１２に示されるように処理が続けられて
実質的に完成した半導体装置１３０を形成する。Ｐ＋ド
ーピング領域１１２２および１１２４、Ｎ＋ドーピング
領域１１６２，１１６４，１１８２および１１８４が、
それぞれ、ｎウェル領域４０および基板１０内に形成さ
れる。Ｐ＋およびＮ＋ドーピング領域は金属−酸化物−
半導体電界効果トランジスタのためのソース／ドレイン
領域である。この明細書において使用されているよう
に、Ｐ＋，Ｎ＋および高濃度ドーピング領域は各々オー
ミックコンタクトの形成を可能にするために少なくとも
毎立方センチメートル当たり１Ｅ１９アトムのドーパン
ト濃度を有する。
【００２３】ドーピングされていない絶縁層２０および
ドーピングされた絶縁層１２２がゲート誘電体層１０
２、ゲート電極１１２，１１６および１１８、およびロ
ーカル相互接続１１４の上に形成される。絶縁層１２０
および１２２は酸化物、窒化物、その他を含む。ドーピ
ングされた絶縁層１２２はホウ素、リン、その他を含
む。ドーピングされていない絶縁層１２０はドーピング
された絶縁層１２２からのドーピングが関心事でないい
くつかの実施形態においては任意選択的なものである。
【００２４】コンタクト開口１２４が形成されかつロー
カル相互接続１１４まで延在する。コンタクトプラグ１
２６がコンタクト開口１２４内に形成される。コンタク
トプラグ１２６は、タングステン、多結晶シリコン、そ
の他のような、順応的に被着できる材料を含む。チタン
含有材料、金属窒化物、その他のような、接着またはバ
リア層はコンタクトプラグ１２６の一部である。相互接
続部１３１およびパッシベイション層１３３がドーピン
グされた絶縁層１２２およびコンタクトプラグ１２６の
上に形成される。相互接続部１３１は典型的にはアルミ
ニウム、銅、高融点金属、貴金属、その他を含み、かつ
パッシベイション層１３３は典型的には少なくとも１つ
の窒素含有層を含む。完成した部分においては、前記パ
ッシベイション層１３３はポリイミド層（図示せず）に
よって覆うことができる。装置１３０内に他の電気的接
続が行なわれるが図１２には示されていない。もし必要
であれば、さらに他の絶縁層および相互接続レベルを形
成できる。
【００２５】次に、本発明の別の実施形態につき説明す
る。フィールドアイソレーション領域７２および７４は
研磨に代えてエッチングにより形成できる。研磨ストッ
パ層４４はエッチングストッパ層に置き換えられ、該エ
ッチングストッパ層は窒化シリコン、窒化ホウ素、窒化
アルミニウム、シリコン、その他を含む。前記エッチン
グストッパ層は引き続き形成される絶縁層６２と異なる
ようにエッチングを行なう材料を含む必要がある。絶縁
層６２を形成した後に、該絶縁層をエッチングの前によ
り平坦にするために任意選択的なリフローステップを行
なうことができる。
【００２６】前記絶縁層６２がエッチングされてエッチ
ングストッパ層の上に横たわる絶縁層の部分を除去す
る。このエッチング工程はウェット、ドライ、等方性、
または異方性エッチング技術を使用できる。１つの実施
形態では、エンドポイント検出および計時オーバエッチ
ング（ｔｉｍｅｄ ｏｖｅｒｅｔｃｈ）を使用する異方
性ドライエッチング技術が行なわれる。該エッチングは
実質的に平坦なフィールドアイソレーション領域を形成
する。前記エッチングストッパ層はその後部品が形成さ
れるｎウェル領域４０および基板１０の部分から除去さ
れる。
【００２７】研磨ストッパおよびエッチングストッパの
実施形態の変形として、層４２または４４は必要とされ
ない。基板１０およびｎウェル領域４０はもしそれらが
絶縁層６２と異なるレートで研磨またはエッチングでき
れば研磨またはエッチングストッパとして作用すること
ができる。フィールドアイソレーション領域が形成され
た後かつ部品が形成される前に典型的には犠牲酸化（ｓ
ａｃｒｉｆｉｃｉａｌｏｘｉｄａｔｉｏｎ）が行なわれ
る。この酸化はもしそれらが研磨またはエッチングスト
ッパとして使用されていれば基板１０およびｎウェル領
域４０の最上部面への研磨またはエッチングの損傷を除
去する。
【００２８】トレンチ５２および５４が形成された後に
かつ絶縁材料６２がトレンチ５２および５４内に形成さ
れる前に短い熱酸化を行なうことができる。該熱酸化は
５００オングストロームより大きくない厚さの酸化物を
成長させる。多くの実施形態において、熱酸化は約１０
０〜３００オングストロームの厚さの範囲にある。この
短い熱酸化はトレンチを充填する場合にボイドが生じる
可能性を低減する。
【００２９】他の実施形態では、前記トレンチ５２およ
び５４は前に示したような絶縁層６２の代わりに半導体
または金属含有材料で満たすことができる。トレンチ５
２および５４を形成した後に、ｎウェル領域４０および
基板１０の露出部分が熱酸化されて図１３に示されるよ
うに約５０〜３００オングストロームの範囲の厚さを有
する酸化物層１３６を形成する。半導体または金属含有
材料含む層１３８が基板１０の上にかつトレンチ５２お
よび５４内に形成される。層１３８は図１３に示される
ように研磨またはエッチングされて層４２の上に横たわ
る層１３８の部分を除去し大きなフィールドアイソレー
ション領域１３２および狭いフィールドアイソレーショ
ン領域１３４を形成する。
【００３０】基板はさらに処理されて図１４に示される
ように部品（ｃｏｍｐｏｎｅｎｔｓ）を形成する。層４
２が除去されかつゲート誘電体層１０２および層１４２
が基板１０およびｎウェル領域４０の上に形成される。
層１４２はメサ部７６および層１３８の酸化された部分
を含む。ゲート誘電体層１０２の部分はｎウェル領域４
０およびフィールドアイソレーション領域１３２および
１３４の両側に直接隣接する基板１０から除去される。
ゲート電極１１２，１１６，１１８およびローカル相互
接続１１４は前に示したものと同様にして形成される。
高濃度ドープ領域１１２２，１１２４，１１６２，１１
６４，１１８２および１１８４がゲート電極１１２，１
１６および１１８に隣接して形成される。処理は前の実
施形態で前に説明したような実質的に完成した装置を形
成するために続けられる。
【００３１】さらに別の実施形態では、大きなメサ部１
５０が図１５に示されるように大きなフィールドアイソ
レーション領域１５２内に横たわっている。大きなフィ
ールドアイソレーション領域１５２を形成する上で、ト
レンチの幅は前に述べた制限を超えない。該トレンチは
絶縁層６２によって充填されかつ研磨またはエッチング
されてフィールドアイソレーション領域１５２および７
４を形成する。
【００３２】ローカル相互接続部１６０および１６２が
図１６に示されるよにうにメサ部１５０に広がっておれ
ば問題は予想されない。高濃度ドープ領域１６４，１６
６および１６８がメサ部１５０内に形成される。１つの
例として、ローカル相互接続部１６０および１６２の各
々とその下に横たわるドーピングされた領域１６４，１
６６および１６８の間の容量結合が１０パーセントであ
ると仮定する。また、ローカル相互接続部１６０の電位
が約３．３ボルトであり、かつローカル相互接続部１６
２およびドーピングされた領域１６４，１６６および１
６８が電気的にフローティングであると仮定する。１０
パーセントの容量結合においては、ドーピングされた領
域１６６の電位は約０．３３ボルトであり、かつローカ
ル相互接続部１６２の電位は約０．０３ボルトである。
０．０３ボルトにおいては、ローカル相互接続部１６２
はセンスアンプその他によって高電位の論理状態である
と誤るべきではない。
【００３３】別の形態として、メサ部１５０は高濃度ド
ーピング工程の間にマスクして領域１６４，１６６およ
び１６８が形成されるのを防止することができる。同様
に、前の実施形態からのメサ部７６はまた前記Ｐ＋およ
びＮ＋ドーピング領域１１２２，１１２４，１１６２，
１１６４，１１８２および１１８４が形成されるステッ
プの間マスクすることができる。
【００３４】数多くのデジタル論理回路は５ボルトより
高くない絶対値を有する電位で動作する。しかしなが
ら、入力保護回路は典型的には９ボルトより高い電位に
対して保護しなければならず、それはゲート誘電体層１
０２のブレークダウン電圧は約１０ボルトとなるからで
ある。同様に、アナログ−デジタル半導体装置は１０ボ
ルトより高い電位で動作することができる。この明細書
において使用されている、高電位部品はＶＤＤ，ＶＣＣ
またはゲート誘電体層のブレークダウン電圧よりも高い
絶対値を有する電位に対して設計された部品であり、か
つ低い電位の部品はＶＤＤ，ＶＣＣまたはゲート誘電体
層のブレークダウン電圧より高くない絶対値を有する電
位に対して設計された部品である。
【００３５】ある形式の入力保護回路または高電位部品
を含む装置に対しては、これらの回路または部品はＬＯ
ＣＯＳ形フィールドアイソレーション領域に隣接して形
成され、かつ低い電位の部品は上に述べた平坦なトレン
チフィールドアイソレーション領域に隣接して形成され
る。ＬＯＣＯＳ形フィールドアイソレーション領域が使
用できるのは、入力保護回路および高い電位の部品は典
型的にはデジタル論理またはメモリセルにおいて使用さ
れる低い電位の部品よりも大きくかつ侵食は通常問題で
はなくあるいは望ましいものとさえなるからである。さ
らに、前記フィールドアイソレーション領域のいずれも
この実施形態ではハイブリッドＬＯＣＯＳトレンチフィ
ールドアイソレーション領域ではない。
【００３６】平坦なトレンチフィールドアイソレーショ
ン領域およびＬＯＣＯＳ形フィールドアイソレーション
領域の双方を有する装置を形成する上で、前記平坦なト
レンチフィールドアイソレーション領域は上に述べたよ
うに低い電位の部品が形成されている位置に隣接して形
成される。ゲート誘電体層１０２を形成する前に、入力
保護回路または高電位部品が形成されるべき場所に隣接
して酸化マスクが形成されかつパターニングされる。前
記平坦なトレンチフィールドアイソレーション領域は該
酸化マスクによって覆われる。
【００３７】熱酸化が行なわれて酸化物マスクによって
覆われていない基板またはウェル領域の部分からＬＯＣ
ＯＳ形フィールドアイソレーション領域を形成する。該
熱酸化は基板またはウェル領域から約３０００〜７００
０オングストロームの厚さの酸化物を成長させる。トレ
ンチフィールドアイソレーション領域および低い電位の
部品の領域が該酸化マスクによって熱酸化から保護され
る。ＬＯＣＯＳ形フィールドアイソレーション領域を形
成した後、酸化マスクが除去され、かつ部品または回路
が形成される。ＬＯＣＯＳ形フィールドアイソレーショ
ン領域の一部は入力保護回路のための厚いフィールド酸
化膜ゲート誘電体として使用できる。
【００３８】図１７および図１８は本発明の別の実施形
態の平面図を示す。図１７においては、フィールドアイ
ソレーション領域１７２は１組の同心のメサ部１７０を
含む。他の組の同心のメサ部１７０は他の位置に形成さ
れるが図１７には示されていない。図１８においては、
メサ部１８０は、装置の平面図から、メサ部１８０がフ
ィールドアイソレーション領域１８２内のアルファベッ
ト文字を形成するように形成されている。アルファベッ
ト文字の他に、漢字または中国語の文字、数字、その他
を含む任意の種類の言語文字を使用できる。前記トレン
チの幅はディッシングの機会を低減するため制御され
る。図１７および図１８においては、メサ部はほぼ任意
の形状または幅を持つことができる。しかしながら、ト
レンチは通常５ミクロンより広くない。図１８において
は、付加的なメサ部１８０（アルファベット文字の他
に）が存在してトレンチが広くなりすぎるのを防止して
いる。
【００３９】
【発明の効果】広い平坦なトレンチフィールドアイソレ
ーション領域が研磨またはエッチングによって形成でき
る。研磨については、ディッシングの可能性が低減され
るが、それは広いトレンチが使用されないからである。
また、エッチングは、広いトレンチが使用されないため
該トレンチを充填するために使用される絶縁層の大部分
を除去することなく広い平坦なフィールドアイソレーシ
ョン領域を形成する上で使用できる。
【００４０】本発明の他の利点は広い平坦なフィールド
アイソレーション領域を形成する上でエッチングを使用
できることである。化学機械研磨装置を買わなければな
らないことには大きな資本が関連する。研磨は製造設備
にとって比較的新しいものであり、一方エッチングは何
１０年にわたり使用されてきている。製造設備は通常新
しいプロセス技術を開発しなければならないことに比べ
て親しみやすい技術を使用する方がより快適である。研
究室で使われる多くのプロセスは製造設備に対して受け
入れ可能な歩どまりを提供しない。時間にわたり一定の
研磨速度を維持することも研磨に伴なう問題であった。
【００４１】研磨は典型的には研磨スラリー内の粒子の
ためよごれる操作である。これは研磨機器を工場の他の
部分から分離させ、余分のスペースをどこかに割当てる
ことを要求する。プラズマエッチング機器を使用できる
ことは化学機械的研磨器のコストまたは粒子の問題を生
じることなく装置を形成する比較的正常なプロセスを可
能にする。
【００４２】同様に、広い平坦なフィールドアイソレー
ション領域はレジスト−エッチバックプロセス（ｒｅｓ
ｉｓｔ−ｅｔｃｈ ｂａｃｋ ｐｒｏｃｅｓｓ）なしに
形成できる。レジスト−エッチバックは、レジストおよ
びトレンチ充填材料（すなわち、酸化物）のエッチング
速度が近くに保たれなければならないため達成するのが
困難である。本発明の実施形態において使用されるエッ
チング工程は平坦化ステップの間にレジストなしにトレ
ンチ充填材料をエッチングする。
【００４３】ＬＯＣＯＳ形フィールドアイソレーション
またはハイブリッドＬＯＣＯＳトレンチフィールドアイ
ソレーション構造を使用したフィールドアイソレーショ
ンと比較してトレンチフィールドアイソレーションを使
用すると高い部品密度が達成できる。本発明に係わるト
レンチフィールドアイソレーションは事実上侵食（ｅｎ
ｃｒｏａｃｈｍｅｎｔ）がなく、かつしたがって、貴重
な基板領域が浪費されない。結晶欠陥、基板ピット、お
よびステップ高さの差に関連する問題は前記平坦なトレ
ンチフィールドアイソレーション領域が使用されれば事
実上除去される。
【００４４】本発明の他の利点はフィールドアイソレー
ション領域において言語文字を使用できることである。
典型的には、ロットおよびウェーハ番号が基板のエッジ
に沿って刻みつけられる。これらの番号はそれら自体で
は使用されるマスクセットの部品番号を識別させない。
該部品番号は典型的には相互接続層がパターニングされ
たときに装置の上に始めて現われる。しかしながら、数
多くの工程がこの工程に先行する。フィールドアイソレ
ーションは典型的には処理の早期に形成されかつ部品番
号またはマスクセットを識別するために使用できる。こ
れらの番号はその部品番号またはマスクセットに対する
正しいマスクが使用されていることを確認するために使
用できる。前記文字はまた装置が製造された製造設備を
識別させることができる。
【００４５】他の利点は本発明の上記実施形態は何らか
の新しいまたは限界的な処理工程を開発することなくフ
ィールドアイソレーションが形成できることである。処
理の統合は比較的容易であることが予期される。
【００４６】以上の説明において、本発明がその特定の
実施形態に関して説明された。しかしながら、添付の特
許請求の範囲に記載された発明から離れることなく種々
の修正および変更を行なうことが可能なことは明らかで
あろう。したがって、本明細書および図面は制限的な意
味ではなく例示的なものと考えられるべきである。
【図面の簡単な説明】
【図１】トレンチおよび絶縁層を形成した後の半導体基
板の一部を示す断面図である。
【図２】絶縁層を研磨した後の図１の基板を示す断面図
である。
【図３】本発明の一実施形態に係わるフィールドアイソ
レーション領域の形成のための処理の流れ図である。
【図４】基板内にウェル領域をかつ基板上に２つの層を
形成した後の半導体基板の一部を示す断面図である。
【図５】本発明の一実施形態に係わるトレンチを形成し
た後の図４の基板の断面図である。
【図６】基板上にかつトレンチ内に絶縁層を形成した後
の図５の基板の断面図である。
【図７】絶縁層を研磨した後の図６の基板の断面図であ
る。
【図８】絶縁層を研磨した後の図６の基板の平面図であ
る。
【図９】研磨ストッパ層を除去した後の図７の基板の断
面図である。
【図１０】ゲート誘電体層を形成した後の図９の基板の
断面図である。
【図１１】多結晶シリコンゲート電極およびローカル相
互接続部を形成した後の図１０の基板の断面図である。
【図１２】実質的に完成した装置を形成した後の図１１
の基板の断面図である。
【図１３】本発明の他の実施形態にしたがって形成され
たフィールドアイソレーション領域を含む半導体基板の
一部の断面図である。
【図１４】本発明の他の実施形態にしたがって形成した
フィールドアイソレーション領域を含む半導体基板の一
部を示す断面図である。
【図１５】本発明のさらに他の実施形態にしたがって形
成したフィールドアイソレーション領域を含む半導体基
板の一部の平面図である。
【図１６】本発明のさらに他の実施形態にしたがって形
成したフィールドアイソレーション領域を含む半導体基
板の一部の断面図である。
【図１７】本発明のさらに別の実施形態にしたがってフ
ィールドアイソレーション領域を形成した後の半導体基
板の一部を示す平面図である。
【図１８】本発明のさらに他の実施形態にしたがってフ
ィールドアイソレーション領域を形成した後の半導体基
板の一部を示す平面図である。
【符号の説明】
１０ 半導体基板 ５２，５４ トレンチ ７２，７４，１５２，１７２，１８２ 平坦なフィール
ドアイソレーション領域 ７６，１５０，１７０，１８０ メサ部 ６２ 充填材料 １８０ メサ部 ８０，９０ 部品領域 １１４ 相互接続部 １０２ 誘電体層 １３０ 半導体装置

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置（１３０）であって、 第１の高さに横たわる表面を有する部品領域（８０，９
    ０）、そしてフィールドアイソレーション領域（７２）
    であって、 前記部品領域（８０，９０）に隣接して横たわるトレン
    チ（５２）、 前記第１の高さより低くない第２の高さで横たわる表面
    を有するメサ部（７６）、および前記トレンチ（５２）
    内に横たわる充填材料（６２）であって、該充填材料は
    前記メサ部（７６）および前記部品領域（８０，９０）
    の間に横たわっているもの、を含む前記フィールドアイ
    ソレーション領域（７２）、 を具備することを特徴とする半導体装置（１３０）。
  2. 【請求項２】 半導体装置（１３０）であって、 基板（１０）、 前記基板（１０）内に横たわる部品領域（８０）であっ
    て、該部品領域（８０）は第１の側部および該第１の側
    部と対向する第２の側部を有するもの、 第１のフィールドアイソレーション領域（７４）であっ
    て、 前記基板（１０）の上に横たわり、 前記部品領域（８０）の前記第１の側部に隣接して横た
    わり、かつメサ部を含まない、 前記第１のフィールドアイソレーション領域（７４）、
    そして第２のフィールドアイソレーション領域（７２）
    であって、 前記基板（１０）の上に横たわり、 前記部品領域（８０）の第２の側部に隣接して横たわ
    り、かつ充填材料（６２）および複数のメサ部（７６）
    を含み、該充填材料（６２）は前記メサ部（７６）の各
    々を横方向に囲んでいる、前記第２のフィールドアイソ
    レーション領域（７２）、 を具備することを特徴とする半導体装置（１３０）。
  3. 【請求項３】 フィールドアイソレーション領域（７
    ２）を有する半導体装置（１３０）を形成する方法であ
    って、 主面を有する基板（１０）上に第１の層（４４）を形成
    する段階、 前記第１の層（４４）を通りかつ前記基板（１０）内に
    トレンチ（５２）を形成する段階であって、該トレンチ
    （５２）はメサ部（７６）および前記フィールドアイソ
    レーション領域（７２）の周辺部の間に横たわるもの、 前記トレンチ（５２）内に充填層（６２）を形成する段
    階であって、該充填層（６２）および前記メサ部（７
    ６）の組合わせは前記フィールドアイソレーション領域
    （７２）内に横たわっているもの、そして前記充填層
    （６２）の一部を除去して平坦な面を有するフィールド
    アイソレーション領域（７２）を形成する段階であっ
    て、前記メサ部（７６）は前記主面より低くない高さに
    横たわっているもの、 を具備することを特徴とするフィールドアイソレーショ
    ン領域（７２）を有する半導体装置（１３０）を形成す
    る方法。
  4. 【請求項４】 フィールドアイソレーション領域（７
    ２）を有する半導体装置（１３０）を形成する方法であ
    って、 主面を有する基板（１０）上に第１の層（４４）を形成
    する段階、 前記第１の層（４４）を通りかつ前記基板（１０）内に
    トレンチ（５２）を形成する段階であって、該トレンチ
    （５２）はメサ部（７６）および前記フィールドアイソ
    レーション領域（７２）の周辺部の間に横たわっている
    もの、 前記トレンチ（５２）内に充填層（６２）を形成する段
    階であって、該充填層（６２）および前記メサ部（７
    ６）の組合わせは前記フィールドアイソレーション領域
    （７２）内に横たわっているもの、 前記充填層（６２）の一部を除去して平坦な面を有する
    フィールドアイソレーション領域（７２）を形成する段
    階、 前記メサ部の上に誘電体層（１０２）を形成する段階、
    そして前記誘電体層（１０２）およびメサ部（７６）の
    上に相互接続部（１１４）を形成する段階であって、該
    相互接続部（１１４）は前記メサ部（７６）から５００
    オングストローム以内に横たわっているもの、 を具備することを特徴とするフィールドアイソレーショ
    ン領域（７２）を有する半導体装置（１３０）を形成す
    る方法。
  5. 【請求項５】 半導体装置（１３０）を形成する方法で
    あって、 基板（１０）の上に第１の層（４４）を形成する段階で
    あって、該第１の層（４４）は１０００オングストロー
    ムより小さな厚さを有するもの、 前記第１の層（４４）を通りかつ前記基板（１０）内に
    第１のトレンチ（５４）および第２のトレンチ（５２）
    を形成して部品領域（８０）を規定する段階であって、 前記部品領域（８０）は第１の側部および該第１の側部
    に対向する第２の側部を有し、 前記第１のトレンチ（５４）は前記部品領域（８０）の
    第１の側部に隣接して横たわり、かつ前記第２のトレン
    チ（５２）は前記部品領域（８０）の第２の側部に隣接
    して横たわりかつメサ部（７６）を規定する、第１のト
    レンチ（５４）および第２のトレンチ（５２）を形成す
    る段階、そして第１のフィールドアイソレーション領域
    （７４）および第２のフィールドアイソレーション領域
    （７２）を形成するために前記第１および第２のトレン
    チ（５４および５２）内に充填層（６２）を形成する段
    階であって、 前記第１のフィールドアイソレーション領域（７４）は
    少なくとも部分的に前記第１のトレンチ（５４）内に横
    たわり、 前記第２のフィールドアイソレーション領域（７２）は
    少なくとも部分的に前記第２のトレンチ内に横たわりか
    つ前記メサ部（７６）を含み、かつ前記充填層は前記メ
    サ部（７６）を横方向に囲んでいる、前記充填層（６
    ２）を形成する段階、 を具備することを特徴とする半導体装置（１３０）を形
    成する方法。
JP8110163A 1995-04-06 1996-04-05 フィールドアイソレーションを備えた半導体装置および該装置の形成方法 Pending JPH08288380A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0844660A1 (en) * 1996-11-26 1998-05-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002016131A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6677623B2 (en) 1996-05-28 2004-01-13 Kabushiki Kaisha Toshiba Bed structure underlying electrode pad of semiconductor device and method for manufacturing same
JP2014187377A (ja) * 2014-05-23 2014-10-02 Renesas Electronics Corp 半導体装置及びその製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
US6117748A (en) * 1998-04-15 2000-09-12 Worldwide Semiconductor Manufacturing Corporation Dishing free process for shallow trench isolation
KR100280487B1 (ko) * 1998-06-05 2001-03-02 김영환 반도체소자에서의소자격리구조및그격리방법
FR2785090B1 (fr) * 1998-10-23 2001-01-19 St Microelectronics Sa Composant de puissance portant des interconnexions
KR100280809B1 (ko) * 1998-12-30 2001-03-02 김영환 반도체 소자의 접합부 형성 방법
US6396158B1 (en) 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
TW445572B (en) * 1999-07-20 2001-07-11 Taiwan Semiconductor Mfg Inter-metal dielectric forming method in metallization processing
US6229640B1 (en) * 1999-08-11 2001-05-08 Adc Telecommunications, Inc. Microelectromechanical optical switch and method of manufacture thereof
US6316282B1 (en) * 1999-08-11 2001-11-13 Adc Telecommunications, Inc. Method of etching a wafer layer using multiple layers of the same photoresistant material
US6350659B1 (en) * 1999-09-01 2002-02-26 Agere Systems Guardian Corp. Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
JP4307664B2 (ja) * 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US6482716B1 (en) * 2000-01-11 2002-11-19 Infineon Technologies North America Corp. Uniform recess depth of recessed resist layers in trench structure
US7061111B2 (en) * 2000-04-11 2006-06-13 Micron Technology, Inc. Interconnect structure for use in an integrated circuit
IT1317516B1 (it) * 2000-05-11 2003-07-09 St Microelectronics Srl Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione.
DE10041084A1 (de) * 2000-08-22 2002-03-14 Infineon Technologies Ag Verfahren zur Bildung eines dielektrischen Gebiets in einem Halbleitersubstrat
DE10041691A1 (de) * 2000-08-24 2002-03-14 Infineon Technologies Ag Halbleiteranordnung
US6614062B2 (en) 2001-01-17 2003-09-02 Motorola, Inc. Semiconductor tiling structure and method of formation
KR100428804B1 (ko) * 2001-02-23 2004-04-29 삼성전자주식회사 반도체 제조 공정의 막질 형성 방법, 이를 이용한 트렌치 격리 형성 방법 및 그에 따른 소자 분리 트렌치 격리 구조
JP4982921B2 (ja) * 2001-03-05 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6801682B2 (en) 2001-05-18 2004-10-05 Adc Telecommunications, Inc. Latching apparatus for a MEMS optical switch
US6611045B2 (en) 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
US6514805B2 (en) * 2001-06-30 2003-02-04 Intel Corporation Trench sidewall profile for device isolation
AU2002352783A1 (en) * 2001-11-20 2003-06-10 The Regents Of The University Of California Methods of fabricating highly conductive regions in semiconductor substrates for radio frequency applications
US6693357B1 (en) * 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
EP1706899A4 (en) * 2003-12-19 2008-11-26 Third Dimension 3D Sc Inc PLANARIZATION PROCESS FOR MANUFACTURING SUPERJUNCTION DEVICE
US7091106B2 (en) * 2004-03-04 2006-08-15 Advanced Micro Devices, Inc. Method of reducing STI divot formation during semiconductor device fabrication
FR2878081B1 (fr) * 2004-11-17 2009-03-06 France Telecom Procede de realisation d'antennes integrees sur puce ayant une efficacite de rayonnement ameliore.
US7256119B2 (en) * 2005-05-20 2007-08-14 Semiconductor Components Industries, L.L.C. Semiconductor device having trench structures and method
JP4991134B2 (ja) * 2005-09-15 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20080245258A1 (en) * 2007-04-06 2008-10-09 General Electric Company Pressure-balanced electric motor wheel drive for a pipeline tractor
US7985655B2 (en) * 2008-11-25 2011-07-26 Freescale Semiconductor, Inc. Through-via and method of forming
US7923369B2 (en) * 2008-11-25 2011-04-12 Freescale Semiconductor, Inc. Through-via and method of forming
CN102709227A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 浅沟槽隔离平坦化方法以及半导体制造方法
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US20150097224A1 (en) * 2013-10-08 2015-04-09 Spansion Llc Buried trench isolation in integrated circuits
US9312135B2 (en) * 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59186342A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6015944A (ja) * 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置
FR2562326B1 (fr) * 1984-03-30 1987-01-23 Bois Daniel Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US4980311A (en) * 1987-05-05 1990-12-25 Seiko Epson Corporation Method of fabricating a semiconductor device
US4958213A (en) * 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US4916087A (en) * 1988-08-31 1990-04-10 Sharp Kabushiki Kaisha Method of manufacturing a semiconductor device by filling and planarizing narrow and wide trenches
JPH0272745A (ja) * 1988-09-08 1990-03-13 Fujitsu Ltd 波形整形回路
JP2870793B2 (ja) * 1989-04-14 1999-03-17 日本電気株式会社 半導体装置の製造方法
JPH0324762A (ja) * 1989-06-22 1991-02-01 Hitachi Ltd 半導体集積回路装置
JPH0358484A (ja) * 1989-07-27 1991-03-13 Toshiba Corp 半導体装置とその製造方法
JP2715581B2 (ja) * 1989-07-31 1998-02-18 松下電器産業株式会社 半導体装置及びその製造方法
US5223736A (en) * 1989-09-27 1993-06-29 Texas Instruments Incorporated Trench isolation process with reduced topography
US5064683A (en) * 1990-10-29 1991-11-12 Motorola, Inc. Method for polish planarizing a semiconductor substrate by using a boron nitride polish stop
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JPH05109886A (ja) * 1991-10-17 1993-04-30 N M B Semiconductor:Kk フイールドシールド分離構造の半導体装置およびその製造方法
US5177028A (en) 1991-10-22 1993-01-05 Micron Technology, Inc. Trench isolation method having a double polysilicon gate formed on mesas
EP0545263B1 (en) * 1991-11-29 2002-06-19 Sony Corporation Method of forming trench isolation having polishing step and method of manufacturing semiconductor device
JPH05190663A (ja) * 1992-01-07 1993-07-30 Iwatsu Electric Co Ltd 半導体集積回路の製造方法
US5292689A (en) * 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5358884A (en) * 1992-09-11 1994-10-25 Micron Technology, Inc. Dual purpose collector contact and isolation scheme for advanced bicmos processes
US5350941A (en) * 1992-09-23 1994-09-27 Texas Instruments Incorporated Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench
JP3157357B2 (ja) * 1993-06-14 2001-04-16 株式会社東芝 半導体装置
US5434446A (en) * 1993-07-07 1995-07-18 Analog Devices, Inc. Parasitic capacitance cancellation circuit
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5374583A (en) * 1994-05-24 1994-12-20 United Microelectronic Corporation Technology for local oxidation of silicon
US5380671A (en) * 1994-06-13 1995-01-10 United Microelectronics Corporation Method of making non-trenched buried contact for VLSI devices
TW299458B (ja) * 1994-11-10 1997-03-01 Intel Corp
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5789793A (en) * 1995-07-31 1998-08-04 Kurtz; Anthony D. Dielectrically isolated well structures

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677623B2 (en) 1996-05-28 2004-01-13 Kabushiki Kaisha Toshiba Bed structure underlying electrode pad of semiconductor device and method for manufacturing same
EP0844660A1 (en) * 1996-11-26 1998-05-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
KR100403012B1 (ko) * 1996-11-26 2004-02-05 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
JP2002016131A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2014187377A (ja) * 2014-05-23 2014-10-02 Renesas Electronics Corp 半導体装置及びその製造方法

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