JPH0324762A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野１ 本発明は、半導体集積回路装置、更に詳しく言えば、半
導体基板に設けられたウェル領域をウェル領域表面から
上記半導体基板に延びる分離用溝を設けて複数の同一導
電型のウェル領域を構成した半導体集積回路装置、特に
、分離された複数の同一導電型ウェル領域にメモリセル
を形威し．他のウェル領域と異なる電位が印加されるウ
ェル領域を有する半導体記憶装置に適用して有効な技術
に関するものである． （従来の技術） 半導体基板上のウェルに複数の回路ブロックあるいは素
子を高密度に形成し、しかも、その回路ブロックや素子
の分離を確実に行う技術として、ウェルにウェル表面か
ら上記半導体基板に至る分離用溝を設ける技術が知られ
ている。 このような、半導体集積回路装置として、本発明者等の
発明によるＥＥＰＲＯＭ（エレクトリカリイ・イレイザ
ブル・プログラマブル・リード・オンリー・メモリ”Ｅ
ｌｅｃｔｒｉｃａｌｌｙ−Ｅｒａｓａｂｌｅ−Ｐｒｏｇ
ｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅ＋＊ｏｒ
ｙ”）の半導体集積回路装置がある（公開特許公報　昭
６１−２８１５４６『半導体集積回路装置」）。 上記Ｅ　Ｅ　Ｐ　ＲＯＭでは半導体基板上の分離用溝に
よって分離された同一導電型のウェルに多数のメモリセ
ルを形成し、メモリセルを一定数（例えば１バイト）ご
とに書替あるいは読み出し等ができるように、上記一定
数のメモリセル群ごとに分離用溝でウェルを囲んで分離
するように構成されている．

【発明が解決しようとする課題】

本発明者等の実験によれば上記従来技術よる半導体集積
回路装置は集積密度の向上においては有効であるが、製
造において不良品の発生があり、また、半導体集積回路
装置の使用時に特性劣化が生じることが時々発生した。 そしてその原因がウェル分離のための分離用溝の形態に
よることを見出した。すなわち上記従来技術による分離
用溝は、第１９図に示すように、ウェルｌ内で分離用溝
２がメモリセル群を完全に囲む形になっているため、Ｃ
およびＤに示すように分離用溝の交叉部，すなわち角部
、Ｔ部、十字部を有し、第２０図に示すように分離用溝
２の充填材の内部に空洞、即ち「す」１２を生じたり、
交叉部に歪が集中することによって、応力による接合リ
ーク或いは機械的破壊が起こる事が不良品あるいは特性
劣化の原因であることが分かった。 従って、本発明の目的は，分離用溝の充填材の内部に「
す」を発生したり、応力集中を起すことなく、しかも分
離用満を用いて高密度の半導体集積回路装置を実現する
ことである． 本発明め他の目的は上記分離用溝を用いて不良品の発生
が少ない半導体メモリの集積回路装置を実現するとこで
ある．

【ｌＩ題を解決するための手段】

上記目的を達或するために、半導体基板に設けられたウ
ェル領域を、その表面から深さ方向に延びる分離用溝に
よって分離された複数の同一導電型のウェル領域を有す
る半導体集積回路装置において、上記分離用溝は交叉部
を持たない形状、すなわち、分離用溝を実質的に直線状
にし、分離用溝の平面方向の長さを分離前のウェルの上
記分離用溝方向の幅より長く形威した．ここで直線状と
は角部、Ｔ部、十字部を持たず、ほぼ直線状であればよ
い。 半導体集積回路装置として、メモリセルと周辺回路とを
もつ半導体メモリ装置を構成する場合、メモリセル及び
メモリセルと同一導電型のＭＯＳトランジスタから構處
される周辺回路は上記分離用溝で分離されたウェルに形
威し、分離用溝で分離されない方向には、メモリセルの
設置されているウェルと反対導電型ウェルに設置される
周辺回路が配置される．即ち、メモリセルと反対導電型
のＭＯＳトランジスタで構成される周辺回路が配置され
る。 また、分離用溝で分離されるウェル内に形成されるメモ
リセル数、即ち、ビット数は、バイト単位あるいはその
整数倍、または、上記バイトの整数倍にエラー補正コー
ドのビット数を加えた読み出し書き込み単位と一致する
ように設定されることが望ましい．

【作用】

ウェルを分離する分離用溝が交叉部を持たず、ほぼ直線
であるため、分離用溝部に充填する材料が均一に溝内部
に埋まることとなり、溝内部に「す」が発生したり不均
一に形成されることは極めて少なくなる．又，交叉部な
どの角部に熱的あるいは機械的な応力が集中する割合も
小さく，破壊したり、電気的リークを発生する原因が取
り除かれることとなり、半導体集積回路装置の製造にお
ける歩留まり、特性、信頼性が向上する．

【実施例】

第１図は本発明による半導体集積回路装置の一実施例の
構成図、特に、ＥＥＦＲＯＭの平面図を示す．第１図に
おいて点線で囲む部分は半導体基板上に形成されたウェ
ル領域を示す．同図の八一Ａ′及びＢ−Ｂ　’の断面構
造をそれぞれ第２図及び第３図に示す．ｎ型半導体基板
１３上に形成されたｐ導電型ウェル領域１は直線状の並
行な溝２一ｌ〜２　−　ｎ　＋　１によって複数の分離
されたウェル領域１　−　Ｌ　，　１　−　１　〜１　
−　ｎ　，　１　−　Ｈに分離されている．分離用溝は
ウェル表面の平面方向には、ウェル１の溝方向（第１図
の上下方向）の幅より長く、ウェル表面から垂直方向に
は、ウェルより深く基板１３に至る深さを有している．
分離されたｐ導電型ウェル領域１−１〜１−ｎ（第２図
は簡明のため１−１のみを示す）にはｎ導電型メモリセ
ルのアレイが、また、分離されたｐ導電型ウェル領域１
−Ｌ，１−Ｒにはｎチャンネル型トランジスタで構成さ
れた周辺回路が配置される。また、第３図に示されるよ
うに第１図のＢ−Ｂ’方向に配置されたウェル領域ｌと
反対導電型、すなわちｎ導ｉｔ型ウェル５−１．５−２
には、メモリセルと反対導電型のＭＯＳ｝−ランジスタ
で構成された周辺回路が形成される．更に，周辺回路が
形成されるウェル５−１、５−２、３−１及び３−２は
ウェル１と反対導電型であるｎ導電型ウェルである。又
、ウェル３−３はウェル５−２と反対導電型のウェルが
形或されている。第２図から明らかなように、ｎ導電型
半導体基板ｌ３上のｐ導電型ウェル１を分離するための
分離用溝２−１〜２−ｎはウェル表面から深さ方向に、
そのウェルよりも深い溝２が形或される．第２図に示さ
れるように第１図のＡ−Ａ　’断面ではメモリセルアレ
ーから分離用溝２−１あるいは２−（ｎ＋１）で分離さ
れる周辺回路は、Ｐ導電型ウェル１−Ｌあるいは１−Ｒ
内にメモリアレーと同じｎチャネル型トランジスタによ
って構成される周辺回路が配置される． 次に、第４図ないし第１２図を用いてウェル分離のため
の分離用溝形成プロセスについて説明する． 第１工程では、基板比抵抗１０ΩＣｍのｎ導電型半導体
基板１３上に、ｐ導電型ウェル１を形成する（第４図）
．ウェル１は、ｐ型不純物としてボロン（Ｂ）を２〜３
Ｘ１０”ｃｍ−’ドープして、１２００℃−６時間で引
き延ばした。ウェル１の深さは４μｍ程度である。 第２工程では、アクティブ領域とフィールド領域の境界
として、従来技術の延長でＬ　Ｏ　Ｇ　Ｏ　Ｓ　（ＬＯ
Ｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）
分離帯１５を形成する（第５図）． 第３工程では、このＬＯＧＯＳ分離帯１５に分離用溝２
を形成する（第６図）。ホトレジスト材をマスクとして
異方性のドライエッチにより，例えば、低温のμ波プラ
ズマエッチ法を用いて、Ｌｏｃｏｓのシリコン酸化膜と
シリコン基板とを連続的に溝エッチを行う。このとき分
離用溝２の幅は１μｍ程度、深さは５μｍ程度である。 又、分離用′ＦＲ２はウェル１を突き抜けてｎ型半導体
基板ｌにまで届いでいる．なお、分離用溝２の内部にな
るほどその幅を狭くなるようにしている．その傾斜は８
５゜程度である。 第４工程では、分離用溝２の側壁を熱酸化して、酸化絶
縁膜１６で分離用溝２を被覆する（第７図）。側壁酸化
絶縁膜１６の厚さは１００ｎｍ程度としている． 第５工程では、分離用溝２の底にｎ型不純物１８をドー
プして電気的分離を行う（第８図）．不純物はリン（Ｐ
）を↓Ｏ”Ｃｍ’−”垂直にドープしている。 第６工程では、この分離用溝部２に充填されるようにポ
リシリコン１９を堆積する（第９図）。 このとき溝２が埋まるようにポリシリコンの厚さは少な
くとも溝幅の２分のｌ以上、即ち、０．　５μｍ以上堆
積している．分離用溝２に傾斜を設けていることから、
溝の奥から充填されていき、内部にｒす」が形成される
ことはない． 第７工程では、充填したポリシリコンｌ９をバックエッ
チして、溝部２のみにポリシリコン１９を残す（第１０
図）． しかる後、第８工程では、この分離用溝２にキャップを
設けるために高温低圧ＣＶＤ膜２０を堆積する（第１ｌ
図〉。 最後に、ホトマスクを用いて溝部２のみに、上記ＣＶＤ
Ｉｌｉ２０を残し、キャップを形成する（第ｌ２図）． 以上の工程によってきた分離されたウェル領域にメモリ
セルや回路素子を作る工程は通常の半導体プロセスをで
行われるので、説明を省く．第１３図ないし第１７図は
第１図の半導体メモリ装置の具体的構成及び動作を説明
するため、第１図のｐ型ウェル１−１．１−２内に配置
されるｎチャネル２トランジスタ型ＭＮＯＳメモリセル
が形成された例を示す。なお、説明の便のため、ウェル
内の構成は回路図で示す．各回において、斜線部２−１
、２−２、２−３は分離用溝、点線で囲まれた部分はウ
ェル領域を示す．ウェル１−１及び１−２はｐ導電型ウ
ェルで、中に形成されるトランジスタはｎチャンネル型
ＭＮＯＳトランジスタで構成される。ウェル５−１及び
５−２はｎ導電型ウェルで、その中に形成されるトラン
ジスタはｐ導電型ＭＯＳ｝−ランジスタで形或される．
書き換えの選択番地と同一ワード線上の非選択番地とが
、分離用溝２−２で分離されている。図中の実線端部に
付されている数字Ｏ、４．４．４．５及び記号一ＶＰは
電圧値を示し、−ＶＰは，内部昇圧されたプログラムの
負高電圧、５は電源電圧Ｖ　ｃ　ｃで５ボルトを意味す
る．４及び４．４は回路上電源電圧５ボルトから電圧降
下した値を意味し、４ボルト及び４．４ボルトの意味で
ある。 又、矢印を付した実線は電子の流れを示す．ここではウ
ェル分離の必要性が理解できる程度の説明に留めるが、
これらの図を判読すればその動作の詳細が容易に理解さ
れよう．電気的書き換え可能な不揮発性メモリ（ＥＥＰ
ＲＯＭ）の書き換え読み出し動作は、 （１）第１３図に示すように、書き換え該当ワード線８
上の全てのメモリセルのデータを図中の矢印のパスに従
って、ウェル５−１に形成されたスイッチ回路（右側の
スイッチングトランジスタ）を介してラッチ回路（図示
せず）に取り込む．同図はウェル１−１およびエー２の
メモリセルのビットがそれぞれ”１．０”及び”０，１
”の場合を示している． （２）次に、第１４図に示すように、データラッチ回路
には必要な番地に応じて新しい入力データが図中の矢印
のパスに従って、外部より取り込まれる。これはウェル
５−２にあるＹゲートと称されるスイッチ回路を介して
ウェルー３−３にある入出力回路、から入カデータが入
力される。第１４図の場合は、ウェル１−１に対応する
Ｙゲートが導通しデータラッチ回路に入カデータＩＩＱ
，ｌＪｌが入力され、ウェル１−２に対応するＹゲート
が非導通となり、データラッチ回路のデータは第１３図
の場合と変わらずＩＩＱ，Ｉｌ１である場合を示す． （３）次に第１５図に示されるように、新規入力データ
が書き込まれる選択ウェル１−１の番地７−１のメモリ
セル内の旧データが消去される。これはウェル１−１に
印加するバイアス電極１１−１に加える電圧を５ボルト
にし、ワード線８に負高電圧一ＶＰを加えることによっ
て行なわれる．この際、非選択ウェル１−２のメモリア
レー（番地７−２）の旧データが消去されないようにす
る必要があるので、非選択ウェル１−２のバイアス電極
１１−２に加える電圧をワード線の電圧と同じ負高電圧
−Ｖｐとする。 （４）第１６図に示されるように、消去されたメモリセ
ル（番地７−１）にデータラッチ回路のデータＩＩ　Ｑ
　，　ｌ　Ｉ１を書き込むため、データラッチ回路とメ
モリセルとの間に設置されたスイッチ回路５−１に図示
のような値の電圧を加える。即ち、選択ウェルに対応す
るスイッチ回路５−１の書き込み用スイッチ（右側のト
ランジスタ）が導通するように所定のゲート電圧が加え
られる．これによって矢印で示すような電子の移動があ
って、選択ウェルのメモリセル（番地７−１）にデータ
ラッチ回路のデータ″０，１ｕが書き込まれる．（５）
第１７図に示されるように，読み出しはバイト書き換え
単位で実行される．これは上記のＹゲートと称されるス
イッチ回路５−１．５−２によって選択される。第１３
〜第１７図は簡明のため分離されたウェル内のワード線
８に接続されるメモリセルの数は２ビットの場合を示し
たが、実際には第２２図に示すように，一本のワード線
８上でウェルによって分割されるメモリセルの数は、最
小単位として■バイト分、すなわち８ビットとする。さ
らに他の方法として１６ビット、３２ビット，６４ビッ
ト．．．と８ビットの２のｎ乗倍（ｎ＝１．２，３，　
．，）としてもよく、更に、１バイトの整数倍にエラー
を補正するパリテイピットを追加したビット数としても
よい。この場合、８ビットの場合はバリテイとして４ビ
ット追加する．１６ビットでは５ビットを、３２ビット
では６ビットを，６４ビットでは７ビットを追加する。 これらのエラーを補正する方法としてバリティピットを
追加する方法を採用する場合いは、ウェルを分離すると
きのウェル内のビット数はそれぞれ１２ビット、２１ビ
ット、３８ビット、７１ビットとする． 上記実施例は半導体メモリ装置の場合について示したが
，本発明はメモリ装置に限定されるものではない。また
、メモリ装置の場合でも、上記実施例では、負高電圧−
ＶＰを使用するので、ＭＮＯＳトランジスタメモリにと
って極めて有効であるが、他の形態のメモリ装置につい
ても実施できることは明らかである．

【発明の効果】

本発明によれば、ウェル分離の分離用溝が直線状の溝で
構成されるので、内部に『す」が発生したり、応力集中
が生じることが極めて少なくなるため、接合リーク、機
械的破壊など不安定な特性、信頼性につながる問題の解
決が出来る．これらは，安定なウェル分離を実現し、生
産性を高め、高機能かつ経済的なる半導体集積回路装置
、とくにウェル単位に異なった電圧を加える必要がある
電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）
の実現に有効な手段を提供する。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の一実施例の
平面図、第２図は第ｌ図のＡ−Ａ″部の断面図、第３図
は第１図のＢ−Ｂ″部の断面図、第４図乃至第１２図は
本発明による半導体集積回路装置の分離用溝の一実施例
の形或プロセス図、第５図は溝型内部に充填材が“′す
″を形或したところを示す。第１３図乃至第１７図は本
発明による半導体メモリ装置の書き込みから読み出しま
での動作を説明するための部分回路図，第１８図はメモ
リセルと分離用溝の位置関係を模式的に示す図、第１９
図は従来の半導体集積回路装置における分離用溝の配置
を示す平面図、第２０図は分離用溝内部の充填材に「す
」が生じた様子を示す部分断面図である． １、１　−　１　〜１　−　ｎ、１−Ｌ．１−Ｒ、３−
１、３−２、３−３．５−１、５−２：ウェル、２一ｌ
〜２−ｎ：分離用溝．

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられた同一導電型のウェル領域を
   上記ウェル領域表面から深さ方向に延びる分離溝によっ
   て分離された複数のウェル領域をもつ半導体集積回路装
   置であって、上記分離溝が、分離前のウェル平面の幅よ
   り長くかっ直線状の溝で構成されたことを特徴とする半
   導体集積回路装置。 ２、第１項記載の半導体集積回路装置において、上記分
   離された複数のウェル領域の少なくとも一部に、書き込
   まれた情報を電気的に消去する機能を有するメモリセル
   が形成されたことを特徴とする半導体集積回路装置。 ３、第２項記載の半導体集積回路装置において、上記メ
   モリセルが形成されたウェル領域に隣接する上記ウェル
   領域と同一導電型のウェル領域上にメモリセルを駆動す
   るための周辺回路が形成されたことを特徴とする半導体
   集積回路装置。 ４、第２項記載の半導体集積回路装置において、上記分
   離されたウェル領域に形成されたメモリセルは、書き換
   えのビット数単位を含むことを特徴とする半導体集積回
   路装置。 ５、半導体基板のウェル領域にメモリセル群及び上記ウ
   ェル領域に形成されたメモリセル群を一定単位で書き変
   え、読み出しを行なうための周辺回路を持つ半導体メモ
   リ装置において、 上記メモリセル群は平面方向に一定の幅及び長さの垂直
   方向に一定の深さを持つウェル領域を複数の直線状分離
   溝によって分離された分離ウェル領域に形成され、上記
   直線状分離溝は上記ウェル領域の幅方向に上記一定の幅
   より長い長さを有し、垂直方向に上記一定の深さより深
   い深さを持つ溝で形成されたことを特徴とする半導体メ
   モリ装置。 ６、請求項第５記載において、上記周辺回路が上記分離
   溝端部近傍に形成されるとき、上記周辺回路が上記分離
   ウェル領域の導電型と異なる導電型ウェル領域に形成さ
   れたことを特徴とする半導体メモリ装置。 ７、請求項第５又は第６記載において、上記分離ウェル
   領域のワード線に接続されるメモリセル数は上記書き変
   え及び読みだしの一定単位数に設定されたことを特徴と
   する半導体メモリ装置。