JPS61281546A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 、本発明は、半導体集積回路装置に関するものであり、
特に、ウェル領域にメモリセルを設けた半導体記憶装置
に適用して有効な技術に関するものである。

［背景技術］ ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅｒ＠ｓ
ａｂ、ｌｅ　　、Ｐｒｏｇｒａｒｎｍａｂｌｅ　ＲＯＭ
）のメモリ、セルは、半導体基板のウェル領域に設けら
れる。ＥＥＰＲＯＭの情報の書き込み又は消去が、・前
記ウェル領域にプラスの高電位又はマイナスの高電位を
印加して行うものだからである。ところで、前記ウェル
領域をワード線方向においてバイト（８ビツト）ごとに
分割して設けることによって、情報の消去をバイト単位
で行えるようにしたＥ　Ｅ　Ｐ　ＲＯＭがある。

本発明者は１、前記バイト単位で情報の消去を行うこと
ができるＥＥＦＲＯＭを検討した結果、前記バイトごと
に分割して設けられたウェル領域の間をフィールド絶縁
膜によって分離またのでは。

ＥＥＰＲＯＭの集積度を向上させることが困難であると
いう問題点を見出した。なぜならば、前記のように、ウ
ェル領域にはプラス又はマイナスの高電位が印加される
ので、ウェル領域から延びる空乏層が接合することによ
って、パンチスルーを生じるからである。

なお、ＥＥＦＲＯＭに関する技術については、例えば、
サイエンスフォーラム社発行、超ＬＳＩハンドブック、
昭和５８年１１月２８日発行、Ｐ５５〜ｐ５９に記載さ
れている。

［発明の目的］ 本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。

本発明の他の目的は、メモリセルが設けられている複数
のウェル領域の間を短縮してＥＥＰＲＯＭの集積度を向
上することが可能な技術を提供することにある。

本発明の他の目的は、異なる電位が印加される同一導電
型の複数のウェル領域の間を短縮し、かつ電気的に良好
に分離することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を篩単にｄｊ２明すれば、下記のとおりである。

すなわち、異なる電位が印加される同一導電型の複数の
ウェル領域の間にその表面から深さ方向に延びる溝を設
け、この溝の内部に絶縁膜又は絶縁物を設けることによ
って、前記ウェル領域間を電気的に分離するものである
。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］ 本発明の一実施例は、情報の消去をバイトごとに行うこ
とができるＥＥＰＲ，ＯＭについて説明する。

第１図は１本実施例のＥＥＦＲＯＭのメ牛リセルアレイ
の概略を示す等価回路図である。

メモリセルＭは、第１図に示すように・、スイッチ用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓと情報記憶用Ｍ’ＴＳＦ
’ＥＴＱｍとの直列回路からなっている。ＷＬｔは後述
するように、スイッチ用Ｍ’　Ｔ’　Ｓ’　Ｆ’　Ｅ　
Ｔ　Ｑ　ｓのゲート電極１（第４図参照）と一体に形成
され、た第１ワード線であり、ＷＬ、’２は情報記憶用
ＭＩＳ’ＦＥＴＱｍのゲート電極２と一体に形成された
第２ワード線である。これら第１９−ド線ＷＴ、　１と
第２ワード線ＷＬ２は、Ｘデコーダ３に接続しである。

情報記憶用Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ（１ｍ’には第１デ
ータ線ＤＬ１が接続してあり、スイッチ用Ｍ［５ＦＥＴ
ＱＳには第２データ線１’）　Ｌ　２が接続しである。

第１データｌｉｉ　Ｄ　Ｉ−１と第２データ線Ｄ　Ｌ　
２は、■デコーダ４に接続しである。前記スイッチ用Ｍ
ＴＳＦＥ　Ｔ　Ｑ　ｓおよび情報記憶用ＭＩＳＦＥＴＱ
ｍに印加される電圧のモードは、第２図に示すようにな
っている。本実施例においては、書込み電圧ＶｐＰはｌ
Ｏ〜１．５［ｖ］であり、電源電圧ｖｃｃは５　［■］
、基準電圧（回路の接地電圧）　Ｖ、ｓ　ｓは０［ｖ］
′で・ある。前記ＶＰＰ電圧はＸデコーダ８およびＹデ
コータ４に設けられた書き込み回路又は消、去回路（図
示していない）によって印加・される。メモリセルＭは
Ｐ−型ウェル領域５に設けてある。このウェル領域５は
、第１図に示すように、ワード線％”　ｔ、　ｓおよび
Ｗｒ−２が延在する方向において、バイト（８ビツト）
ごとに分割して形成しである。バイトごとに情報の消去
を行うためである。

次に、メモリセルの構成を第３図乃至第５図を用いて説
明する。第３図は第１図の点線で囲み、符号■を付した
領域におけるメモリセルの平面図・であり、第４．図は
第３図のＩＶ−ｍＶ切断線におけるメモリセルの断面図
、第５図は第３図の■−■切断線におけるメモリセルの
断面図である。なお、第３図はメモリセルの構成を見易
すくするために。

導電層間に設けられる絶縁膜を図示していない。

前記スイッチ用Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、第
３図乃至第５図に示すように、ｎ＋型半導体領域６、ゲ
ート絶縁膜７およびゲート電極１どで構成しである。情
報記憶用ＭＴＳＦＥＴＱ＋ｎは、ｎ＋型半導体領域６、
ゲート絶縁膜８ｔ；よびグー１−電ｐｉ２とで構成しで
ある。ゲート絶縁膜８は、膜厚が２０オングストローム
（以下、［Ａ］と記述する）程度と極めて薄い酸化シリ
コン膜８Ａと、この上に設けた５００［Ａ１程度の膜厚
を有する窒化シリコン膜８Ｂとで構成しである。情報と
なるキャリアは、酸化シリコン膜８Ａと窒化シリコン膜
８Ｂとの界面に捕獲される。スイッチ用Ｍ　Ｔ　Ｓ　Ｆ
　Ｅ　ＴＱｓのゲート絶縁膜７も酸Ｃヒシリコン膜から
なるが、膜厚が５００［Ａ１程度ある。ゲート電極ｌ、
２は、ｎ型不純物１例えばリンを含有した多結晶シリコ
ン層で形成したものである。スイッチ用ＭＴ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓのゲート電極１、すなわち第１ワードｌ
ｔｔ、Ｗ　、Ｌ　Ｉの表面は、第４図に示すように、酸
化シリコン膜９によって覆われている。この酸化シリコ
ン膜９は、前記薄い酸化シリコン膜８Ａをウェル領域５
の表面の酸化によって形成する工程で形成したものであ
る。第１データ線ｐｌ、＋と第２データ線＋７１　Ｌ□
け、絶縁膜１０を選択的に除去して形成した接続孔１１
を通して半導体領域６に接続しである。半導体領域６は
、良く知られているように、ゲート・電極ｌど２を形成
し、た後に、それらをマスクとしたイオン打込み；こよ
ってリン（、Ｐ）あるいはヒ素（Ａｓ）等のｒ１型不純
物を導入して形成したものである。なお、この半導体領
域（５とウェル領域５の間の電気的な分離′！Ｊへ破壊
さ才することがある。データ線ｒ）　Ｌ　、およびＤＩ
、２には一般的にアルミニュウム層が用いられるが、こ
のアルミニュウムが半導体領域（５中に拡散するからで
ある。そこで、本実施例では、接続孔１１を形成した後
に、この接続孔ｌｌを通して半導体領域６中に再度ｒｌ
型不純物を導入しである。

第２図に示したように、情報の消去時において、メモリ
セルＭの情報の消去を行うには、そのメモリセルＭが設
けてあるウェル領域５にＶＰＰ電圧を印加し、他のウェ
ル領域５にはＶｓｓ電位を印−７＝ 加する。ウェル領域５と半導体基板１２の間は常に逆バ
イアスにしておかなければならないので、情報の消去時
には半導体基板１２にＶｐ、ｐ電圧以上の電圧を印加す
る。このため、Ｖｓｓ電圧が印加されたウェル領域５か
ら半導体基板１２には空乏層が著しく延びる。この空乏
層によってウェル領域５の間にパンチスルーが発生、す
ると、情報の消去を行わないメモリセルＭの情報まで消
去されてしまう。

また、ウェル領域５はｎ−型半導体基板１２の表面にＰ
型不純物、例えばボロンを導入し、アニールすることに
よって形成するので、深くなる程不純物濃度が低下する
。ところが、不純物はアニールによって等方的に拡散す
るので、平面方向へも拡散することになる。このため、
ウェル領域５の表面における周辺には、不純物の濃度勾
配ができる。濃度勾配がある部分の幅は、ウェル領域５
の深さと同程度になるので、３［μｍ］程度になる。こ
のようなことから、ウェル領域５の間をフィールド絶縁
膜１３とＰ＋型チャネルストッパ領域】４とで分離する
ためには、そのフィール１．ド絶縁膜１３の幅を１５〜
２０［μｒｎ］程度にしなければならない。　　　　　
　　　　　　　　　、そこで、本実施例では、ウニ、ル
領域５の間に、第４図に示すようなウェル分離領域１５
を設けたもので、ある。このウェル分離領域１５は１．
次のようにし、て形成する。まず、異方性のエツチング
。

例えば反応性スパッタエツチングによってウェル領域５
の表面から深さ方向にエツチングして、溝あるいは細孔
（ｔｒｅｎｃ、ｈ又はｔｎ、ｏａ、ｔ、）を形成する。

この細孔の深さは、ウェル領域５より深ければよい。ま
た、細孔の幅を特に限定する必要はないが、後述する埋
込み部材１６の形成時に、細孔の内部峠空胴が生じない
程度の−であればよい。具体約１；は、２［／目夏す程
度もあれば充分である。細孔を形成した後に、この細孔
の内壁を酸化して絶縁膜１７を形成する。次に、細孔内
部に埋込み部材１６を形成する。この埋込み部材卑６は
、例えばＣＶＤ技術による酸化シリコン膜又は多結晶シ
リコン層を用いる。あるいはリン（Ｐ）、ヒ素（Ａｓ）
等のｎ型不純物を含有させた多結晶シリコン層を絶縁膜
１７の表面に薄く形成し、この多結晶シリコン層を酸化
してもよい。ｎ型不純物を含有した多結晶シリコン層を
酸化させると、体積膨張するので、細孔内に空胴を生じ
ることなく埋込むことができる。前記薄い多結晶シリコ
ン層の膜厚は、それを酸化した後に細孔内に空胴が残ら
ないように設定する。ＣＶＤ技術等による酸化シリコン
膜によって細孔を埋込む場合には、細孔の内壁の酸化に
よる絶縁膜１７は必ずしも形成する必要はない。埋込み
部材１６として多結晶シリコン層１用いた場合において
、その多結晶シリコン層は電気的にフローティング状態
でもよいが、固定電位、すなわちＶｓｓ又はｖｃｃの電
源電位に接続した方゛が好ましい。ウェル領域５の間を
電気的に遮蔽することができるからである。前記多結晶
シリコン層からなる埋込み部材１６を電源端子に接続す
るには、フィールド絶縁膜１３に接続孔（図示していな
い）を設けなければならない。

この接続孔はフィールド絶縁膜１３を形成した後に、フ
ィールド絶縁膜１３を選択的に除去することによって形
成することができる。あるいは、よく知られているよう
に、フィールド絶縁膜１３は。

半導体基板１２（ウェル領域５）の表面の熱酸化によっ
て形成するので、この熱酸化工程で用いる熱酸化マスク
を前記接続孔を設ける部分に残存させておけばよい。残
存するマスクによって、前記接続孔が設けられる部分に
フィールド絶縁膜１３を形成しないようにできる。この
後、前記熱酸化マスクを除去すれば多結晶シリコン層の
上面の一部が霧出する。この震出した多結晶シリコン層
の表面に電源端子に接続するための導電層を接続すれば
よい。一方、埋込み部材１６を電源端子に接続するため
の導電層はワード１ｊｊＡ　Ｗ　Ｔ−１，Ｗ　Ｉ−２を
形成する工程で形成するか、又はデータ線ｒ）Ｌ’＋。

ｎｌ、２を形成する工程で形成することができる。

前記導電層をワード線Ｗ　Ｌ　ｔ　、　Ｗ　Ｔ、２と同
一工程で形成するときには、その導電層を電源端子に接
続□するための接続孔を前記のようにフィールド絶縁膜
１３を除去しただけで形成することができる。

しかし、データ線Ｄ’Ｌ　ｔ　、　Ｄ’Ｌ’２と同一工
程′ゼ形成する場□合には、埋込み部材１６の上のフィ
ールド絶縁膜１３を選択的に形成しないようにし、さら
にその−Ｌの層間絶縁膜１１をともに除去して前記接続
孔を形成すればよい。

一方、ウェル領域色およびウェル分離領域１５はどちら
を先に形成してもよい。ウェル領域５を先に形成すると
きには、ウェル領域５番バイトごとに分割して形成せず
に、メモリアレイ内に設けられるウェル領域５を一体に
形成すれｉｔよい。こ゛の一体に形成されたウェル領域
５′′は、ウェル分離領域１５を形成することによって
バイトごとにセルファラインで分割することがで□き菰
からである、また、ウェル分離領域１５を夷に形成した
場合におＬｍても、ウェル領域５を形成するためのイオ
ン打込みはウェル分離領域１５をマスクとして行なうこ
とができる。したがって、ウェル領域５をウェル分＃！
領域１５に対してセルファラインで形成することができ
る。

第５図に示したゲート電極１Ｂは、ゲート絶縁＝１２− 膜１９およびｎ＋′型半導体領域２０とともにＹ−デコ
ーダ４内のＭ’Ｔ　’Ｓ′Ｆ　Ｅ　Ｔを構成している。

Ｘデコーダ３を構成するＭＴ’５ＦＥＴも同様であ゛る
。

こ゛のＭ′１ＳＦｌΣ′Ｆはスイッチ用Ｍ’Ｔ　Ｓ　Ｆ
　Ｅ’ＴＱ　ｓと同一工程で形成したものである。本実
施例では、図に示すように□、Ｘデコーダ３、Ｘデコー
ダ４等の゛周辺回路領域にもｐ−型ウェル領域２１が設
けてある。このウェル領域２１には、Ｖｓｓ電位を印加
するので、情報の消去時すなわち半導体基板１２にｖ　
’ｐ　’ｐ　’電位を印加した際には、半導体°基板１
２内に著□しく空乏層が延びる。このためＪメモリアレ
イの周辺のウェル領域５と周辺回路のウェル領域２１を
フィールド絶縁膜１３とチャネルストッパ領域１４で分
離すると、メモリアレイ周辺のメモリセルＭの情報の消
去時にウェル領域５と２１め間で□パシチスルーが発生
する恐れがある。

パシチスルーが生じると、ウェル領域２１の電位が大き
く変動するので、Ｘデコーダ３、Ｘデコーダ４を構成す
るためのＭ　Ｉ　Ｓ　ＦＥＴのしきい値等の電気的特性
が変化してしまう。そこで、本実施例では、第１図、第
３図および第５図に示すように、メモリアレイとＸデコ
ーダ３叉はＹデコーダ４との間にもウェル分離領域１５
を設けてある。

なお、ウェル領域５の間又はウェル領域５とウェル領域
２１の間は、ウェル分離領域１５によって電気的に遮蔽
されるのだが、絶縁膜１７に酸化シリコン膜を用いるの
で、絶縁膜１７とウェル領域５の界面のウェル領域５中
に反転層が生じる恐れがある。この反転層によるウェル
分１１１領域１５の両側部のメモリセルＭ間のリークを
防Ｉトするために、第４図に示すように、ウェル分離［
域１５の−に部にもフィールド絶縁膜１３とチャネルス
トッパ領域１４を設けたものである。なお、第３図に示
した導電層２２はＹデコーダ４とデータ線ＤＩ、を接続
するものであり、ワード線ＷＩ４ど同層の多結晶シリコ
ン層によって形成したものである。

また、前記導電層２２とデータ線ｒ）［、は接続孔２３
を通して接続しである。第５図に示した導電層２４は周
辺回路のＭＴＳＦＥＴの間を接続するものである。

以上の説明かＣ）理解できるように、ＶＰＰ電位とＶ　
ｓ　ｓ電位のように異なる電位が印加されるウェル領域
５の間の領域に絶縁性のウェル分離領域１５を設けたこ
とにより、ウェル領域５を形成するための不純物の横方
向への拡散が抑制され、また空乏層が横力向ｌ〜延びる
ことがないので、ウェル領域５の間を短縮することがで
きる。ゆえに。

半導体集積回路装置の集積度を向！ニすることができる
。また、ウェル領域５の間又は、メモリセルＭが設けて
あるウェル領域５と周辺回路領域３．４が設けてあるウ
ェル領域２１の間がパンチスルーによって電気的に短絡
することがないので、ウェル領域５に設けたメモリセル
Ｍ又はウェル領域２１に設けたＭ　Ｉ　Ｓ　Ｆ　Ｅ　’
Ｉ’の電気的特性の安定性を向１−することができる。

なお、本実施例のウェル分離領域１５は、ウェル領域５
に−Ｖ　Ｐ　ＩＩ電位を印加して情報の書込みを行ない
、情報記憶用ＭＴＳＦＥＴＱｍのゲート電極２に−ＶＰ
Ｐ電位を印加して情報の消去を行うＥ　Ｅ　Ｐ　ＲＯＭ
においても有効である。このような情報の書込みおよび
消去方法を採用するＥＥＦＲＯＭでは、半導体基板１２
はＶｃｃ電圧のままでよい。このような−ＶＰＰ方式の
ＥＥＦＲＯＭでは、周辺回路３，４をＣ−ＭＴＳＦＥＴ
によって構成することができる。Ｃ−ＭＩＳＦＥＴのｐ
。

チャネル型ＭＩＳＦＥＴはウェル領域５ではなく、半導
体基板１２に設けられ、またソース側は逆バイアスに印
加される。このため、そのソースから半導体基板１２内
へ空乏層が著しく延びる。したがって周辺回路３，４を
Ｃ−ＭＴＳＦＥＴによって構成したＥＥＦＲＯＭでは、
メモリセルＱが設られたウェル領域５と前記ｐチャネル
型ＭＩ　５ＦＥＴのソースとの間でパンチスルーを生じ
易すくなる。このパンチスルーも周辺回路３．４と、メ
　　□モリセルＱが設けられたウェル領域５の間にウェ
ル分離領域１５を形成することｌコよって防止すること
ができる。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、異なる電位が印加される同一導電型のウェル領
域の間に細孔を形成し、ごの細孔の内部に絶縁膜又は絶
縁物を設けて前記ウェル領域の間を電気的に分離したこ
とによって、ウェル領域の横方向への延び、および空乏
層の延びが抑制されるので、前記ウェル領域の間を短縮
して半導体集積回路装置の集積度を向上することができ
る。

（２）、前記（１）により、ウェル領域の間がパンチス
ルーによって電気的に短絡することがないので、ウェル
領域の電位変動が低減されて、ｒ’）エル領域に設けら
りたＭＩＳＦＥＴの電気的特性が向上する。

（３）、ウェル分離鎮域内の埋込み部材に多結晶シリコ
ン層を用い、この多結晶シリコン層に同定電位を印加し
た場合において、前記ウェル領域の間が電気的に遮蔽さ
れるので、ウェル領域の電位変動がさらに低減され、Ｍ
　Ｉ　Ｓ　ｌ”　Ｉ＞　Ｔの電気的特性の安定性がさら
に向にする。

以−Ｌ、本発明者によってなされた発明を実施例にもと
ずき具体的に説明したが、本発明は前記実流側に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変ｆ（ｅ可能である二と（Ｊいうまでもない。

例えば、ウェル領域は、′１４導体Ｍ；板上にエピタキ
シャル成長によって昨結晶シリコン層を形成し、この単
結晶シリコン層に形成し、たものでもよい。

また、本発明は、メモリセルを設けるウェル領域を、バ
イトごとに分割しない、すなわちメモリセルアレイ領域
の全域に一つの大きなウェル領域を形成し、このウェル
領域にＶＰＰ電圧又は−Ｖｐｐ電圧を印加して情報の書
込みあるいは消去を行う方式のＥＥＰＲＯＭに適用する
ことができる。

このようなＥ　Ｅ　Ｐ　ＲＯＭであっても、情報の書込
みあるいは消去時にウェル領域から周辺回ｉ’ｆｌの方
へ空乏層が延びるからである。

【図面の簡単な説明】

第１図は本発明の一実施例のＥＥ　Ｐ　Ｒ（ｌ　Ｍのメ
モリセルアレイの慨略を示す等ｆｉＩＩｉ回路図である
。 第２図は本発明の一実施ｐりのＥ　ｊ？：Ｐ　ｌ’＜　
ｒ）Ｍの電圧のモードを示す表である。 第３図は第１図の点線で囲み、符号■をイ・１した領域
におけるメモリセルの平面図、 第４図は第３図のＩＶ−ＩＶ切断線におけるメモリセル
の断面図、 第５図は第３図の■−■切断線におけるメモリセルの断
面図である。 ｌ、２．１８・ゲート電極、３．４・テコーダ、５．２
１・・・ウェル領域、（５，１４，２０・・半導体領域
、７．９、Ｉ　０１１３．１７．１９　絶縁膜、１１．
２３・・・接続孔、１２・・・半導体Ｍ、板、１５・ウ
ェル分離領域、ｌ　ｆｉ・・埋込み部材、２２．２４・
・・導電層、Ｍ・・メモリセル、Ｑ　ｓ　、　Ｑ　ｍ・
・ＭＩＳＦＥＴ、Ｗｌ、＋　、Ｗｒ、２・ワード線、ｎ
　ｒ６１、［）Ｌ　２・・・データ線。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられた同一導電型の複数のウェル
   領域のうち、他のウェル領域と異なる電位が印加される
   ウェル領域を有する半導体集積回路装置であって、前記
   半導体基板のウェル領域間に、その表面から深さ方向に
   延びる溝を設けることによってウェル領域を分離するこ
   とを特徴とする半導体集積回路装置。 ２、前記ウェル領域には、書込まれた情報を電気的に消
   去することができる機能を有するメモリセルが設けてあ
   る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記他のウェル領域に印加された電位と異なる電位
   は、情報の書込み時又は情報の消去時に印加される電位
   である特許請求の範囲第１項又は第２項に記載の半導体
   集積回路装置。