JP3418386B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
ような半導体装置の製造方法に関し、特に、半導体基板
上に設けられる半導体素子のための活性領域を区画する
ための素子分離領域を形成する方法に関する。 【０００２】 【従来の技術】従来、半導体装置の製造工程では、半導
体基板上への半導体素子の形成に先立ち、基板が素子分
離領域により区画され、これにより、素子のための活性
領域が相互に電気的に絶縁される。このような素子分離
領域の形成には、例えば、特開平１１−３４０３１７号
に開示されているようなシャロウ・トレンチ分離（ＳＴ
Ｉ：Shallow Trench Isolation）方式が用いられる。 【０００３】前記シャロウ・トレンチ分離方式では、半
導体基板は、該基板上に形成された窒化シリコンのよう
なエッチングマスクを用いて選択的なエッチング処理を
受ける。このエッチング処理により、基板表面には溝
（トレンチ）が形成され、このトレンチ内を絶縁材料で
充填すべく該トレンチ内およびマスク上に二酸化シリコ
ンのような絶縁材料が堆積される。 【０００４】さらに、この堆積により形成された絶縁層
の表面に、化学的機械的研磨（以下、単に「ＣＭＰ」
（Chemical Mechanical Polish）と称する。）による平
坦化処理が施される。このようにして形成された素子分
離領域により区画された基板部分が、半導体素子のため
の活性領域として用いられる。 【０００５】ところで、前記したマスク上への絶縁層形
成の際、トレンチを挟む両マスク部分の表面積に大小の
差が生じていると、表面積が小さいマスク部分上に堆積
する絶縁層の形状がより急峻になる。この絶縁層上に前
記したＣＭＰ処理が行われると、ＣＭＰ装置の特性上、
表面積の小さいマスク部分上の急峻な絶縁層部分がより
早く研磨され、その結果、研磨後の絶縁層上に局部的で
ない、いわゆるグローバル段差と称せられる段差が生じ
得る。 【０００６】このような段差を緩和するために、前記従
来技術によれば、前記したＣＭＰ処理後にマスク上に残
存する絶縁材料が除去される。この除去処理として、例
えば、前記絶縁材料にパターニングを行うことなくプラ
ズマエッチングが施される。 【０００７】 【発明が解決しようとする課題】しかしながら、前記従
来技術における前記したプラズマエッチング処理では、
マスク上の絶縁材料と同時的に、トレンチ内の絶縁材料
が過剰に除去されることがある。このような部分的な絶
縁材料の過剰な除去は、トレンチ内に凹面を形成する。
この凹面の形成は、マスク除去後の最終的な平坦化処理
工程において、基板表面にほぼ一致する平坦な表面を有
する素子分離領域の形成を妨げることから、前記した従
来技術では、平坦な表面を有する素子分離領域を得るこ
とは容易ではない。 【０００８】従って、本発明の目的は、比較的容易に平
坦な表面を有する素子分離領域が設けられた半導体装置
の製造方法を提供することにある。 【０００９】 【課題を解決するための手段】本発明は、半導体基板上
のマスク部分間に形成されたトレンチへの絶縁材料の堆
積後に行われる該絶縁材料への第１の研磨工程後に、当
該絶縁材料上に新たな絶縁材料を堆積し、この新たな絶
縁材料の堆積により、該絶縁材料への第２の研磨工程後
に生じ得るグローバル段差の低減を図るという基本構想
に立脚する。 【００１０】前記構想を実現するために、本発明に係る
半導体装置の製造方法は、半導体基板上に設けられる半
導体素子のための活性領域を覆うエッチングマスクであ
って第１のマスク部分と該マスク部分から間隔をおいて
配置され前記第１のマスク部分の表面積よりも大きな表
面積を有する第２のマスク部分とを備えるエッチングマ
スクから露出する前記半導体基板における前記両マスク
部分間に素子分離領域のためのトレンチを形成すべく、
前記露出部分にエッチング処理を施す工程と、前記トレ
ンチ内に加えて、前記マスク上に絶縁材料を堆積する第
１の堆積工程と、前記第１のマスク部分の表面が露出す
るまで、前記絶縁材料にＣＭＰを施す第１の研磨工程
と、露出した前記第１のマスク部分および残存する前記
絶縁材料上に新たに絶縁材料を堆積する第２の堆積工程
と、前記第１のマスク部分の表面が露出するまで、新た
な前記絶縁材料を含む前記絶縁材料にＣＭＰを施す第２
の研磨工程とを含む。 【００１１】第１の堆積工程において、前記絶縁材料の
被研削面に、たとえマスク部分の大小に応じた急峻な立
ち上がり部が生じ、そのために、従来よく知られている
ように、前記第１の研磨工程で、この急峻な立ち上がり
部が他の穏やかに立ち上がる部分に比較して、より深く
研磨を受けることによりグローバル段差が生じても、第
２の堆積工程での前記した新たな絶縁材料の堆積によ
り、急峻な立ち上がりを生じることのない絶縁材料の層
で前記半導体基板の表面を覆うことができる。 【００１２】再び、前記第２の堆積工程で堆積された前
記絶縁材料が、第２の研磨工程で研磨を受けるが、この
とき、前記段差における上段部が下段部のレベルにほぼ
一致するまでは、主として上段部のみが研磨を受け、両
段部の段差がほぼ解消した時点で両段部の表面がほぼ均
等に研削される。従って、従来のようなトレンチ部での
凹所を生じさせることなく且つ従来のような大きなグロ
ーバル段差を生じさせることなく、半導体基板の平坦化
を図ることができる。 【００１３】本発明の製造方法では、前記第１の研磨工
程は、前記第１のマスク部分の露出後、前記第２のマス
ク部分上に絶縁材料が残存した状態で停止されることが
特徴であり、前記段差の一層の低減のためには、両マス
ク部分の残存厚さ寸法を等しく維持すべく、前記第１の
マスク部分の露出と同時に、すなわち前記第１のマスク
部分の露出により、第１の研磨工程を停止することが望
ましい。 【００１４】第２の研磨工程後、前記第１および第２の
両マスク部分を含む前記マスクを除去後の最終研磨工程
において、前記トレンチの両端における両基板部分のう
ちの少なくとも一方の表面と、前記トレンチに堆積され
た前記絶縁材料の表面との一致を図るべく、該絶縁材料
の表面が研削され、これにより素子分離領域を含む半導
体基板表面の平坦化が図られる。 【００１５】前記第１および第２の両研磨工程におい
て、前記ＣＭＰには、前記エッチングマスクの前記ＣＭ
Ｐに対するストッパ作用を高める上で、該エッチングマ
スクに対する研磨速度よりも前記絶縁材料に対するそれ
が大きい値を示すスラリーを用いることが好ましい。 【００１６】前記基板をシリコン結晶基板とすることが
でき、前記エッチングマスクとして窒化シリコン（Ｓｉ
3Ｎ4）を用いることができる。また、前記絶縁材料とし
て二酸化シリコン（ＳｉＯ2）を用いることができる。 【００１７】 【発明の実施の形態】本発明に係る半導体装置の製造方
法では、半導体基板上への半導体素子の形成に先立っ
て、従来よく知られているように、基板上が素子のため
の活性領域毎に素子分離領域により区画される。この区
画にあたっては、従来よく知られたシャロウ・トレンチ
分離方式が用いられる。 【００１８】本発明に係る半導体装置の製造方法を図１
〜図４に沿って説明する。本発明に係る前記製造方法で
は、図１に示されているように、例えばシリコン結晶か
らなる半導体基板１０上に、半導体素子のための活性領
域１０ａ、１０ｂおよび１０ｃに対応して、該各領域を
覆う窒化シリコンからなるエッチングマスク部分１１
ａ、１１ｂおよび１１ｃが、従来よく知られたパッド酸
化膜１２を介して形成される。 【００１９】前記パッド酸化膜１２は、従来よく知られ
ているように、半導体基板１０への熱処理時における前
記エッチングマスク部分と半導体基板１０との熱膨張差
による該基板への応力を緩和する作用をなす。 【００２０】図１に示す例では、前記マスク部分１１ａ
〜１１ｃのうち、マスク部分１１ａおよび１１ｂの表面
積は互いにほぼ同一であり、マスク部分１１ｃの表面積
は前記両マスク部分１１ａおよび１１ｂのそれらよりも
大きい。ここでは、表面積の小さい前記マスク部分１１
ａおよび１１ｂを第１のマスク部分とし、表面積の大き
い前記マスク部分１１ｃを第２のマスク部分とする。 【００２１】前記各マスク部分１１ａ〜１１ｃの形成
後、該各マスク部分から露出する基板１０部分への従来
よく知られたエッチング処理により、素子分離領域のた
めの溝（トレンチ）１３ａおよび１３ｂが形成される。 【００２２】前記したエッチング処理によるトレンチ形
成工程での前記トレンチ１３ａおよび１３ｂの形成後、
第１の堆積工程で、例えばＣＶＤ法（Chemical Vapor D
eposition:化学気相成長）を用いて、二酸化シリコンか
らなる絶縁材料１４が、前記両トレンチを充填しかつ前
記各マスク部分１１ａ〜１１ｃ上に成長するように堆積
される。この絶縁材料１４の堆積に先立って、必要に応
じて、トレンチ１３ａおよび１３ｂの内壁に沿って、図
示しない熱酸化膜を形成しておくことができる。 【００２３】前記絶縁材料１４の堆積では、図１に示さ
れているように、前記各マスク部分１１ａ〜１１ｃ上で
の絶縁材料１４の高さ寸法は相互にほぼ一致している
が、表面積が小さい第１のマスク部分１１ａおよび１１
ｂ上で隆起している絶縁材料１４の表面形状は、大きな
表面積を有する第２のマスク部分１１ｃ上のそれよりも
急峻な立ち上がりを有する形状となる。 【００２４】前記第１の堆積工程で堆積された絶縁材料
１４には、当該堆積工程に引き続く第１の研磨工程で、
ＣＭＰ（化学的機械的研磨）が施される。このＣＭＰに
は、従来よく知られているように、エッチングマスクに
対する研磨速度よりも前記絶縁材料に対するそれが大き
い値を示すスラリーが用いられる。 【００２５】前記第１の研磨工程では、前記各マスク部
分上で隆起した絶縁材料１４の表面に、ＣＭＰ装置のパ
ッドが同時的に押し当てられた後、第１のマスク部分１
１ａおよび１１ｂの表面が露出するまで絶縁材料１４が
研削される。 【００２６】前記ＣＭＰでは、従来よく知られているよ
うに、ＣＭＰ装置の特性上、第１のマスク部分上に堆積
した絶縁材料１４のように急峻な隆起部分がより早く研
削される。そのため、図２に示されているように、第１
の研磨工程での前記ＣＭＰが、前記第１のマスク部分１
１ａおよび１１ｂが露出した時点で終了すると、絶縁材
料１４が前記マスク部分１１ｃ上に残存し、その差によ
り、基板１０上に、いわゆるグローバル段差（Δｘ）が
生じる。 【００２７】前記第１のマスク部分１１ａおよび１１ｂ
が露出した後、前記第２のマスク部分１１ｃ上に絶縁材
料１４が残存する限り、前記ＣＭＰを継続することがで
きるが、前記段差（Δｘ）を小さくすべく前記各マスク
部分の高さ寸法を相互にほぼ均等に維持するために、前
記ＣＭＰにおいて、前記したとおり、前記マスク部分１
１ａおよび１１ｂの露出と同時に前記ＣＭＰを停止する
ことが望ましい。 【００２８】しかしながら、このような停止動作は容易
ではないことから更に研削が進行すること、または、前
記第１のマスク部分１１ａおよび１１ｂの表面の露出
後、マスク部分１１ｃ上に残存する絶縁材料１４を可及
的に減少させるべく、更に研削を進行させることによ
り、図２に示されているように、第１のマスク部分の表
面と、前記第２のマスク部分１１ｃの表面との間に高さ
の差異（Δｙ）が発生し得る。この場合、前記第１のマ
スク部分１１ａおよび１１ｂが残存する限り、過剰な研
削による前記差異（Δｙ）が発生しても、この差異は許
容することができる。 【００２９】前記ＣＭＰでは、前記したように、前記エ
ッチングマスクに対する研磨速度よりも絶縁材料１４に
対するそれが大きい値を示すスラリーを用いることによ
り、過剰な研削による前記差異（Δｙ）を抑制すること
ができる。 【００３０】本発明に係る前記製造方法では、第１の研
磨工程で生じた前記段差（Δｘ）を、その後の第２の研
磨工程で緩和するために、前記第１の研磨工程後、第２
の堆積工程で、前記段差（Δｘ）を有する絶縁材料１４
上に新たな絶縁材料１４が堆積される。 【００３１】この第２の堆積工程の前記した堆積によ
り、図３に示されているように、新たな絶縁材料１４が
前記各マスク部分１１ａ〜１１ｃ上およびトレンチ１３
ａ、１３ｂ上に堆積される。このとき、前記した新たな
絶縁材料１４は、前記段差（Δｘ）を規定する両平坦面
部分上にそれぞれほぼ均等な厚さ寸法で堆積することか
ら、前記絶縁材料１４の表面は、前記第１のマスク部分
上の絶縁材料１４のような急峻な隆起を生じることのな
い比較的平坦な２つの表面部分（１４ａおよび１４ｂ）
で構成される。 【００３２】前記した新たな絶縁材料１４の堆積には、
前記第１の堆積工程におけると同様なＣＶＤ法を用いる
ことができ、例えば、前記新たな絶縁材料１４の堆積に
より、前記基板１０上の前記絶縁材料１４を２０００Å
の厚さ分、増加させることができる。 【００３３】前記新たな絶縁材料１４の表面（１４ａお
よび１４ｂ）は、前記第２の堆積工程に引き続く前記し
た第２の研磨工程で、第１の研磨工程におけると同様な
ＣＭＰによる平坦化処理が施される。 【００３４】この第２の研磨工程では、前記段差におけ
る上段部１４ａが下段部１４ｂの高さレベルにほぼ一致
するまでは、主として上段部１４ａのみが研磨を受け
る。その後、前記両段部の段差がほぼ解消した時点で、
該両段部の表面がほぼ均等に研削され、図４に示されて
いるように、マスク部分１１ａ〜１１ｃの全てが露出す
るまで前記ＣＭＰが継続される。 【００３５】前記した各マスク部分上の絶縁材料の除去
では、従来のようなプラズマエッチングが用いられるこ
とがなくＣＭＰにより行われることから、図４に示され
ているように、前記トレンチ１３ａ上の前記絶縁材料１
４に、従来のような大きな凹所を形成することなく、こ
の絶縁材料１４の表面がほぼ平坦に維持される。その結
果、前記グローバル段差（Δｘ）は、前記した第１の研
磨工程での過剰な研削による前記差異（Δｙ）程度の段
差（Δｘ′）にまで低減される。 【００３６】ところで、前記した第１の研磨工程で、第
１および第２のマスク部分の残存厚さに前記したような
差異（Δｙ）が生じたとき、前記両マスク部分の厚さ寸
法を強制的に一致させるために、この第２の研磨工程
で、前記スラリーに選択比を有しないスラリーを用いる
ことができる。これにより、第１のマスク部分１１ａお
よび１１ｂの露出時には、第２のマスク部分１１ｃの厚
さ寸法が前記第１のマスク部分のそれらにほぼ一致する
ように減少する。 【００３７】しかしながら、前記第１のマスク部分１１
ａおよび１１ｂの残存厚さが微小であった場合、このよ
うに各マスク部分が相互に一致するまで前記研磨を継続
すると、該研磨の停止が僅かに遅れた場合であっても、
全ての前記マスク部分が消滅する虞がある。 【００３８】これに対し、前記スラリーに前記したよう
な選択比を有するスラリーを用いると、前記各マスク部
分のストッパ作用により、該マスク部分の研削が抑制さ
れることから、前記したような全マスク部分を確実に残
すことができ、それらの消滅を容易に防止することがで
きる。 【００３９】前記第２の研磨工程の後、従来におけると
同様に、前記第１および第２のマスク部分が、選択的な
エッチング処理により除去され、その後、パッド酸化膜
１２の除去と共に、トレンチ１３ａおよび１３ｂの絶縁
材料１４の表面と、基板１０の表面とを一致させるべ
く、該基板上に例えばＣＭＰによる平坦化処理が施され
る。 【００４０】このとき、前記平坦化処理を受ける絶縁材
料１４の表面は、前記したように、第２の研磨工程で、
前記グローバル段差（Δｘ）が、ほぼ第１の研磨工程で
のマスク部分１１ａおよび１１ｂが受ける過剰な研磨に
よって生じる前記した差異（Δｙ）に等しい段差（Δ
ｘ′）にまで低減されていることから、比較的容易に平
坦な表面を得ることができる。 【００４１】また、前記平坦化処理では、基板１０の表
面に一致する表面を有する素子分離領域を得るために、
例えばトレンチ１３ｂ内の絶縁材料１４について、該ト
レンチを規定する両縁部、すなわち、該トレンチの両側
に形成されている活性領域１０ｂおよび１０ｃのうち
の、少なくとも一方の活性領域の表面と、前記絶縁材料
１４の表面とを一致させるべく前記ＣＭＰを施すことが
望ましい。 【００４２】前記各マスク部分およびパッド酸化膜１２
の除去後の前記した平坦化処理が終了すると、素子分離
領域の形成が完了する。その後、従来におけると同様
に、前記素子分離領域により区画された半導体基板１０
の前記各活性領域１０ａ〜１０ｃ上に、適宜、半導体素
子が形成される。 【００４３】本発明に係る具体例の製造方法では、前記
したように、エッチングマスクを覆う絶縁材料１４の表
面が第１の研磨工程で研削された後、第２の堆積工程
で、新たな絶縁材料１４が堆積される。これにより、各
マスク部分上には、急峻に立ち上がる隆起を生じること
のない、ほぼ平坦な表面が得られる。 【００４４】従って、本具体例の製造方法によれば、絶
縁材料１４の研削後に前記グローバル段差のような段差
が生じても、絶縁材料１４への最終的な平坦化処理にお
いて、前記したグローバル段差ほどに大きな段差を生じ
ることなく、基板１０の表面にほぼ一致する平坦な素子
分離領域を得ることができる。 【００４５】前記した段差の発生の防止のために、第１
の堆積工程で、堆積された絶縁材料（１４）の表面形状
に前記各マスク部分の表面積の差異が反映されないほど
に、絶縁材料（１４）を厚く堆積することが考えられ
る。しかしながら、このような絶縁材料（１４）の堆積
および研削には、多大な時間を要し、素子分離領域を効
率的かつ容易に形成することはできない。 【００４６】これに対し、本発明によれば、隆起部分の
形成を回避すべく絶縁材料（１４）を厚く堆積する必要
はなく、また、このような厚く堆積した絶縁材を研削す
る必要がないことから、比較的短時間での研削により、
前記したとおり、段差の発生が抑制され、これにより平
坦な素子分離領域が得られる。 【００４７】 【発明の効果】本発明に係る製造方法によれば、第１の
研磨工程において絶縁材料の研削面に前記グローバル段
差が生じても、当該研磨工程に引き続く第２の堆積工程
で、新たな絶縁材料が堆積されることから、半導体基板
上には、急峻に立ち上がる隆起を生じることのない比較
的平坦な表面を得ることができる。従って、素子分離領
域の形成工程における最終的な平坦化処理において、前
記基板の表面にほぼ一致する素子分離領域を得ることが
できることから、全体にほぼ平坦な表面を有し、且つ、
絶縁材料により適正に区画された基板を有する半導体装
置を製造することができる。
ような半導体装置の製造方法に関し、特に、半導体基板
上に設けられる半導体素子のための活性領域を区画する
ための素子分離領域を形成する方法に関する。 【０００２】 【従来の技術】従来、半導体装置の製造工程では、半導
体基板上への半導体素子の形成に先立ち、基板が素子分
離領域により区画され、これにより、素子のための活性
領域が相互に電気的に絶縁される。このような素子分離
領域の形成には、例えば、特開平１１−３４０３１７号
に開示されているようなシャロウ・トレンチ分離（ＳＴ
Ｉ：Shallow Trench Isolation）方式が用いられる。 【０００３】前記シャロウ・トレンチ分離方式では、半
導体基板は、該基板上に形成された窒化シリコンのよう
なエッチングマスクを用いて選択的なエッチング処理を
受ける。このエッチング処理により、基板表面には溝
（トレンチ）が形成され、このトレンチ内を絶縁材料で
充填すべく該トレンチ内およびマスク上に二酸化シリコ
ンのような絶縁材料が堆積される。 【０００４】さらに、この堆積により形成された絶縁層
の表面に、化学的機械的研磨（以下、単に「ＣＭＰ」
（Chemical Mechanical Polish）と称する。）による平
坦化処理が施される。このようにして形成された素子分
離領域により区画された基板部分が、半導体素子のため
の活性領域として用いられる。 【０００５】ところで、前記したマスク上への絶縁層形
成の際、トレンチを挟む両マスク部分の表面積に大小の
差が生じていると、表面積が小さいマスク部分上に堆積
する絶縁層の形状がより急峻になる。この絶縁層上に前
記したＣＭＰ処理が行われると、ＣＭＰ装置の特性上、
表面積の小さいマスク部分上の急峻な絶縁層部分がより
早く研磨され、その結果、研磨後の絶縁層上に局部的で
ない、いわゆるグローバル段差と称せられる段差が生じ
得る。 【０００６】このような段差を緩和するために、前記従
来技術によれば、前記したＣＭＰ処理後にマスク上に残
存する絶縁材料が除去される。この除去処理として、例
えば、前記絶縁材料にパターニングを行うことなくプラ
ズマエッチングが施される。 【０００７】 【発明が解決しようとする課題】しかしながら、前記従
来技術における前記したプラズマエッチング処理では、
マスク上の絶縁材料と同時的に、トレンチ内の絶縁材料
が過剰に除去されることがある。このような部分的な絶
縁材料の過剰な除去は、トレンチ内に凹面を形成する。
この凹面の形成は、マスク除去後の最終的な平坦化処理
工程において、基板表面にほぼ一致する平坦な表面を有
する素子分離領域の形成を妨げることから、前記した従
来技術では、平坦な表面を有する素子分離領域を得るこ
とは容易ではない。 【０００８】従って、本発明の目的は、比較的容易に平
坦な表面を有する素子分離領域が設けられた半導体装置
の製造方法を提供することにある。 【０００９】 【課題を解決するための手段】本発明は、半導体基板上
のマスク部分間に形成されたトレンチへの絶縁材料の堆
積後に行われる該絶縁材料への第１の研磨工程後に、当
該絶縁材料上に新たな絶縁材料を堆積し、この新たな絶
縁材料の堆積により、該絶縁材料への第２の研磨工程後
に生じ得るグローバル段差の低減を図るという基本構想
に立脚する。 【００１０】前記構想を実現するために、本発明に係る
半導体装置の製造方法は、半導体基板上に設けられる半
導体素子のための活性領域を覆うエッチングマスクであ
って第１のマスク部分と該マスク部分から間隔をおいて
配置され前記第１のマスク部分の表面積よりも大きな表
面積を有する第２のマスク部分とを備えるエッチングマ
スクから露出する前記半導体基板における前記両マスク
部分間に素子分離領域のためのトレンチを形成すべく、
前記露出部分にエッチング処理を施す工程と、前記トレ
ンチ内に加えて、前記マスク上に絶縁材料を堆積する第
１の堆積工程と、前記第１のマスク部分の表面が露出す
るまで、前記絶縁材料にＣＭＰを施す第１の研磨工程
と、露出した前記第１のマスク部分および残存する前記
絶縁材料上に新たに絶縁材料を堆積する第２の堆積工程
と、前記第１のマスク部分の表面が露出するまで、新た
な前記絶縁材料を含む前記絶縁材料にＣＭＰを施す第２
の研磨工程とを含む。 【００１１】第１の堆積工程において、前記絶縁材料の
被研削面に、たとえマスク部分の大小に応じた急峻な立
ち上がり部が生じ、そのために、従来よく知られている
ように、前記第１の研磨工程で、この急峻な立ち上がり
部が他の穏やかに立ち上がる部分に比較して、より深く
研磨を受けることによりグローバル段差が生じても、第
２の堆積工程での前記した新たな絶縁材料の堆積によ
り、急峻な立ち上がりを生じることのない絶縁材料の層
で前記半導体基板の表面を覆うことができる。 【００１２】再び、前記第２の堆積工程で堆積された前
記絶縁材料が、第２の研磨工程で研磨を受けるが、この
とき、前記段差における上段部が下段部のレベルにほぼ
一致するまでは、主として上段部のみが研磨を受け、両
段部の段差がほぼ解消した時点で両段部の表面がほぼ均
等に研削される。従って、従来のようなトレンチ部での
凹所を生じさせることなく且つ従来のような大きなグロ
ーバル段差を生じさせることなく、半導体基板の平坦化
を図ることができる。 【００１３】本発明の製造方法では、前記第１の研磨工
程は、前記第１のマスク部分の露出後、前記第２のマス
ク部分上に絶縁材料が残存した状態で停止されることが
特徴であり、前記段差の一層の低減のためには、両マス
ク部分の残存厚さ寸法を等しく維持すべく、前記第１の
マスク部分の露出と同時に、すなわち前記第１のマスク
部分の露出により、第１の研磨工程を停止することが望
ましい。 【００１４】第２の研磨工程後、前記第１および第２の
両マスク部分を含む前記マスクを除去後の最終研磨工程
において、前記トレンチの両端における両基板部分のう
ちの少なくとも一方の表面と、前記トレンチに堆積され
た前記絶縁材料の表面との一致を図るべく、該絶縁材料
の表面が研削され、これにより素子分離領域を含む半導
体基板表面の平坦化が図られる。 【００１５】前記第１および第２の両研磨工程におい
て、前記ＣＭＰには、前記エッチングマスクの前記ＣＭ
Ｐに対するストッパ作用を高める上で、該エッチングマ
スクに対する研磨速度よりも前記絶縁材料に対するそれ
が大きい値を示すスラリーを用いることが好ましい。 【００１６】前記基板をシリコン結晶基板とすることが
でき、前記エッチングマスクとして窒化シリコン（Ｓｉ
3Ｎ4）を用いることができる。また、前記絶縁材料とし
て二酸化シリコン（ＳｉＯ2）を用いることができる。 【００１７】 【発明の実施の形態】本発明に係る半導体装置の製造方
法では、半導体基板上への半導体素子の形成に先立っ
て、従来よく知られているように、基板上が素子のため
の活性領域毎に素子分離領域により区画される。この区
画にあたっては、従来よく知られたシャロウ・トレンチ
分離方式が用いられる。 【００１８】本発明に係る半導体装置の製造方法を図１
〜図４に沿って説明する。本発明に係る前記製造方法で
は、図１に示されているように、例えばシリコン結晶か
らなる半導体基板１０上に、半導体素子のための活性領
域１０ａ、１０ｂおよび１０ｃに対応して、該各領域を
覆う窒化シリコンからなるエッチングマスク部分１１
ａ、１１ｂおよび１１ｃが、従来よく知られたパッド酸
化膜１２を介して形成される。 【００１９】前記パッド酸化膜１２は、従来よく知られ
ているように、半導体基板１０への熱処理時における前
記エッチングマスク部分と半導体基板１０との熱膨張差
による該基板への応力を緩和する作用をなす。 【００２０】図１に示す例では、前記マスク部分１１ａ
〜１１ｃのうち、マスク部分１１ａおよび１１ｂの表面
積は互いにほぼ同一であり、マスク部分１１ｃの表面積
は前記両マスク部分１１ａおよび１１ｂのそれらよりも
大きい。ここでは、表面積の小さい前記マスク部分１１
ａおよび１１ｂを第１のマスク部分とし、表面積の大き
い前記マスク部分１１ｃを第２のマスク部分とする。 【００２１】前記各マスク部分１１ａ〜１１ｃの形成
後、該各マスク部分から露出する基板１０部分への従来
よく知られたエッチング処理により、素子分離領域のた
めの溝（トレンチ）１３ａおよび１３ｂが形成される。 【００２２】前記したエッチング処理によるトレンチ形
成工程での前記トレンチ１３ａおよび１３ｂの形成後、
第１の堆積工程で、例えばＣＶＤ法（Chemical Vapor D
eposition:化学気相成長）を用いて、二酸化シリコンか
らなる絶縁材料１４が、前記両トレンチを充填しかつ前
記各マスク部分１１ａ〜１１ｃ上に成長するように堆積
される。この絶縁材料１４の堆積に先立って、必要に応
じて、トレンチ１３ａおよび１３ｂの内壁に沿って、図
示しない熱酸化膜を形成しておくことができる。 【００２３】前記絶縁材料１４の堆積では、図１に示さ
れているように、前記各マスク部分１１ａ〜１１ｃ上で
の絶縁材料１４の高さ寸法は相互にほぼ一致している
が、表面積が小さい第１のマスク部分１１ａおよび１１
ｂ上で隆起している絶縁材料１４の表面形状は、大きな
表面積を有する第２のマスク部分１１ｃ上のそれよりも
急峻な立ち上がりを有する形状となる。 【００２４】前記第１の堆積工程で堆積された絶縁材料
１４には、当該堆積工程に引き続く第１の研磨工程で、
ＣＭＰ（化学的機械的研磨）が施される。このＣＭＰに
は、従来よく知られているように、エッチングマスクに
対する研磨速度よりも前記絶縁材料に対するそれが大き
い値を示すスラリーが用いられる。 【００２５】前記第１の研磨工程では、前記各マスク部
分上で隆起した絶縁材料１４の表面に、ＣＭＰ装置のパ
ッドが同時的に押し当てられた後、第１のマスク部分１
１ａおよび１１ｂの表面が露出するまで絶縁材料１４が
研削される。 【００２６】前記ＣＭＰでは、従来よく知られているよ
うに、ＣＭＰ装置の特性上、第１のマスク部分上に堆積
した絶縁材料１４のように急峻な隆起部分がより早く研
削される。そのため、図２に示されているように、第１
の研磨工程での前記ＣＭＰが、前記第１のマスク部分１
１ａおよび１１ｂが露出した時点で終了すると、絶縁材
料１４が前記マスク部分１１ｃ上に残存し、その差によ
り、基板１０上に、いわゆるグローバル段差（Δｘ）が
生じる。 【００２７】前記第１のマスク部分１１ａおよび１１ｂ
が露出した後、前記第２のマスク部分１１ｃ上に絶縁材
料１４が残存する限り、前記ＣＭＰを継続することがで
きるが、前記段差（Δｘ）を小さくすべく前記各マスク
部分の高さ寸法を相互にほぼ均等に維持するために、前
記ＣＭＰにおいて、前記したとおり、前記マスク部分１
１ａおよび１１ｂの露出と同時に前記ＣＭＰを停止する
ことが望ましい。 【００２８】しかしながら、このような停止動作は容易
ではないことから更に研削が進行すること、または、前
記第１のマスク部分１１ａおよび１１ｂの表面の露出
後、マスク部分１１ｃ上に残存する絶縁材料１４を可及
的に減少させるべく、更に研削を進行させることによ
り、図２に示されているように、第１のマスク部分の表
面と、前記第２のマスク部分１１ｃの表面との間に高さ
の差異（Δｙ）が発生し得る。この場合、前記第１のマ
スク部分１１ａおよび１１ｂが残存する限り、過剰な研
削による前記差異（Δｙ）が発生しても、この差異は許
容することができる。 【００２９】前記ＣＭＰでは、前記したように、前記エ
ッチングマスクに対する研磨速度よりも絶縁材料１４に
対するそれが大きい値を示すスラリーを用いることによ
り、過剰な研削による前記差異（Δｙ）を抑制すること
ができる。 【００３０】本発明に係る前記製造方法では、第１の研
磨工程で生じた前記段差（Δｘ）を、その後の第２の研
磨工程で緩和するために、前記第１の研磨工程後、第２
の堆積工程で、前記段差（Δｘ）を有する絶縁材料１４
上に新たな絶縁材料１４が堆積される。 【００３１】この第２の堆積工程の前記した堆積によ
り、図３に示されているように、新たな絶縁材料１４が
前記各マスク部分１１ａ〜１１ｃ上およびトレンチ１３
ａ、１３ｂ上に堆積される。このとき、前記した新たな
絶縁材料１４は、前記段差（Δｘ）を規定する両平坦面
部分上にそれぞれほぼ均等な厚さ寸法で堆積することか
ら、前記絶縁材料１４の表面は、前記第１のマスク部分
上の絶縁材料１４のような急峻な隆起を生じることのな
い比較的平坦な２つの表面部分（１４ａおよび１４ｂ）
で構成される。 【００３２】前記した新たな絶縁材料１４の堆積には、
前記第１の堆積工程におけると同様なＣＶＤ法を用いる
ことができ、例えば、前記新たな絶縁材料１４の堆積に
より、前記基板１０上の前記絶縁材料１４を２０００Å
の厚さ分、増加させることができる。 【００３３】前記新たな絶縁材料１４の表面（１４ａお
よび１４ｂ）は、前記第２の堆積工程に引き続く前記し
た第２の研磨工程で、第１の研磨工程におけると同様な
ＣＭＰによる平坦化処理が施される。 【００３４】この第２の研磨工程では、前記段差におけ
る上段部１４ａが下段部１４ｂの高さレベルにほぼ一致
するまでは、主として上段部１４ａのみが研磨を受け
る。その後、前記両段部の段差がほぼ解消した時点で、
該両段部の表面がほぼ均等に研削され、図４に示されて
いるように、マスク部分１１ａ〜１１ｃの全てが露出す
るまで前記ＣＭＰが継続される。 【００３５】前記した各マスク部分上の絶縁材料の除去
では、従来のようなプラズマエッチングが用いられるこ
とがなくＣＭＰにより行われることから、図４に示され
ているように、前記トレンチ１３ａ上の前記絶縁材料１
４に、従来のような大きな凹所を形成することなく、こ
の絶縁材料１４の表面がほぼ平坦に維持される。その結
果、前記グローバル段差（Δｘ）は、前記した第１の研
磨工程での過剰な研削による前記差異（Δｙ）程度の段
差（Δｘ′）にまで低減される。 【００３６】ところで、前記した第１の研磨工程で、第
１および第２のマスク部分の残存厚さに前記したような
差異（Δｙ）が生じたとき、前記両マスク部分の厚さ寸
法を強制的に一致させるために、この第２の研磨工程
で、前記スラリーに選択比を有しないスラリーを用いる
ことができる。これにより、第１のマスク部分１１ａお
よび１１ｂの露出時には、第２のマスク部分１１ｃの厚
さ寸法が前記第１のマスク部分のそれらにほぼ一致する
ように減少する。 【００３７】しかしながら、前記第１のマスク部分１１
ａおよび１１ｂの残存厚さが微小であった場合、このよ
うに各マスク部分が相互に一致するまで前記研磨を継続
すると、該研磨の停止が僅かに遅れた場合であっても、
全ての前記マスク部分が消滅する虞がある。 【００３８】これに対し、前記スラリーに前記したよう
な選択比を有するスラリーを用いると、前記各マスク部
分のストッパ作用により、該マスク部分の研削が抑制さ
れることから、前記したような全マスク部分を確実に残
すことができ、それらの消滅を容易に防止することがで
きる。 【００３９】前記第２の研磨工程の後、従来におけると
同様に、前記第１および第２のマスク部分が、選択的な
エッチング処理により除去され、その後、パッド酸化膜
１２の除去と共に、トレンチ１３ａおよび１３ｂの絶縁
材料１４の表面と、基板１０の表面とを一致させるべ
く、該基板上に例えばＣＭＰによる平坦化処理が施され
る。 【００４０】このとき、前記平坦化処理を受ける絶縁材
料１４の表面は、前記したように、第２の研磨工程で、
前記グローバル段差（Δｘ）が、ほぼ第１の研磨工程で
のマスク部分１１ａおよび１１ｂが受ける過剰な研磨に
よって生じる前記した差異（Δｙ）に等しい段差（Δ
ｘ′）にまで低減されていることから、比較的容易に平
坦な表面を得ることができる。 【００４１】また、前記平坦化処理では、基板１０の表
面に一致する表面を有する素子分離領域を得るために、
例えばトレンチ１３ｂ内の絶縁材料１４について、該ト
レンチを規定する両縁部、すなわち、該トレンチの両側
に形成されている活性領域１０ｂおよび１０ｃのうち
の、少なくとも一方の活性領域の表面と、前記絶縁材料
１４の表面とを一致させるべく前記ＣＭＰを施すことが
望ましい。 【００４２】前記各マスク部分およびパッド酸化膜１２
の除去後の前記した平坦化処理が終了すると、素子分離
領域の形成が完了する。その後、従来におけると同様
に、前記素子分離領域により区画された半導体基板１０
の前記各活性領域１０ａ〜１０ｃ上に、適宜、半導体素
子が形成される。 【００４３】本発明に係る具体例の製造方法では、前記
したように、エッチングマスクを覆う絶縁材料１４の表
面が第１の研磨工程で研削された後、第２の堆積工程
で、新たな絶縁材料１４が堆積される。これにより、各
マスク部分上には、急峻に立ち上がる隆起を生じること
のない、ほぼ平坦な表面が得られる。 【００４４】従って、本具体例の製造方法によれば、絶
縁材料１４の研削後に前記グローバル段差のような段差
が生じても、絶縁材料１４への最終的な平坦化処理にお
いて、前記したグローバル段差ほどに大きな段差を生じ
ることなく、基板１０の表面にほぼ一致する平坦な素子
分離領域を得ることができる。 【００４５】前記した段差の発生の防止のために、第１
の堆積工程で、堆積された絶縁材料（１４）の表面形状
に前記各マスク部分の表面積の差異が反映されないほど
に、絶縁材料（１４）を厚く堆積することが考えられ
る。しかしながら、このような絶縁材料（１４）の堆積
および研削には、多大な時間を要し、素子分離領域を効
率的かつ容易に形成することはできない。 【００４６】これに対し、本発明によれば、隆起部分の
形成を回避すべく絶縁材料（１４）を厚く堆積する必要
はなく、また、このような厚く堆積した絶縁材を研削す
る必要がないことから、比較的短時間での研削により、
前記したとおり、段差の発生が抑制され、これにより平
坦な素子分離領域が得られる。 【００４７】 【発明の効果】本発明に係る製造方法によれば、第１の
研磨工程において絶縁材料の研削面に前記グローバル段
差が生じても、当該研磨工程に引き続く第２の堆積工程
で、新たな絶縁材料が堆積されることから、半導体基板
上には、急峻に立ち上がる隆起を生じることのない比較
的平坦な表面を得ることができる。従って、素子分離領
域の形成工程における最終的な平坦化処理において、前
記基板の表面にほぼ一致する素子分離領域を得ることが
できることから、全体にほぼ平坦な表面を有し、且つ、
絶縁材料により適正に区画された基板を有する半導体装
置を製造することができる。
【図面の簡単な説明】
【図１】本発明に係る製造方法のトレンチ形成工程およ
び第１の堆積工程を説明するための断面図である。 【図２】前記製造方法の第１の研磨工程を説明するため
の断面図である。 【図３】前記製造方法の第２の堆積工程を説明するため
の断面図である。 【図４】前記製造方法の第２の研磨工程を説明するため
の断面図である。 【符号の説明】 １０ 半導体基板 １０ａ、１０ｂ、１０ｃ 活性領域 １１ａ、１１ｂ、１１ｃ エッチングマスク部分 １２ パッド酸化膜 １３ａ、１３ｂ トレンチ １４ 絶縁材料 １４ａ 上段部 １４ｂ 下段部
び第１の堆積工程を説明するための断面図である。 【図２】前記製造方法の第１の研磨工程を説明するため
の断面図である。 【図３】前記製造方法の第２の堆積工程を説明するため
の断面図である。 【図４】前記製造方法の第２の研磨工程を説明するため
の断面図である。 【符号の説明】 １０ 半導体基板 １０ａ、１０ｂ、１０ｃ 活性領域 １１ａ、１１ｂ、１１ｃ エッチングマスク部分 １２ パッド酸化膜 １３ａ、１３ｂ トレンチ １４ 絶縁材料 １４ａ 上段部 １４ｂ 下段部
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板上に設けられる半導体素子の
ための活性領域を覆うエッチングマスクであって第１の
マスク部分と該マスク部分から間隔をおいて配置され前
記第１のマスク部分の表面積よりも大きな表面積を有す
る第２のマスク部分とを備えるエッチングマスクから露
出する前記半導体基板における前記両マスク部分間に、
素子分離領域のためのトレンチを形成すべく、前記露出
部分にエッチング処理を施す工程と、 前記トレンチ内に加えて、前記マスク上に絶縁材料を堆
積する第１の堆積工程と、 前記第１のマスク部分の表面が露出するまで、前記絶縁
材料に化学的機械的研磨を施す第１の研磨工程と、 露出した前記第１のマスク部分および残存する前記絶縁
材料上に新たに絶縁材料を堆積する第２の堆積工程と、 前記第１のマスク部分の表面が露出するまで、新たな前
記絶縁材料を含む前記絶縁材料に化学的機械的研磨を施
す第２の研磨工程とを含み、 前記第１の研磨工程は、前記第２のマスク部分上に前記
絶縁材料を残存させた状態で、停止されることを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001247059A JP3418386B2 (ja) | 2001-08-16 | 2001-08-16 | 半導体装置の製造方法 |
| US10/096,867 US7256100B2 (en) | 2001-08-16 | 2002-03-14 | Manufacturing method of semiconductor device having trench type element isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001247059A JP3418386B2 (ja) | 2001-08-16 | 2001-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060023A JP2003060023A (ja) | 2003-02-28 |
| JP3418386B2 true JP3418386B2 (ja) | 2003-06-23 |
Family
ID=19076472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001247059A Expired - Fee Related JP3418386B2 (ja) | 2001-08-16 | 2001-08-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7256100B2 (ja) |
| JP (1) | JP3418386B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210909A (ja) * | 2007-02-26 | 2008-09-11 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234416B1 (ko) * | 1996-12-20 | 1999-12-15 | 윤종용 | 반도체장치의 소자분리방법 |
| JP3904676B2 (ja) * | 1997-04-11 | 2007-04-11 | 株式会社ルネサステクノロジ | トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造 |
| US5728621A (en) * | 1997-04-28 | 1998-03-17 | Chartered Semiconductor Manufacturing Pte Ltd | Method for shallow trench isolation |
| US6103592A (en) * | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
| US6214699B1 (en) * | 1998-04-01 | 2001-04-10 | Texas Instruments Incorporated | Method for forming an isolation structure in a substrate |
| US6057210A (en) * | 1998-04-21 | 2000-05-02 | Vanguard International Semiconductor Corporation | Method of making a shallow trench isolation for ULSI formation via in-direct CMP process |
| JP2001024055A (ja) | 1999-07-06 | 2001-01-26 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| US6391781B1 (en) * | 2000-01-06 | 2002-05-21 | Oki Electric Industry Co., Ltd. | Method of making a semiconductor device |
| JP3492279B2 (ja) * | 2000-03-21 | 2004-02-03 | Ｎｅｃエレクトロニクス株式会社 | 素子分離領域の形成方法 |
-
2001
- 2001-08-16 JP JP2001247059A patent/JP3418386B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-14 US US10/096,867 patent/US7256100B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7256100B2 (en) | 2007-08-14 |
| US20030036246A1 (en) | 2003-02-20 |
| JP2003060023A (ja) | 2003-02-28 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 6 |
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Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 7 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 7 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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