CN105097468A - 一种平坦化的工艺方法 - Google Patents
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Abstract
本发明提供了一种平坦化的工艺方法,包括步骤:提供鳍及鳍之间的隔离;覆盖多晶栅;对鳍之上凸起的多晶栅部分进行离子注入;进行化学机械平坦化。由于凸起的多晶栅部分的结晶状态被离子注入工艺破坏,这增强了化学机械平坦化中抛光液对凸起的多晶栅部分的化学腐蚀作用,提高顶部的多晶栅的移除速率,从而降低或避免因图形密度不同而造成多晶材料移除速率的差异。
Description
技术领域
本发明涉及半导体制造领域,特别涉及一种平坦化的工艺方法。
背景技术
随着平面半导体器件的尺寸不断缩小,短沟道效应愈发突出,提高栅控能力成为下一代器件的开发中的重点方向,类似FinFet(鳍式场效应晶体管)的多栅器件,FinFet是具有鳍型沟道结构的晶体管,它利用薄鳍(Fin)的几个表面作为沟道,可以增大工作电流,从而可以防止传统晶体管中的短沟道效应。
不同于平面器件,如图1所示,FinFet器件的隔离结构104形成在鳍102之间的衬底100上的凸起图形,这样,在形成多晶栅的工艺中,如图2所示,在淀积多晶栅106之后,需要进行多晶栅的平坦化,如图3所示,平坦化后的多晶栅106进一步进行图案化的刻蚀。
由于鳍的分布密度不同,会导致相应部分的多晶栅的移除速率不同,相较于鳍密度较小的区域,在鳍的密度较大的区域,凸起的多晶栅局部承压较低,相应局部的移除速率更慢一些,而由于移除速率的不同,会导致片内多晶厚度的均匀性(WithinInWaferNon-Uniformity,WIWNU)较差。然而,FinFET器件对多晶栅平坦化工艺的均匀性要求很高,其均匀性决定了晶圆内多晶栅高度的一致性,这会对器件最终电学特性的一致性产生影响。
发明内容
本发明的目的旨在至少解决上述技术缺陷,提供一种平坦化的工艺方法,提高多晶栅平坦化的均匀性。
本发明提供了一种平坦化的工艺方法,包括步骤:
提供鳍及鳍之间的隔离;
覆盖多晶栅;
对鳍之上凸起的多晶栅部分进行离子注入;
进行化学机械平坦化。
可选的,对鳍之上凸起的多晶栅部分进行离子注入的步骤具体包括:
在多晶硅之上形成图案化的光刻胶,形成该光刻胶的光罩为形成鳍的光刻胶时的光罩,且该光刻胶的极性与形成鳍时的光刻胶的极性相反;
进行离子注入;
去除光刻胶。
可选的,离子注入的深度小于或等于凸起的多晶栅部分的高度。
可选的,注入的离子包括:C、H、B、BF2、In、P、As、Sb、Ge、Si、F或他们的组合。
可选的,离子注入的能量范围为1-1000KeV。
可选的,离子注入的剂量范围为1E10-1E16cm-2。
可选的,进行化学机械平坦化时采用的抛光液为SiO2基抛光液或Al2O3基抛光液。
本发明实施例提供的平坦化的工艺方法,在淀积多晶栅之后,对鳍之上凸起的多晶栅部分进行离子注入,由于经过了离子注入,凸起的多晶栅部分结晶状态被破坏,这会大大的增强化学机械平坦化中抛光液对凸起的多晶栅部分的化学腐蚀作用,提高顶部的多晶栅的移除速率,从而降低或避免因图形密度不同而造成多晶材料移除速率的差异,从而改善多晶栅平坦化工艺的均匀性,提高器件的性能。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解,其中:
图1-3示出了现有技术中FinFet器件多晶栅平坦化过程的截面示意图;
图4示出了根据本发明实施例的平坦化的工艺方法的流程示意图;
图5-8示出了根据本发明实施例的工艺形成半导体器件的各个制造过程的截面示意图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
正如背景技术所述,在FinFet器件形成多晶栅时,需要进行平坦化工艺,而由于鳍的分布密度的不同,会导致平坦化的均匀性的问题,从而导致器件栅极高度的不一致性,影响器件的性能。
为了解决上述的问题,本发明提出了一种平坦化的工艺方法,参考图4所示,包括:
提供鳍及鳍之间的隔离;
覆盖多晶栅;
对鳍之上凸起的多晶栅部分进行离子注入;
进行化学机械平坦化。
在本发明中,在淀积多晶栅之后,对鳍之上凸起的多晶栅部分进行离子注入,由于经过了离子注入,凸起的多晶栅部分结晶状态被破坏,这会大大的增强化学机械平坦化中抛光液对凸起的多晶栅部分的化学腐蚀作用,提高顶部的多晶栅的移除速率,从而降低或避免因图形密度不同而造成多晶材料移除速率的差异,从而改善多晶栅平坦化工艺的均匀性,提高器件的性能。
为了更好的理解本发明,以下将结合制造流程以及具体的实施例进行详细的描述。
首先,在步骤S01,提供鳍202及鳍之间的隔离204,如图5所示。
在本实施例中,首先,提供衬底200。
在本发明中,所述衬底可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,SiliconOnInsulator)或GOI(绝缘体上锗,GermaniumOnInsulator)等半导体衬底。在本实施例中,所述衬底为硅衬底
接着,在所述衬底内形成鳍202。
可以通过在衬底200上形成硬掩膜(图未示出),例如氮化硅,在硬掩膜的掩蔽下,利用刻蚀技术,例如RIE(反应离子刻蚀)的方法,刻蚀衬底,从而在衬底内形成鳍202,而后,可以进一步将硬掩膜去除。
而后,在鳍之间形成隔离204。
淀积隔离的介质材料,例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)等,并进行平坦化,例如CMP(化学机械抛光),之后进行湿法腐蚀,从而得到隔离204。
而后,在步骤S02,覆盖多晶栅206,如图6所示。
在上述器件上淀积多晶栅材料,例如多晶硅材料,将上述隔离204及鳍202覆盖上多晶栅。由于鳍为凸出的结构,在淀积多晶栅材料后,鳍上的多晶栅206-1相较于隔离上的多晶栅206-2高出一定高度H。
接着,在步骤S03,对鳍之上凸起的多晶栅部分206-1进行离子注入。
在本实施例中,通过在隔离204之上的部分覆盖光刻胶的掩膜层208,将鳍之上凸起的多晶栅部分206-1进行离子注入,更具体的,在多晶硅之上形成图案化的光刻胶时采用的光罩为形成鳍的光刻胶时的光罩,且该光刻胶的极性与形成鳍时的光刻胶的极性相反,例如,形成鳍的光刻胶为正性光刻胶,则,进行此时离子注入时的光刻胶为负性。也就是说,此时离子注入与形成鳍时的光罩为同一块,同时采用不同极性的光刻胶,这样,可以在离子注入时使用鳍的光罩,无需重新开发新的离子注入的光罩,减少开发费用。
在具体的实施例中,可以通过预先的模拟实验选择合适的离子注入的条件,使得离子注入的深度小于或等于凸起的多晶栅部分的高度。注入深度主要通过离子注入的注入能量,以及注入后的退火温度来调节,可先用常用离子注入模拟软件,如srim,来模拟不同离子注入的浓度深度分布,注入的离子可以为C、H、B、BF2、In、P、As、Sb、Ge、Si、F或他们的组合,离子注入的能量范围可以为1-1000KeV,离子注入的剂量范围可以为1E10-1E16cm-2。在离子注入后,将光刻胶除去。
而后,在步骤S04,进行化学机械平坦化,如图8所示。
可以采用传统的多晶栅的化学平坦化工艺进行平坦化,直到到达预定的多晶栅的厚度。
在本实施例中,进行化学机械平坦化时采用的抛光液为SiO2基抛光液或Al2O3基抛光液,抛光垫可以采用硬或软的抛光垫。由于凸起的多晶栅部分的结晶状态被离子注入工艺破坏,这增强了化学机械平坦化中抛光液对凸起的多晶栅部分的化学腐蚀作用,提高顶部的多晶栅的移除速率,从而降低或避免因图形密度不同而造成多晶材料移除速率的差异。
而后,可以根据具体的需要完成器件的后续工艺,如栅极的图案化等。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (7)
1.一种平坦化的工艺方法,其特征在于,包括步骤:
提供鳍及鳍之间的隔离;
覆盖多晶栅;
对鳍之上凸起的多晶栅部分进行离子注入;
进行化学机械平坦化。
2.根据权利要求1所述的方法,其特征在于,对鳍之上凸起的多晶栅部分进行离子注入的步骤具体包括:
在多晶硅之上形成图案化的光刻胶,形成该光刻胶的光罩为形成鳍的光刻胶时的光罩,且该光刻胶的极性与形成鳍时的光刻胶的极性相反;
进行离子注入;
去除光刻胶。
3.根据权利要求1所述的方法,其特征在于,离子注入的深度小于或等于凸起的多晶栅部分的高度。
4.根据权利要求3所述的方法,其特征在于,注入的离子包括:C、H、B、BF2、In、P、As、Sb、Ge、Si、F或他们的组合。
5.根据权利要求4所述的方法,其特征在于,离子注入的能量范围为1-1000KeV。
6.根据权利要求5所述的方法,其特征在于,离子注入的剂量范围为1E10-1E16cm-2。
7.根据权利要求1所述的方法,其特征在于,进行化学机械平坦化时采用的抛光液为SiO2基抛光液或Al2O3基抛光液。
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