TW201637211A - 具有鰭狀結構的半導體裝置的製造方法 - Google Patents

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Abstract

一種具有鰭狀結構的半導體裝置的製造方法。首先於半導體基板上的第一區域內和第二區域內分別形成第一鰭狀結構。接著全面沉積介電層，以完全覆蓋住第一鰭狀結構，然後去除位於第二區域內的第一鰭狀結構，以於介電層中形成溝渠。最後施行原位摻雜磊晶製程，以於各溝渠內形成第二鰭狀結構。

Description

具有鰭狀結構的半導體裝置的製造方法
本發明係關於一種半導體裝置，特別是關於一種具有鰭狀結構的半導體裝置的製造方法。
隨著半導體產業的發展，半導體元件的切換速度(switching speed)及其操作電壓的表現均具有顯著的進展。因此，業界對於金氧半場效電晶體元件(Metal-Oxide-Semiconductor Field Effect Transistor,MOS FET)、雙載子電晶體及其他電晶體元件的效能要求也日益嚴苛。對於目前的MOS電晶體而言，提升載子遷移率以增加MOS電晶體之速度已成為目前半導體技術領域中的主要課題。
為了達到上述目的，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使載子在通過此應變之閘極通道時的遷移率增加，進而達到使MOS電晶體運作更快的目的。在目前已知的技術中，已有使用應變矽(strained silicon)作為基底的MOS電晶體，其利用矽鍺(SiGe)或矽碳(SiC)的晶格常數與單晶矽(single crystal Si)不同的特性，使矽鍺磊晶層或矽碳磊晶層產生結構上應變而形成應變矽。由於矽鍺磊晶層或矽碳磊晶層的晶格常數(lattice constant)比矽大或 小，這使得矽的帶結構(band structure)發生改變，而造成載子移動性增加，因此可增加MOS電晶體的速度。
然而，隨著半導體裝置尺度不斷減縮，即便採用了應變矽技術也無法滿足目前業界的需求。舉例來說，如何在採用應變矽技術之下仍可有效調整不同導電型電晶體元件內的載子通道的電性，例如臨界電壓值，即成為一重要課題。
有鑑於此，本發明之一目的在於提供一種具有鰭狀電晶體的半導體裝置的製造方法，其可以有效控制載子通道的電性。
根據本發明之一較佳實施例，係提供一種具有鰭狀電晶體的半導體裝置的製造方法。首先於半導體基板上的第一區域內和第二區域內分別形成第一鰭狀結構。接著全面沉積介電層，以完全覆蓋住第一鰭狀結構，然後去除位於第二區域內的第一鰭狀結構，以於介電層中形成溝渠。最後施行原位摻雜磊晶製程，以於各溝渠內形成第二鰭狀結構。
202‧‧‧半導體基板
204‧‧‧摻雜區
206‧‧‧磊晶層
208‧‧‧遮罩層
210‧‧‧圖案化犧牲層
212‧‧‧側壁子
214‧‧‧絕緣層
216、230‧‧‧遮罩層
218‧‧‧溝渠
219‧‧‧第一區域
221‧‧‧第二區域
222‧‧‧第一鰭狀結構
223‧‧‧第三區域
224‧‧‧第二鰭狀結構
226‧‧‧第三鰭狀結構
302‧‧‧閘極介電層
304‧‧‧犧牲電極層
306‧‧‧蓋層
308‧‧‧虛置閘極結構
h1‧‧‧高度
P1‧‧‧離子佈植製程
P2、P4‧‧‧蝕刻製程
P3、P5‧‧‧磊晶成長製程
P6‧‧‧回蝕刻製程
第1圖至第11圖繪示了本發明較佳實施例之半導體裝置之製作方法示意圖。
第1圖是半導體裝置於初始階段之剖面圖。
第2圖是半導體基板上設置有磊晶層的剖面示意圖。
第3圖是半導體基板上設置有遮罩層、圖案化犧牲層以及側壁 子的剖面示意圖。
第4圖是半導體基板上設置有第一鰭狀結構的剖面示意圖。
第5圖是半導體基板上設置有介電層的剖面示意圖。
第6圖是移除部份第一鰭狀結構後的剖面示意圖。
第7圖是在第二區域和第三區域內形成第二鰭狀結構的剖面示意圖。
第8圖是在第三區域內形成溝渠的剖面示意圖。
第9圖是在第三區域內形成第三鰭狀結構的剖面示意圖。
第10圖是第一鰭狀結構、第二鰭狀結構和第三鰭狀結構部份區段突出於絕緣層的剖面示意圖。
第11圖是第一鰭狀結構、第二鰭狀結構和第三鰭狀結構被閘極結構覆蓋的透視圖。
於下文中，係加以陳述具有鰭狀結構的半導體裝置製作方法之具體實施方式，以使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。
第1圖至第11圖繪示了本發明較佳實施例之半導體裝置之製作方法示意圖。第1圖是半導體裝置於初始階段之剖面圖。首先提供一半導體基板202，並施行一離子佈植製程P1，以於半導體基板202的上部區域內形成至少一摻雜區204。其中，摻雜區204係具有第一導電型，其可以作為後續半導體裝置的離子井或是抗貫 穿摻雜區(punch-through stopper region)，以作為電性連通或電性絕緣之用。需注意的是，半導體基板202上的摻雜區204不限於只有單一導電型或相同摻質濃度。換言之，位於不同區域內的摻雜區204亦可以具有相異的導電型或是摻質濃度。
上述的半導體基板202可例如是一矽基底、一含矽基底(例如SiC)、一三五族基底(例如GaN)、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)、一矽覆絕緣(silicon-on-insulator,SOI)基底、一含磊晶層之基底或其他合適的半導體基底等。
第2圖是半導體基板上設置有磊晶層的剖面示意圖。在上述形成摻雜區204之後，接著可以施行一道或多道磊晶成長製程，以於半導體基板202上形成具有單晶結構的磊晶層206。具體來說，磊晶成長製程是原位(in-situ)磊晶成長製程，因此在成長磊晶層206的同時，具有特定導電型之摻質，例如硼、碳、磷或砷等III族或V族元素，可以被摻雜至磊晶層206中，致使磊晶層206可以具有所需的導電型或摻質濃度。根據不同的需求，磊晶層206的各區域可具有相同的導電型，且具有相同或漸變的摻質濃度，舉例來說，磊晶層206可以具有第一導電型，且其摻質濃度可以由下往上或是由上往下漸增，但不限於此。
第3圖是半導體基板上設置有遮罩層、圖案化犧牲層以及側壁子的剖面示意圖。在上述形成磊晶層206之後，可以接著於磊晶層206上依序堆疊遮罩層208和犧牲層(圖未示)。之後，利用一般微影暨蝕刻(photo etching process,PEP)製程、多重曝光(multi- patterning)等製程，較佳則是利用間隙壁自對準雙重圖案法(spacer self-aligned double-patterning,SADP)，也就是側壁影像轉換(sidewall image transfer,SIT)，來圖案化犧牲層以形成圖案化犧牲層210，致使圖案化犧牲層210可以分別位於第一區域219、第二區域221和第三區域223內。之後進行一沉積和蝕刻製程，以於各圖案化犧牲層210的側壁形成側壁子212。需注意的是，由於側壁子212係藉由沉積和蝕刻製程而形成，因此其尺寸可以小於現行光學微影製程所達之最小曝光極限，因而具有「次光學微影特徵」。
其中，上述的遮罩層208、圖案化犧牲層210以及側壁子212的可以選自氧化矽層、氮化矽層、氮氧化矽或碳化矽或等絕緣材料，或選自多晶矽或三五族半導體等半導體材料，但不限於此。較佳來說，遮罩層208、圖案化犧牲層210以及側壁子212的材質會不相同，致使其可以在特定的蝕刻製程中具有相異的蝕刻速率。
接著，可以施行側壁子自對準雙重圖案製程(spacer self-aligned double patterning,SADP)的後續步驟，以將側壁子212定義出之佈局圖案轉移至磊晶層208中。具體來說，在此圖案轉移製程中，圖案化犧牲層210會先被去除，致使圖案化犧牲層210正下方之遮罩層208被暴露出。接著可施行至少一蝕刻製程，以側壁子212作為蝕刻遮罩，將側壁子212所構成之佈局圖案轉移至遮罩層208中，而形成圖案化的遮罩層208。之後，可以選擇性地將側壁子212去除。此外，將側壁子212所構成之佈局圖案轉移至遮罩層208前，可以選擇性地蝕刻去除側壁子212的部份區段，致使剩餘的側壁子212可以構成所需的佈局圖案。
如第4圖所示，以圖案化的遮罩層208作為蝕刻遮罩進行一蝕刻製程，進一步向下蝕刻磊晶層206，以將圖案化遮罩層208所構成的佈局圖案轉移至磊晶層206中，直至暴露出部份摻雜區204，而獲得圖案化的磊晶層，此圖案化的磊晶層亦可被稱為第一鰭狀結構222。詳細而言，上述蝕刻製程可例如為一乾蝕刻製程、一濕蝕刻製程或二者之組合。較佳來說，蝕刻製程係為一含氟的蝕刻製程，由於此製程產生的含氟副產物可以堆積在第一鰭狀結構222之側壁，因而可有效抑制側向蝕刻的發生。
第5圖是半導體基板上設置有介電層的剖面示意圖。繼以全面性地沉積一絕緣層214，以包覆圖案化遮罩層208和第一鰭狀結構222。之後施行一平坦化製程，例如一化學機械研磨製程，以平坦化絕緣層214，並以去除位於第一鰭狀結構222頂面的圖案化遮罩層208，直至第一鰭狀結構222的頂面切齊絕緣層214的頂面。其中，上述沉積絕緣層214之製程可包含高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、次常壓化學氣相沉積(sub-atmosphere CVD,SACVD)、旋塗式介電材料(spin on dielectric,SOD)或流體化學氣相沉積(flowable chemical vapor deposition,FCVD)等製程，但不限於此。
第6圖是移除部份第一鰭狀結構的示意圖。接著，可以形成遮罩層216，以覆蓋住位於第一區域219內的第一鰭狀結構222和絕緣層214。其中，遮罩層216可以是圖案化光阻或是圖案化的介電層，但不限定於此。接著，進行一蝕刻製程P2，在遮罩層216的覆蓋下，蝕除位於第二區域221和第三區域223內的第一鰭狀結構222，而於第二區域221和第三區域223內形成溝渠218，致使摻 雜區204可以被暴露出溝渠218底部。
第7圖是在第二區域和第三區域內形成第二鰭狀結構的剖面示意圖。接著，可以在遮罩層216的覆蓋下，進行一磊晶成長製程P3，較佳係為一原位磊晶成長製程，以於各溝渠218內成長磊晶層，而獲得第二鰭狀結構224。根據不同需求，第二鰭狀結構224的磊晶組成、摻雜物及/或摻雜濃度可以相異於第一鰭狀結構222的磊晶組成、摻雜物及/或摻雜濃度。由於第一鰭狀結構222和第二鰭狀結構224的上部區域係對應後續電晶體元件的載子通道區域，因此藉由調整其磊晶組成、摻雜物及/或摻雜濃度，便可改變相應電晶體內的載子通道的電性表現，尤其是各載子通道的臨界電壓值(threshold voltage,VTH)。舉例來說，根據某一情況，第二鰭狀結構224和第一鰭狀結構222可以分別是矽鍺磊晶和矽磷磊晶。此外，根據另一情況，第二鰭狀結構224和第一鰭狀結構222磊晶主體成份亦可以相同，例如矽磊晶，然而第二鰭狀結構224的摻雜濃度可以高於第一鰭狀結構222的摻雜濃度。根據又一情況，兩者可具有不同的導電型，例如第二鰭狀結構224具有第一導電型，例如P型，而第一鰭狀結構222具有第二導電型，例如N型。
接著，去除遮罩層216，並選擇性施行一平坦化製程，去除突出於絕緣層214頂面的第二鰭狀結構224，直至第二鰭狀結構224的頂面切齊絕緣層214的頂面。
第8圖是在第三區域內形成溝渠的剖面示意圖。接著，可以形成遮罩層230，以同時覆蓋住位於第一區域219內的第一鰭狀結構222和第二區域221內的第二鰭狀結構224。其中，遮罩層216 可以是圖案化光阻或是圖案化的介電層，但不限定於此。接著，進行一蝕刻製程P4，在遮罩層216的覆蓋下，蝕除位於第三區域223內的第二鰭狀結構224，而再次暴露出位於第三區域223內的溝渠218。
第9圖是在第三區域內形成第三鰭狀結構的剖面示意圖。接著，可以在遮罩層230的覆蓋下，進行一磊晶成長製程P5，較佳係為一原位磊晶成長製程，以於各溝渠218成長磊晶層，而獲得第三鰭狀結構226。根據不同需求，第三鰭狀結構226的磊晶組成、摻雜物及/或摻雜濃度可以相異於第一鰭狀結構222及/或第二鰭狀結構224的磊晶組成、摻雜物及/或摻雜濃度。類似地，由於第三鰭狀結構226的上部區域係對應後續電晶體元件的載子通道區域，因此藉由調整其磊晶組成、摻雜物及/或摻雜濃度，便可改變相應電晶體內的載子通道的電性表現，尤其是各載子通道的臨界電壓值(threshold voltage,VTH)。舉例來說，對於某一電晶體製程而言，第三鰭狀結構226和第一、第二鰭狀結構222、224可以分別是矽鍺磊晶和矽磷磊晶。對於另一電晶體製程而言，第三鰭狀結構226、第一鰭狀結構222及第二鰭狀結構224的磊晶主體成份均可以相同，例如矽磊晶，然而第三鰭狀結構226的摻雜濃度可以高於第二鰭狀結構224及/或第一鰭狀結構222的摻雜濃度，或是具有不同的導電型，例如第三鰭狀結構226具有第一導電型，例如P型，而第一、第二鰭狀結構222、224具有第二導電型，例如N型。
接著，去除遮罩層230，選擇性施行一平坦化製程，致使第三鰭狀結構226的頂面切齊絕緣層214的頂面。
第10圖是第一鰭狀結構、第二鰭狀結構和第三鰭狀結構部份區段突出於絕緣層的剖面示意圖。接著，可對絕緣層214施行一回蝕刻製程P6，致使絕緣層214的頂面略低於第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226的頂面，而構成一淺溝渠絕緣結構。此時，第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226的部份區段突出於絕緣層214，致使突出於絕緣層21的第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226會具有相同高度h1。需注意的是，由於第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226內的磊晶主體、摻質物和摻雜濃度在相應的磊晶製程中便可調控，因此可以不用額外施行摻雜製程，以調整不同區域內的鰭狀結構的摻雜濃度。因此，可藉由上述的原位磊晶成長製程改變後續相應電晶體載子通道的電性表現，例如是臨界電壓值(threshold voltage,VTH)。
此外，由於形成摻雜區204的時點係落在形成第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226之前，因此第一鰭狀結構222、第二鰭狀結構224和第三鰭狀結構226的結構不會受到摻雜製程的離子撞擊而被破壞。至此，半導體基板202上係具有第一鰭狀結構222、第二鰭狀結構224、第三鰭狀結構226以及圍繞鰭狀結構的淺溝渠絕緣結構。
第11圖是第一鰭狀結構、第二鰭狀結構和第三鰭狀結構被虛置閘極結構覆蓋的透視圖。接著，可以依序形成閘極介電層302、犧牲電極層304以及蓋層306以覆蓋住絕緣層214以及鰭狀結構222、224、226。之後，圖案化蓋層306、犧牲電極層304以及閘極介電層302，以形成呈現條狀的閘極結構，較佳是虛置閘極結構 308。根據本實施例，虛置閘極結構308可橫跨第一鰭狀結構222、第二鰭狀結構224、第三鰭狀結構226的部份區段。需注意的是，雖然第11圖中的虛置閘極結構308係跨越第一區域219、第二區域221以及第三區域223而呈現連續條狀，然而此僅為示意圖，虛置閘極結構308較佳係分段設置於第一區域219、第二區域221以及第三區域223內。
之後，可亦進一步施行相應的半導體製程。舉例來說，對於整合於閘極後置(gate last)製程之多閘極場效電晶體結構，可以進一步於虛置閘極結構308兩側形成側壁子，並在側壁子的覆蓋下，於虛置閘極結構308兩側的鰭狀結構內形成源/汲極區域。較佳來說，源/汲極區域係具有第二導電型，致使其導電型會相異於下方摻雜區204的第一導電型。接著，沉積層間介電層，以完全覆蓋住虛置閘極結構308、側壁子、第一鰭狀結構222、第二鰭狀結構224、第三鰭狀結構226以及絕緣層214。之後，平坦、蝕刻層間介電層及蓋層306，直至暴露出第一鰭狀結構222、第二鰭狀結構224、第三鰭狀結構226的頂面。之後，依序移除虛置閘極結構308內的犧牲電極層304和閘極介電層302，以於相對設置的兩側壁子間留下一溝渠。之後可依序沉積高介電常數介電層以及金屬導電層，以填滿溝渠，而完成所需的金屬閘極結構。
根據上述實施例，其電晶體結構內的半導體結構與閘極介電層之間均具有三直接接觸面(因此亦被稱作是三閘極(tri-gate)場效電晶體)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，致使在相同之驅動電壓下可獲得加倍的汲極 驅動電流。
綜上所述，根據上述實施例，本發明係利用原位磊晶成長製程，以在半導體基板上的不同區域內形成具有不同磊晶組成、摻雜物及/或摻雜濃度的鰭狀結構。由於鰭狀結構的上部區域係對應後續電晶體元件的載子通道區域，因此藉由調整其磊晶組成、摻雜物及/或摻雜濃度，便可改變相應電晶體內的載子通道的電性表現，尤其是各載子通道的臨界電壓。此外，由於形成離子井或是抗貫穿摻雜區的時點可以早於形成鰭狀結構的時點，因此亦可以避免離子佈植製程中的高能離子撞擊鰭狀結構，致使其中產生晶格缺陷。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
202‧‧‧半導體基板
204‧‧‧摻雜區
214‧‧‧絕緣層
216‧‧‧遮罩層
222‧‧‧第一鰭狀結構
224‧‧‧第二鰭狀結構
P3‧‧‧磊晶成長製程

Claims (20)

  1. 一種具有鰭狀結構的半導體裝置的製造方法，包括：於一半導體基板上形成複數個第一鰭狀結構，其中該些第一鰭狀結構會分別位於一第一區域內和一第二區域內；全面沉積一介電層，以完全覆蓋住該些第一鰭狀結構；去除位於該第二區域內的該些第一鰭狀結構，以於該絕緣層中形成複數個溝渠；以及施行一原位摻雜磊晶製程，以於各該溝渠內形成一第二鰭狀結構。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在形成該些第一鰭狀結構之前，另包括施行一磊晶成長製程，以於該半導體基板上成長一磊晶層。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該磊晶成長製程係為原位摻雜磊晶成長製程。
  4. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該磊晶層係為一單晶結構，其組成係選自矽、鍺、矽鍺、矽磷及矽碳所組成的群組。
  5. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中該磊晶層具有由下往上漸變的摻質濃度。
  6. 如申請專利範圍第2項所述之半導體結構裝置的製造方法，其中形成該些第一鰭狀結構的步驟包括：形成一圖案化蝕刻遮罩，以覆蓋住部份該磊晶層；以及 在該圖案化蝕刻遮罩的覆蓋下，蝕刻該磊晶層。
  7. 如申請專利範圍第2項所述之半導體裝置的製造方法，其中在形成該磊晶層之前，另包括於該半導體基板的表面形成一離子井及/或一抗貫穿摻雜區。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在沉積該絕緣層之後，另包括施行一平坦化製程，致使該些第一鰭狀結構的頂面暴露出於該絕緣層。
  9. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在形成該些溝渠之前，另包括形成一遮罩層，以覆蓋住位於該第一區域內的該些第一鰭狀結構，且在形成該些溝渠的過程中，位於該第一區域內的該些第一鰭狀結構會被該遮罩層覆蓋。
  10. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中各該第二鰭狀結構具有相異於各該第一鰭狀結構的導電型。
  11. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中各該第二鰭狀結構係為一單晶結構，其組成係選自矽、鍺、矽鍺、矽磷及矽碳所組成的群組。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中另包括複數個第三鰭狀結構，各該第三鰭狀結構係為一單晶結構，其組成係選自矽、鍺、矽鍺、矽磷及矽碳所組成的群組。
  13. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中各該 第二鰭狀結構具有由下往上漸變的摻質濃度。
  14. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在施行該原位摻雜磊晶製程之後，另包括施行一平坦化製程，致使各該第二鰭狀結構的頂面切齊該絕緣層的頂面。
  15. 如申請專利範圍第1項所述之半導體裝置的製造方法，另包括蝕刻該絕緣層，致使該些第一鰭狀結構以及該些第二鰭狀結構部份突出於該絕緣層，其中各該第一鰭狀結構以及各該第二鰭狀結構突出於該絕緣層的區段實質上會具有相同的高度。
  16. 如申請專利範圍第15項所述之半導體裝置的製造方法，另包括於該絕緣層上形成一虛置閘極結構，以包覆住各該第一鰭狀結構以及各該第二鰭狀結構突出於該絕緣層的區段。
  17. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第一鰭狀結構另會形成於該半導體基板的一第三區域內，且該製造方法另包括：同時去除該第二區域和第三區域內的該些第一鰭狀結構，以於該絕緣層中形成該些溝渠；施行該原位摻雜磊晶製程，以於各該溝渠內形成該第二鰭狀結構；去除位於該第三區域內的該些第二鰭狀結構，以暴露出該第三區域內的該些溝渠；以及施行另一原位摻雜磊晶製程，以於該第三區域內各該溝渠內形成一第三鰭狀結構。
  18. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中各該第三鰭狀結構的導電型係相異於各該第一鰭狀結構的導電型。
  19. 如申請專利範圍第17項所述之半導體裝置的製造方法，另包括蝕刻該絕緣層，致使該些第一鰭狀結構、該些第二鰭狀結構以及該些第三鰭狀結構部份突出於該絕緣層，其中各該第一鰭狀結構、各該第二鰭狀結構以及各該第三鰭狀結構突出於該絕緣層的區段會具有實質上相同的高度。
  20. 如申請專利範圍第19項所述之半導體裝置的製造方法，另包括於該絕緣層上形成一虛置閘極結構，以包覆住各該第一鰭狀結構、各該第二鰭狀結構以及各該第三鰭狀結構突出於該絕緣層的區段。
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