CN103311111A

CN103311111A - 鳍式晶体管的形成方法

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Publication number: CN103311111A
Application number: CN2012100713141A
Authority: CN
Inventors: 洪中山
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; SMIC Advanced Technology R&D Shanghai Corp
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2013-09-18
Anticipated expiration: 2032-03-16
Also published as: CN103311111B

Abstract

一种鳍式晶体管的形成方法，包括：提供基底，所述基底表面形成有多个鳍部，所述鳍部顶部表面具有阻挡层；在基底表面形成覆盖所述鳍部的第一覆盖层；平坦化所述第一覆盖层直至暴露出阻挡层；在所述阻挡层和所述第一覆盖层表面、采用沉积工艺形成第二覆盖层；刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。本发明实施例的鳍式晶体管的形成方法良率高。

Description

鳍式晶体管的形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种鳍式晶体管的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。

鳍式晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式晶体管的立体结构示意图。如图1所示，鳍式晶体管包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构包括栅介质层(图中未示出)和位于栅介质层上的栅电极12。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。更多关于鳍式晶体管的结构及形成方法请参考公开号为“US7868380B2”的美国专利。

但是，现有技术形成的鳍式晶体管电学性能均一性差，良率低。

发明内容

本发明解决的问题是提供一种均一性佳、良率高的鳍式晶体管的形成方法。

为解决上述问题，本发明提供一种鳍式晶体管的形成方法：包括：提供基底，所述基底表面形成有多个鳍部，所述鳍部顶部表面具有阻挡层；在基底表面形成覆盖所述鳍部的第一覆盖层；平坦化所述第一覆盖层直至暴露出阻挡层；在所述阻挡层和所述第一覆盖层表面，采用沉积工艺形成第二覆盖层；刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。

与现有技术相比，本发明具有以下优点：

本发明的实施例的鳍部顶部表面具有阻挡层，然后先形成覆盖所述鳍部的第一覆盖层，并对所述第一覆盖层进行平坦化；然后采用沉积工艺形成第二覆盖层；本实施例的平坦化第一覆盖层由于具有平坦化阻挡层，因此，平坦化第一覆盖层的厚度可控性强，后续在平坦化后的第一覆盖层表面采用沉积工艺形成第二覆盖层，第二覆盖层的厚度可控性也很强，因此，在刻蚀第一覆盖层和第二覆盖层形成的伪栅厚度均一性佳。

进一步的，本发明的实施例的鳍部顶部表面具有阻挡层，在平坦化所述第一覆盖层时，所述阻挡层能够保护所述鳍部，避免鳍部受到损伤。

附图说明

图1是现有技术的鳍式晶体管的立体结构示意图；

图2至图4是本发明一实施例的鳍式晶体管形成方法的过程示意图；

图5是本发明又一实施例的鳍式晶体管形成方法的流程示意图；

图6至图12是本发明又一实施例的鳍式晶体管形成方法的过程示意图。

具体实施方式

由背景技术可知，现有技术形成的鳍式晶体管电学性能均一性差，良率低，为此，本发明的发明人对现有技术的鳍式晶体管形成方法进行研究，发现现有技术的鳍式晶体管的形成方法包括如下步骤：

请参考图2，提供基底100，所述基底100表面形成有多个鳍部101；

请参考图3，在基底100表面形成横跨鳍部101的多晶硅层110；所述多晶硅层110用于作为鳍式晶体管的伪栅，所述多晶硅层110覆盖鳍部101的部分侧壁，且所述多晶硅层110厚度(d1)大于所述鳍部101厚度(d2)；

所述多晶硅层110的形成工艺为沉积工艺，由于基底100表面形成有多个鳍部101，相邻的鳍部101之间具有间隙，因此采用沉积工艺形成多晶硅层110表面具有起伏，平坦度不佳。

请参考图4，采用化学机械抛光工艺对所述多晶硅层110进行平坦化。

平坦化后，采用离子注入工艺对多晶硅层两侧的鳍部进行离子注入，形成源极区和漏极区(未图示)；然后采用沉积工艺、在所述基底表面、形成覆盖所述多晶硅层和鳍部的金属前介质层(Pre-metal dielectric，PMD)(未图示)，平坦化所述金属前介质层，直至暴露出多晶硅层(未图示)；去除多晶硅层110形成开口，在所述开口内的鳍部表面形成栅极(未图示)。

需要说明的是，对所述多晶硅层进行平坦化步骤之后的工艺可以参考现有的鳍式晶体管的形成工艺，在此只示出一个实施例，本领域的技术人员可以根据实际制作的需要选取合适的后续形成工艺，在此特意说明，不应过分限制本发明的保护范围。

发明人发现，现有的鳍式晶体管电学性能差主要是由于平坦化所述多晶硅层时，所述多晶硅层厚度控制差造成的，由于多晶硅层平坦化时无法采用平坦化阻挡层来停止平坦化工艺，只能采用经验或者时间来判断平坦化工艺终止时间。但是由于平坦化工艺对每次平坦化都具有细微的差别，采用经验或者时间来判断停止平坦化工艺，很容易造成所述多晶硅层过度平坦或平坦化不足，从而影响产品的均一性，在后续工艺中，在具有厚度不均多晶硅层的基底形成鳍式晶体管后，鳍式晶体管电学性能均一性差，良率低。

为此，本发明的发明人提供一种鳍式晶体管的形成方法，请参考图5，包括如下步骤：

步骤S101，提供基底，所述基底表面形成有多个鳍部，所述鳍部顶部表面具有阻挡层；

步骤S102，在基底表面形成覆盖所述鳍部的第一覆盖层；

步骤S103，平坦化所述第一覆盖层直至暴露出阻挡层；

步骤S104，在所述阻挡层和所述第一覆盖层表面、采用沉积工艺形成第二覆盖层；

步骤S105，刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。

下面结合一具体实施例对本发明的鳍式晶体管的形成方法做详细描述。

请参考图6，提供基底200，所述基底200表面形成有多个鳍部201，所述鳍部201顶部表面具有阻挡层210。

所述基底200较好的是半导体硅，可以为n型或者P型半导体，也可以是绝缘体上硅。在本实施例中，以所述基底200为半导体硅为例作示范性说明。

所述基底200表面形成有多个鳍部201，所述鳍部201通过对所述基底200刻蚀后得到的，或者采用外延工艺直接形成。

所述鳍部201顶部表面具有阻挡层210，所述阻挡层210具有如下作用：作为后续平坦化所述第一覆盖层的平坦化阻挡层；保护所述鳍部201不受后续的平坦化和刻蚀工艺的损伤；且若待形成的鳍式晶体管为双栅式鳍式晶体管，所述平坦化阻挡层还可以作为栅介质层。

所述阻挡层210材料为氮化硅、氮氧化硅、二氧化硅；所述阻挡层210可以为单一覆层或多层堆叠结构，若所述阻挡层210为多层堆叠结构时，可以为氮化硅层、氮氧化硅层、二氧化硅层的任意组合的堆叠结构。

还需要说明的是，在执行后续工艺步骤之前，可以对所述形成有阻挡层210的鳍部201进行退火，所述退火用于去除鳍部201的缺陷。所述退火工艺采用H2作为退火气体，退火温度为900℃至1100℃。

请参考图7，在基底200表面形成覆盖所述鳍部201的第一覆盖层220。

所述第一覆盖层220在执行后续的平坦化工艺后，与后续形成的第二覆盖层一起作为后续形成伪栅的工作平台。

所述第一覆盖层220的厚度(d3)大于所述鳍部201厚度与阻挡层210的厚度和(d4)；所述第一覆盖层220的材料为掺杂多晶硅(Doped PolySilicon)、未掺杂多晶硅(Undoped Poly Silicon)、SiGe、非晶硅(AmorphousSilicon)、碳(Carbon)。

所述第一覆盖层220的形成工艺为沉积工艺。

请参考图8，平坦化所述第一覆盖层220直至暴露出阻挡层210。

由于之前叙述可知，由于基底200表面形成有多个鳍部201，相邻的鳍部201之间具有间隙，因此采用沉积工艺形成第一覆盖层220表面具有起伏，平坦度不佳。

在本步骤中，采用化学机械抛光工艺平坦化所述第一覆盖层220，直至暴露出阻挡层210。

所述阻挡层210的材料为氮化硅，与所述第一覆盖层220相比，平坦化选择比差异较大，因此，采用所述阻挡层210作为平坦化阻挡层能够准确控制平坦化工艺的精度，并且避免鳍部201在平坦化工艺中受到损伤。

请参考图9，在所述阻挡层210和所述第一覆盖层220表面、采用沉积工艺形成第二覆盖层230。

所述第二覆盖层230材料为掺杂多晶硅(Doped Poly Silicon)、未掺杂多晶硅(Undoped Poly Silicon)、SiGe、非晶硅(Amorphous Silicon)、碳(Carbon)。

需要说明的是，所述第二覆盖层230材料可以与第一覆盖层220材料相同或者不同。

由于之前平坦化工艺已经形成平面(所述第一覆盖层220与阻挡层210表面齐平)，当所述第二覆盖层230材料与第一覆盖层220材料相同时，沉积工艺形成的所述第二覆盖层230与第一覆盖层220匹配度高，从而使得所述第二覆盖层230表面平坦度高。

当所述第二覆盖层230材料与第一覆盖层220材料不同时，所述第二覆盖层230与第一覆盖层220具有去除选择性，在后续采用刻蚀工艺刻蚀第一覆盖层220和第二覆盖层230形成伪栅时，刻蚀工艺窗口较大。

还需要说明的是，由之前步骤可知，平坦化工艺使得所述第一覆盖层220与阻挡层210表面齐平，因此，在本步骤中，采用沉积工艺形成的所述第二覆盖层230厚度可控性高，且形成的第二覆盖层230表面平坦度高。

请参考图10，在形成第二覆盖层230后，在所述第二覆盖层表面形成伪栅硬掩膜层240。

所述伪栅硬掩膜层240用于为刻蚀所述第一覆盖层220和第二覆盖层230形成伪栅提供硬掩膜层。

所述伪栅硬掩膜层240材料为氮化硅或氮氧化硅。

所述伪栅硬掩膜层240的形成步骤包括：采用沉积工艺在所述第二覆盖层表面形成氮化硅或氮氧化硅薄膜；刻蚀氮化硅或氮氧化硅薄膜形成与伪栅图形对应的伪栅硬掩膜层240。

请参考图11和图12，以所述伪栅硬掩膜层240为掩膜，刻蚀所述第二覆盖层230和第一覆盖层220，形成伪栅231。

图12为形成伪栅231后的示意图，图11为沿图12中AA线的剖面结构示意图。

由之前步骤可知，在第一覆盖层220在平坦化时，所述阻挡层210能够作为平坦化的阻挡层，因此所述第一覆盖层220平坦化的厚度可控性高，后续在所述第一覆盖层220表面形成第二覆盖层230时，形成工艺为沉积工艺，沉积工艺对第二覆盖层230的厚度可控性更佳，因此，所述第一覆盖层220和第二覆盖层230的厚度可控性强。

因此在本步骤中，采用伪栅硬掩膜层240为掩膜，刻蚀第一覆盖层220和第二覆盖层230形成的伪栅厚度可控性好，形成的伪栅的厚度均一性佳。

在形成伪栅之后，还可以采用离子注入工艺对伪栅两侧的鳍部进行离子注入，形成源极区和漏极区(未图示)；然后采用沉积工艺、在所述基底表面、形成覆盖所述伪栅和鳍部的金属前介质层(Pre-metal dielectric，PMD)(未图示)，平坦化所述金属前介质层，直至暴露出多晶硅层(未图示)；去除伪栅形成开口，在所述开口内的鳍部表面形成栅极(未图示)。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种鳍式晶体管的形成方法，其特征在于，包括：

提供基底，所述基底表面形成有多个鳍部，所述鳍部顶部表面具有阻挡层；

在基底表面形成覆盖所述鳍部的第一覆盖层；

平坦化所述第一覆盖层直至暴露出阻挡层；

在所述阻挡层和所述第一覆盖层表面、采用沉积工艺形成第二覆盖层；

刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。

2.如权利要求1所述鳍式晶体管的形成方法，其特征在于，所述第一覆盖层的材料与第二覆盖层的材料相同或不同。

3.如权利要求2所述鳍式晶体管的形成方法，其特征在于，所述第一覆盖层材料为掺杂多晶硅、未掺杂多晶硅、SiGe、非晶硅、或碳。

4.如权利要求2所述鳍式晶体管的形成方法，其特征在于，所述第二覆盖层材料为掺杂多晶硅、未掺杂多晶硅、SiGe、非晶硅、或碳。

5.如权利要求1所述鳍式晶体管的形成方法，其特征在于，所述阻挡层材料为氮化硅、氮氧化硅、或二氧化硅。

6.如权利要求1所述鳍式晶体管的形成方法，其特征在于，还包括：对所述形成有阻挡层的鳍部进行退火。

7.如权利要求6所述鳍式晶体管的形成方法，其特征在于，所述退火工艺采用H₂作为退火气体，退火温度为900℃至1100℃。

8.如权利要求1所述鳍式晶体管的形成方法，其特征在于，还包括：在所述第二覆盖层表面形成伪栅硬掩膜层，以所述伪栅硬掩膜层为掩膜，刻蚀所述第二覆盖层和第一覆盖层，形成伪栅。

9.如权利要求8所述鳍式晶体管的形成方法，其特征在于，所述伪栅硬掩膜层材料为氮化硅或氮氧化硅。