CN103000505B - 多栅器件的形成方法 - Google Patents
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Abstract
本发明实施例提供了一种多栅器件的形成方法，包括：提供基底，所述基底包括氧化层和形成在所述氧化层表面的半导体薄膜；形成位于所述半导体薄膜表面的图案层，所述图案层具有第一开口；形成位于所述第一开口的侧壁的侧墙；去除所述图案层；在去除所述图案层后，刻蚀所述半导体薄膜、形成与所述侧墙相对应的牺牲层；形成位于所述牺牲层的两侧的鳍部。本发明实施例形成的鳍部的特征尺寸小，器件的性能好，形成工艺简单。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种多栅器件的形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，Critical Dimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应晶体管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于Fin FET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
现有技术的多栅器件的形成方法，包括：
请参考图2，提供基底20，在所述基底20表面形成有图形化的光刻胶层21。
请参考图3，以所述图形化的光刻胶层21为掩膜，刻蚀所述基底20，形成凸出的鳍部23。
然而，现有技术形成的多栅器件的鳍部23的特征尺寸较大，器件性能改善不大。
更多关于多栅器件的形成方法请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是提供一种形成具有更小特征尺寸的鳍部、器件性能好的多栅器件的形成方法。
为解决上述问题，本发明提供了一种多栅器件的形成方法，包括：
提供基底，所述基底包括氧化层和形成在所述氧化层表面的半导体薄膜；形成位于所述半导体薄膜表面的图案层，所述图案层具有第一开口；
形成位于所述第一开口的侧壁的侧墙；
去除所述图案层；
在去除所述图案层后，刻蚀所述半导体薄膜、形成与所述侧墙相对应的牺牲层；
形成位于所述牺牲层的两侧的鳍部。
可选地，所述半导体薄膜的材料为SiGe或SiC。
可选地，所述鳍部的材料为Si。
可选地，所述鳍部的特征尺寸为1-8nm。
可选地，所述鳍部的形成工艺为选择性外延生长工艺。
可选地，所述选择性外延生长工艺的参数为：压力0.1-0.3Torr，温度1500-1800℃，流量为150-300sccm的SiH2Cl2，流量为20-50sccm的HCl，流量为10-20SLM的H2。
可选地，所述侧墙的宽度为4-20nm。
可选地，所述图案层的材料为SiON。
可选地，所述图案层的形成工艺为等离子体沉积工艺。
可选地，所述侧墙的材料为SiN或多晶硅。
可选地，还包括：形成位于所述半导体薄膜表面的硬掩膜层，所述图案层形成在所述硬掩膜层表面。
可选地，所述硬掩膜层的材料为氧化硅。
可选地，所述硬掩膜层的形成工艺为热氧化工艺或化学气相沉积工艺。
可选地，还包括：在所述鳍部形成后，去除所述硬掩膜层和牺牲层。
可选地，去除所述牺牲层采用的工艺为刻蚀工艺，所述刻蚀工艺的参数为：温度600-800℃，压力为1个大气压，流量为150-300sccm的HCl，流量为15-30SLM的H2。
可选地，还包括：对所述鳍部进行氧化工艺和退火工艺。
可选地，所述氧化工艺的参数范围为：在温度为600℃-800℃的环境下，通入O2，氧化时间为2-4min。
可选地，所述退火工艺的参数范围为：在温度为600℃-800℃的环境下，通入N2，退火时间为2-4min。
与现有技术相比，本发明具有以下优点：
本发明实施例的多栅器件的形成方法，在所述第一开口的侧壁形成侧墙，在后续工艺中形成与所述侧墙相对应的牺牲层，之后再形成位于所述牺牲层的两侧的鳍部。本发明实施例以牺牲层作为支撑，在牺牲层的两侧形成鳍部，避免了现有技术刻蚀形成鳍部时出现的断裂或移动等问题，形成的所述鳍部的宽度可以更小，形成的多栅器件的性能好。
本发明实施例的多栅器件的形成方法，采用选择性外延生长工艺在所述牺牲层两侧形成鳍部，不仅避免了现有技术刻蚀形成鳍部时出现的断裂或移动等问题，形成的鳍部不仅宽度小，并且采用选择性外延生长工艺，所述牺牲层两侧形成的鳍部的表面平整，节省了工艺步骤，且进一步提高了多栅器件的性能。
附图说明
图1是现有技术的鳍形场效应管的立体结构示意图；
图2-图3是现有技术的多栅器件的形成过程的剖面结构示意图
图4是本发明实施例的多栅器件的形成方法的流程示意图；
图5-图11是本发明实施例的多栅器件的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的多栅器件的形成方法中，形成的多栅器件的鳍部的特征尺寸较大，不利于提高多栅器件的驱动电流，限制了多栅器件的性能。
经过研究，本发明实施例的发明人发现，现有技术在形成特征尺寸较小的鳍部时，鳍部的两侧没有支撑，极易发生断裂或移动。因此，形成的鳍部的特征尺寸受到限制。
经过进一步研究，本发明实施例的发明人提供了一种多栅器件的形成方法。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
请参考图4，图4为本发明实施例的多栅器件的形成方法的流程示意图。
步骤S201，提供基底，所述基底包括氧化层和形成在所述氧化层表面的半导体薄膜；形成位于所述半导体薄膜表面的图案层，所述图案层具有第一开口；
步骤S203，形成位于所述第一开口的侧壁的侧墙；
步骤S205，去除所述图案层；
步骤S207，在去除所述图案层后，刻蚀所述半导体薄膜、形成与所述侧墙相对应的牺牲层；
步骤S209，形成位于所述牺牲层的两侧的鳍部。
请参考图5-图11，图5-图11示出了本发明实施例的多栅器件的形成过程的剖面结构示意图。
请参考图5，提供基底，所述基底包括氧化层300和形成在所述氧化层300表面的半导体薄膜301；所述半导体薄膜301表面形成有硬掩膜层303；所述硬掩膜层303表面形成有图案层305，所述图案层305具有第一开口306。
所述基底用于为后续工艺提供工作平台。在本发明的实施例中，为使得多栅器件的电路设计更加简单，更易实现集成化，所述基底为绝缘体上硅。
其中，所述氧化层300的材料为氧化硅(oxide)；所述半导体薄膜301用于后续形成牺牲层，所述半导体薄膜301的厚度至少等于后续形成的鳍部的厚度。所述半导体薄膜301的材料为SiGe或SiC。在本发明的实施例中，所述半导体薄膜301的材料为SiGe。
所述硬掩膜层303用于后续工艺中保护半导体薄膜301不受损坏，所述硬掩膜层303的材料为氧化硅。所述硬掩膜层303的形成工艺为化学气相沉积工艺(CVD)或者热氧化工艺。
需要说明的是，在本发明的其他实施例中，也可以不在所述半导体薄膜301表面形成硬掩膜层303，而是直接形成位于所述半导体薄膜301表面的图案层305。
所述图案层305具有第一开口306，所述第一开口306的宽度与后续形成的相邻两个牺牲层之间的距离有关。在本发明的实施例中，所述第一开口306暴露出所述硬掩膜层303表面。
所述图案层305的材料为SiON。所述图案层305的形成工艺为等离子体沉积工艺(plasma)。所述图案层305的形成步骤包括：采用等离子体沉积工艺在所述硬掩膜层303表面形成图案薄膜(未标示)，形成覆盖所述图案薄膜的图形化的光刻胶层(未图示)，以所述光刻胶层为掩膜刻蚀所述图案薄膜，形成具有第一开口306的图案层305。
需要说明的是，在本发明的其他实施例中，所述第一开口也可以不暴露出所述硬掩膜层的表面，只要具有一定的深度即可。
请参考图6，形成位于所述第一开口的侧壁的侧墙307。
所述侧墙307用于后续作为掩膜，刻蚀所述半导体薄膜301，形成与所述侧墙307相对应的牺牲层。
所述侧墙307的材料不同于图案层305和硬掩膜层303的材料。在本发明的实施例中，所述侧墙307的材料为氮化硅(SiN)或多晶硅(poly)。所述侧墙307的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。在本发明的实施例中，所述侧墙307的形成步骤包括：形成覆盖所述第一开口的侧壁、底部和图案层的表面的侧墙薄膜；去除位于所述图案层的表面的部分侧墙薄膜；去除位于所述第一开口的底部的侧墙薄膜，形成侧墙307。
所述侧墙307的宽度与后续形成的牺牲层的宽度有关，也与后续形成的位于所述牺牲层两侧的鳍部之间的距离有关。在本发明的实施例中，所述侧墙307的宽度4nm-20nm。
请参考图7，去除所述图案层。
去除所述图案层便于后续以所述侧墙307为掩膜，刻蚀所述硬掩膜层303和半导体薄膜301，形成牺牲层。
去除所述图案层的方法为刻蚀工艺，由于所述刻蚀工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图8，以所述侧墙307为掩膜，刻蚀所述硬掩膜层303。
为避免在后续形成鳍部的过程中，鳍部发生断裂或移动。在本发明的实施例中，先以所述侧墙307为掩膜，刻蚀所述硬掩膜层303。刻蚀所述硬掩膜层的工艺为干法刻蚀。由于所述干法刻蚀已为本领域技术人员所熟知，在此不再赘述。
刻蚀后的所述硬掩膜层303的宽度与所述侧墙307的宽度相同，通常为4nm-20nm。
请参考图9，刻蚀所述硬掩膜层303后，去除所述侧墙307，以刻蚀后的所述硬掩膜层303为掩膜刻蚀所述半导体薄膜，形成牺牲层309。
刻蚀所述硬掩膜层303后，去除所述侧墙307的目的是为了避免后续工艺中造成侧墙307或者牺牲层309发生断裂或移动。
本发明实施例的发明人发现，现有技术在形成特征尺寸较小的鳍部时，鳍部的两侧没有支撑，极易发生断裂或移动。因此，形成的鳍部的特征尺寸受到限制。
经过研究，本发明实施例的发明人发现，所述牺牲层309用于后续作为形成鳍部时的支撑，可以保护鳍部在形成时不发生断裂或移动。
所述牺牲层309由刻蚀后的硬掩膜层303作为掩膜形成，而所述硬掩膜层303由侧墙作为掩膜形成，因此所述牺牲层309与所述侧墙307相对应。所述牺牲层309由刻蚀所述半导体薄膜后得到，所述牺牲层309的材料与所述半导体薄膜的材料一致，通常为SiGe或SiC。在本发明的实施例中，所述牺牲层309的材料为SiGe。形成的牺牲层309的宽度为4nm-20nm。
需要说明的是，在本发明的其他实施例中，也可以直接在去除所述图案层后，依次刻蚀所述硬掩膜层和半导体薄膜，形成与所述侧墙相对应的牺牲层。
请参考图10，形成位于所述牺牲层309的两侧的鳍部311。
所述鳍部311的材料为硅。由于有了牺牲层309的支撑，可以形成特征尺寸更小的鳍部311，所述鳍部311不易发生断裂或移动。本发明的实施例中，形成的鳍部311的特征尺寸为1-8nm。
所述鳍部311的形成工艺为选择性外延生长工艺，硅原子选择性生长在SiGe的表面，即选择性的生长在牺牲层309的表面，而不会生长在氧化层300表面，也不会生长在硬掩膜层303的表面，形成工艺简单，节省了工艺步骤，并且采用选择性外延生长工艺形成的鳍部的表面平整，进一步提高了多栅器件的性能。在本发明的实施例中，所述选择性外延生长工艺的参数为：压力0.1-0.3Torr，温度1500-1800℃，流量为150-300sccm的SiH2Cl2，流量为20-50sccm的HCl，流量为10-20SLM的H2。
所述刻蚀后的硬掩膜层303在采用选择性外延生长工艺形成鳍部时，还用于避免在牺牲层309的顶部形成硅薄膜，节省了工艺步骤。
需要说明的是，在本发明的实施例中，鳍部311的特征尺寸指的是剖面结构示意图中平行于基底表面方向的尺寸。
请参考图11，在所述鳍部311形成后，去除所述硬掩膜层和牺牲层。
为便于后续工艺步骤，在所述鳍部311形成后，还要将所述硬掩膜层和牺牲层去除。去除所述硬掩膜层的工艺为刻蚀工艺或者化学机械抛光工艺，去除所述牺牲层的工艺为刻蚀工艺。在本发明的实施例中，去除所述牺牲层的工艺参数为：温度600-800℃，压力为1个大气压，流量为150-300sccm的HCl，流量为15-30SLM的H2。
需要说明的是，在本发明的实施例中，在去除所述硬掩膜层和牺牲层后，为了使形成的鳍部311的质量更加稳定，还要对所述鳍部311进行氧化(oxidation)和退火(anneal)工艺。
氧化工艺后，所述鳍部311表面形成氧化薄膜，可以用于保护鳍部311。在本发明的实施例中，所述氧化工艺的参数范围为：在温度为600℃-800℃的环境下，通入O2，氧化时间为2-4min。
退火工艺有助于鳍部311内部的硅原子分布更加均匀，形成的鳍部311的表面更加平整，后续形成的多栅器件的性能更好。本发明的实施例中，所述退火工艺的参数范围为：在温度为600℃-800℃的环境下，通入N2，退火时间为2-4min。
综上，本发明实施例的多栅器件的形成方法，在所述第一开口的侧壁形成侧墙，在后续工艺中形成与所述侧墙相对应的牺牲层，之后再形成位于所述牺牲层的两侧的鳍部。本发明实施例以牺牲层作为支撑，在牺牲层的两侧形成鳍部，避免了现有技术刻蚀形成鳍部时出现的断裂或移动等问题，形成的所述鳍部的宽度可以更小，形成的多栅器件的性能好。
本发明实施例的多栅器件的形成方法，采用选择性外延生长工艺在所述牺牲层两侧形成鳍部，不仅避免了现有技术刻蚀形成鳍部时出现的断裂或移动等问题，形成的鳍部不仅宽度小，并且采用选择性外延生长工艺，所述牺牲层两侧形成的鳍部的表面平整，节省了工艺步骤，且进一步提高了多栅器件的性能。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (15)
1.一种多栅器件的形成方法，其特征在于，包括：
提供基底，所述基底包括氧化层和形成在所述氧化层表面的半导体薄膜；
形成位于所述半导体薄膜表面的硬掩膜层；
形成位于所述硬掩膜层表面的图案层，所述图案层具有第一开口；形成位于所述第一开口的侧壁的侧墙；
去除所述图案层；
在去除所述图案层后，以所述侧墙为掩膜，刻蚀所述硬掩膜层；
在刻蚀所述硬掩膜层后，去除所述侧墙；
在去除所述侧墙后，以被刻蚀后的所述硬掩膜层为掩膜，刻蚀所述半导体薄膜、形成与所述侧墙相对应的牺牲层，此时，剩余的所述硬掩膜层位于所述牺牲层顶部；
以剩余的所述硬掩膜层对所述牺牲层顶部作保护，形成位于所述牺牲层的两侧的鳍部，所述鳍部的形成工艺为选择性外延生长工艺；
在所述鳍部形成后，去除所述硬掩膜层和牺牲层。
2.如权利要求1所述的多栅器件的形成方法，其特征在于，所述半导体薄膜的材料为SiGe或SiC。
3.如权利要求1所述的多栅器件的形成方法，其特征在于，所述鳍部的材料为Si。
4.如权利要求1所述的多栅器件的形成方法，其特征在于，所述鳍部的特征尺寸为1-8nm。
5.如权利要求1所述的多栅器件的形成方法，其特征在于，所述选择性外延生长工艺的参数为：压力0.1-0.3Torr，温度1500-1800℃，流量为150-300sccm的SiH2Cl2，流量为20-50sccm的HCl，流量为10-20SLM的H2。
6.如权利要求1所述的多栅器件的形成方法，其特征在于，所述侧墙的宽度为4-20nm。
7.如权利要求1所述的多栅器件的形成方法，其特征在于，所述图案层的材料为SiON。
8.如权利要求1所述的多栅器件的形成方法，其特征在于，所述图案层的形成工艺为等离子体沉积工艺。
9.如权利要求1所述的多栅器件的形成方法，其特征在于，所述侧墙的材料为SiN或多晶硅。
10.如权利要求1所述的多栅器件的形成方法，其特征在于，所述硬掩膜层的材料为氧化硅。
11.如权利要求10所述的多栅器件的形成方法，其特征在于，所述硬掩膜层的形成工艺为热氧化工艺或化学气相沉积工艺。
12.如权利要求11所述的多栅器件的形成方法，其特征在于，去除所述牺牲层采用的工艺为刻蚀工艺，所述刻蚀工艺的参数为：温度600-800℃，压力为1个大气压，流量为150-300sccm的HCl，流量为15-30SLM的H2。
13.如权利要求1所述的多栅器件的形成方法，其特征在于，还包括：对所述鳍部进行氧化工艺和退火工艺。
14.如权利要求13所述的多栅器件的形成方法，其特征在于，所述氧化工艺的参数范围为：在温度为600℃-800℃的环境下，通入O2，氧化时间为2-4min。
15.如权利要求13所述的多栅器件的形成方法，其特征在于，所述退火工艺的参数范围为：在温度为600℃-800℃的环境下，通入N2，退火时间为2-4min。
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