CN103426755A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中，所述半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底表面覆盖有第一绝缘层，所述第一绝缘层表面具有鳍部；形成覆盖所述鳍部侧壁的全耗尽半导体层，所述全耗尽半导体层的材料不同于所述鳍部的材料；形成第二绝缘层，所述第二绝缘层暴露出鳍部顶部和全耗尽半导体层顶部；去除所述鳍部，形成暴露出所述全耗尽半导体层侧壁的开口；形成位于所述第二绝缘层表面的掩膜层，所述掩膜层定义出栅介质层和栅电极层的位置；以所述掩膜层为掩膜，在所述开口内形成位于所述全耗尽半导体层侧壁的栅介质层；在形成栅介质层后形成覆盖所述栅介质层的栅电极层。本发明实施例形成的半导体器件稳定性好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
现有技术的MOS器件的形成方法，包括：
请参考图1，提供半导体衬底100，所述半导体衬底100表面覆盖有绝缘薄膜101，所述绝缘薄膜表面覆盖有多晶硅薄膜103，所述多晶硅薄膜103表面具有光刻胶层105；
请参考图2，以所述光刻胶层105为掩膜刻蚀所述多晶硅薄膜和绝缘薄膜，直至暴露出半导体衬底100，形成多晶硅层103a和绝缘层101a，所述多晶硅层103a位于所述绝缘层101a表面；
请参考图3，待形成绝缘层101a和多晶硅层103a后，以所述光刻胶层105为掩膜向所述半导体衬底100内掺杂离子，形成源/漏区107。
随着半导体工艺技术的不断发展，工艺节点的逐渐减小，栅极特征尺寸（CD）的不断减小，形成的半导体器件的稳定性存在问题。
更多关于MOS器件的形成方法请参考公开号为“US20100084719A1”的美国专利。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，形成的半导体器件的性能稳定。
为解决上述问题，本发明的实施例提供了一种半导体器件的形成方法，包括：
提供半导体衬底，所述半导体衬底表面覆盖有第一绝缘层，所述第一绝缘层表面具有鳍部；
形成覆盖所述鳍部侧壁的全耗尽半导体层，所述全耗尽半导体层的材料不同于所述鳍部的材料；
形成第二绝缘层，所述第二绝缘层暴露出鳍部顶部和全耗尽半导体层顶部；
去除所述鳍部，形成暴露出所述全耗尽半导体层侧壁的开口；
形成位于所述第二绝缘层表面的掩膜层，所述掩膜层暴露部分第二绝缘层和部分开口；
在所述部分开口内形成位于所述全耗尽半导体层侧壁的栅介质层；
在形成栅介质层后形成覆盖所述栅介质层的栅电极层。
可选地，所述全耗尽半导体层的形成工艺为选择性外延沉积工艺。
可选地，所述全耗尽半导体层的厚度为1nm-10nm。
可选地，所述全耗尽半导体层的材料为单晶硅、硅锗、硅碳或III-V族化合物。
可选地，所述半导体衬底和鳍部的材料为单晶硅、硅锗、硅碳或III-V族化合物。
可选地，还包括：在形成全耗尽半导体层前，形成覆盖所述鳍部顶部的硬掩膜层。
可选地，所述硬掩膜层的材料为SiN或SiON。
可选地，还包括：在形成全耗尽半导体层前，对所述鳍部进行氧化处理，形成氧化层；并采用氢气对氧化处理后的鳍部进行退火处理。
可选地，所述氧化层的厚度为1nm-5nm。
可选地，所述退火处理的温度为900-1100℃。
可选地，所述栅介质层的材料为SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。
可选地，所述栅电极层的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。
相应的，发明人还提供了一种半导体器件，包括：
半导体衬底，覆盖所述半导体衬底的绝缘层；
位于所述半导体衬底表面、且贯穿所述绝缘层的栅电极层；
至少位于所述栅电极层一侧侧壁的栅介质层；
形成在所述栅介质层侧壁、且与所述栅电极层相隔的全耗尽半导体层。
可选地，所述栅介质层位于所述栅电极层两侧侧壁，每一所述栅介质层的侧壁形成有全耗尽半导体层。
可选地，所述全耗尽半导体层的厚度为1nm-10nm。
可选地，所述全耗尽半导体层的材料为单晶硅、硅锗、硅碳或III-V族化合物。
可选地，所述栅介质层的材料为SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。
可选地，所述栅电极层的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。
可选地，所述栅电极层包括至少一个贯穿所述绝缘层的第一子栅电极层和覆盖所述绝缘层表面、且与所述第一子栅电极层相连的第二子栅电极层。
可选地，还包括：位于所述栅电极层和栅介质层之间的功能层。
可选地，所述功能层的材料为TiN、TaN、TiAl或TaN中的一种或多种。
与现有技术相比，本发明的实施例具有以下优点：
提供与半导体衬底相隔离的鳍部，在所述鳍部侧壁形成全耗尽半导体层，然后形成第二绝缘层，再去除鳍部后形成开口，在所述开口内形成位于所述全耗尽半导体层侧壁的栅介质层，再在所述开口内形成覆盖所述栅介质层的栅电极层。本发明的实施例中形成半导体器件的形成工艺简单，形成的半导体器件的栅极宽度与全耗尽半导体层的高度有关，栅极宽度有效增加，且全耗尽半导体层用于形成半导体器件的沟道区，所述半导体器件具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的特性。另外，由于有栅介质层隔离，避免了形成在所述栅电极层两侧的沟道区产生干扰，进一步提高了半导体器件的稳定性。
进一步的，所述全耗尽半导体层采用选择性外延沉积工艺形成，形成的全耗尽半导体层的厚度均匀性好，有助于提高半导体器件的稳定性。
半导体器件的栅电极层，至少一侧具有栅介质层和全耗尽半导体层，部分所述全耗尽半导体层作为半导体器件的沟道区，其具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的优点，半导体器件的稳定性好。并且，半导体器件的栅极宽度与全耗尽半导体层的高度有关，至少为所述全耗尽半导体层的高度，栅极宽度得到了有效增加，半导体器件的稳定性好。
进一步的，半导体器件的全耗尽半导体层位于栅电极层两侧，且栅电极层两侧的全耗尽半导体层通过栅介质层相隔离，栅电极层两侧由全耗尽半导体层形成的沟道区不会由于栅电极层较薄而受到干扰，半导体器件的稳定性更好。
附图说明
图1-图3是现有技术的半导体器件的形成过程的剖面结构示意图；
图4是本发明实施例的半导体器件的形成方法的流程示意图；
图5-图10是本发明实施例的半导体器件的形成过程的剖面结构示意图；
图11-图14是本发明实施例的半导体器件的形成过程的俯视结构示意图。
具体实施方式
为了提高集成电路的性能，按比例缩小半导体器件是一个有效途径。然而，随着半导体器件的工艺节点进一步减小，栅极特征尺寸的逐渐减小，当栅极特征尺寸减小到极限时，半导体器件的稳定性受到了极大影响。
为了解决半导体器件的稳定性差的问题，一种方法是：消除PN结之间、器件之间的相互作用。比如采用绝缘体上硅（silicon on insulator，SOI）作为形成半导体器件时的基底，可以有效消除器件之间的相互作用。具体地，绝缘体上硅根据绝缘体上硅膜的厚度可以分为薄膜全耗尽结构（Fully depletedsilicon on insulator，FDSOI）和厚膜部分耗尽结构，薄膜全耗尽结构由于具有较低的电场和良好的短沟道特性，能够更有效地消除器件之间的相互作用，提高半导体器件的稳定性。然而由于薄膜全耗尽结构硅膜的厚度受制于绝缘体上硅的制造工艺，通常所述薄膜全耗尽结构硅膜厚度的均匀性难以控制，均一性好的硅膜的薄膜全耗尽结构的绝缘体上硅的成本高昂。
提高半导体器件的稳定性的另一个较好的方法是：在保证集成电路性能和集成度的条件下，增加栅极宽度（gate width）。鳍式场效应管由于具有较长的栅极宽度，近年来有关鳍式场效应管的研究成为热点。然而，由于鳍式场效应管的鳍部较薄，所述鳍部一侧的结构极易受到所述鳍部另一侧结构的干扰，从而影响到鳍式场效应管的性能。
然而，即便采用上述方法，形成的半导体器件的稳定性虽然在一定程度上得到改善，但仍然有待提高。
经过进一步的研究后，本实施例首先形成鳍部，在鳍部侧壁形成全耗尽半导体层，所述全耗尽半导体层在后续工艺中用于形成半导体器件的沟道区，然后去除所述鳍部形成开口，并形成位于所述开口内、且所述全耗尽半导体层侧壁的栅介质层、以及位于所述开口内、覆盖所述栅介质层表面的栅电极层。一方面，当栅电极层两侧的全耗尽半导体层均形成沟道区时，由于有栅介质层的隔离，栅电极层两侧的沟道区不易受到干扰，形成的半导体器件的稳定性得到极大提高；另一方面，本发明实施例的半导体器件的栅极宽度至少为所述全耗尽半导体层的高度，栅极宽度得到了有效增加，进一步增加了半导体器件的稳定性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图4，本发明实施例的半导体器件的形成方法，包括：
步骤S201，提供半导体衬底，所述半导体衬底表面覆盖有第一绝缘层，所述第一绝缘层表面具有鳍部；
步骤S203，形成覆盖所述鳍部侧壁的全耗尽半导体层，所述全耗尽半导体层的材料不同于所述鳍部的材料；
步骤S205，形成第二绝缘层，所述第二绝缘层暴露出鳍部顶部和全耗尽半导体层顶部；
步骤S207，去除所述鳍部，形成暴露出所述全耗尽半导体层侧壁的开口；
步骤S209，形成位于所述第二绝缘层表面的掩膜层，所述掩膜层暴露部分第二绝缘层和部分开口；
步骤S211，在所述部分开口内形成位于所述全耗尽半导体层侧壁的栅介质层；
步骤S213，在形成栅介质层后形成覆盖所述栅介质层的栅电极层。
具体的，请参考图5-图14，图5-图10示出了本发明实施例的半导体器件的形成过程的剖面结构示意图；图11-图14示出了本发明实施例的半导体器件的形成过程的俯视结构示意图。
请参考图5，提供半导体衬底300，所述半导体衬底300表面覆盖有第一绝缘层301，所述第一绝缘层301表面具有鳍部303和硬掩膜层304，所述硬掩膜层304覆盖所述鳍部303顶部。
所述半导体衬底300用于作为后续工艺的平台。所述半导体衬底300的材料为单晶硅、硅锗、硅碳或III-V族化合物（例如镓化砷、磷化铟和氮化镓等）。
所述第一绝缘层301用于隔离半导体衬底300和后续形成的半导体器件，所述第一绝缘层301的材料为氧化硅、氮氧化硅等介质材料。所述第一绝缘层301的形成方法为沉积工艺或氧化工艺，在此不再赘述。
所述鳍部303的侧壁定义出全耗尽半导体层的位置，所述鳍部303后续被去除以形成栅极结构。所述鳍部303的材料为单晶硅、硅锗、硅碳或III-V族化合物（例如镓化砷、磷化铟和氮化镓等）等。在本发明的实施例中，所述鳍部303的材料为单晶硅。
所述鳍部303的形成工艺为刻蚀工艺。在本发明的实施例中，所述半导体衬底300即为绝缘体上硅（SOI）中的背衬底，所述第一绝缘层301即为绝缘体上硅中的埋氧化层（oxide），所述鳍部303由绝缘体上硅表面的硅膜刻蚀后得到。考虑到薄膜全耗尽结构的SOI表面的硅膜的厚度均匀性差，并且成本高，本发明实施例中的绝缘体上硅为厚膜部分耗尽结构。
需要说明的是，在本发明的其他实施例中，所述半导体衬底300也可以为体硅，所述第一绝缘层301采用沉积工艺形成，所述鳍部303由沉积在第一绝缘层301表面的硅薄膜（未图示）刻蚀后形成。
需要说明的是，在本发明的实施例中，还包括：形成覆盖所述鳍部303顶部的硬掩膜层304，以避免后续工艺中全耗尽半导体层形成在鳍部304的顶部。
所述硬掩膜层304的材料为SiN或SiON。在本发明的实施例中，所述硬掩膜层304还用于作为刻蚀形成鳍部303时的掩膜，所述硬掩膜层304的材料为SiN。所述硬掩膜层304的形成工艺为沉积工艺，由于形成所述硬掩膜层304的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图6，形成覆盖所述鳍部303侧壁的全耗尽半导体层305，所述全耗尽半导体层305的材料不同于所述鳍部303的材料。
所述全耗尽半导体层305形成在所述鳍部303的侧壁，用于后续形成半导体器件的沟道区，由于所述全耗尽半导体层305较薄，其作为沟道区时所述沟道区极易被导通，形成的半导体器件的稳定性好。所述全耗尽半导体层305的材料为单晶硅、硅锗、硅碳或III-V族化合物。为了使所述鳍部303在后续去除方便，所述全耗尽半导体层305的材料不同于所述鳍部303的材料。在本发明的实施例中，所述全耗尽半导体层305的材料为单晶硅锗。
当绝缘体上硅表面的硅膜厚度较小时，即薄膜全耗尽结构具有更好的性能，例如低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率等。发明人发现，采用本发明实施例的厚度较薄的所述全耗尽半导体层305作为沟道区时，同样可以达到采用薄膜全耗尽结构的SOI时的效果，并且由于所述全耗尽半导体层305采用沉积工艺形成，其厚度更易控制，形成的全耗尽半导体层305厚度的均匀性好，最终形成的半导体器件的性能更加优越。在本发明的实施例中，所述全耗尽半导体层305的厚度为1nm-10nm时，后续形成的半导体器件的性能好。
所述全耗尽半导体层305的形成工艺为沉积工艺，例如物理沉积或化学气相沉积。在本发明的实施例中，所述全耗尽半导体层305的形成工艺为选择性外延沉积工艺，即用于形成全耗尽半导体层305的原子选择性的沉积在所述鳍部303的侧壁，而不会沉积在第一绝缘层301或硬掩膜层304表面，节省了工艺步骤，并且形成的全耗尽半导体层305厚度的均匀性好。
需要说明的是，为使形成的鳍部301侧壁的质量好，以利于后续以所述鳍部301的侧壁为沉积基底，形成质量更好的全耗尽半导体层305，还包括：在形成全耗尽半导体层305前，对所述鳍部303进行氧化处理，形成氧化层（未图示）；并采用氢气对氧化处理后的鳍部303进行退火处理。在本发明的实施例中，所述氧化层的厚度为1nm-5nm，所述退火处理的温度为900-1100℃。
请参考图7，形成第二绝缘层307，所述第二绝缘层307暴露出硬掩膜层304表面。
所述第二绝缘层307用于填充相邻鳍部303之间的区域，利于后续形成栅极结构。所述第二绝缘层307的材料为氧化硅、氮化硅或氮氧化硅，为了使后续去除所述硬掩膜层304层时所述第二绝缘层307不被损坏，所述第二绝缘层307的材料不同于所述硬掩膜层304的材料。所述第二绝缘层307的形成工艺为沉积工艺，当鳍部303的高度与相邻鳍部303之间距离的比值较大时，所述第二绝缘层307的形成工艺为流体化学气相沉积工艺（FCVD），更利于形成质量好的第二绝缘层307。
在本发明的实施例中，所述第二绝缘层307的形成步骤包括：首先形成覆盖所述鳍部301、全耗尽半导体层305和硬掩膜层304的第二绝缘薄膜（未图示），然后去除部分所述第二绝缘薄膜，直至暴露出硬掩膜层304的表面。其中，去除部分所述第二绝缘薄膜采用的方法为化学机械抛光工艺（CMP）或刻蚀工艺。由于采用化学机械抛光工艺去除所述第二绝缘薄膜的方法已为本领域技术人员所熟知，在此不再赘述。
需要说明的是，在本发明的实施例中，在采用化学机械抛光工艺抛光所述第二绝缘薄膜，使所述第二绝缘薄膜与所述硬掩膜层304表面齐平后，为使形成的第二绝缘层307的表面平坦，所述第二绝缘层307的形成步骤还包括：氧化部分厚度的第二绝缘薄膜，然后采用湿法刻蚀工艺去除被氧化后的第二绝缘薄膜。
请结合参考图8和图11，图11为图8所示的半导体器件的俯视结构示意图，由于全耗尽半导体层305的顶部覆盖有第二绝缘层307，图11中全耗尽半导体层305采用虚线表示。去除所述硬掩膜层和鳍部，形成暴露出所述全耗尽半导体层305侧壁的开口309。
去除所述硬掩膜层，然后去除所述鳍部，形成开口309，以利于后续形成栅介质层和栅电极层。由于所述硬掩膜层的材料不同于所述第二绝缘层307的材料，所述鳍部的材料不同于所述全耗尽半导体层305的材料，去除所述硬掩膜层和鳍部的工艺较为简单，为刻蚀工艺，例如各向异性的干法刻蚀工艺或湿法刻蚀工艺。
在本发明的实施例中，所述鳍部的材料为单晶硅，所述全耗尽半导体层305的材料为单晶硅锗，为了在去除所述鳍部的过程中，不破坏所述全耗尽半导体层305，选取的试剂在刻蚀单晶硅的速率比刻蚀单晶硅锗的速率大，例如四甲基氢氧化铵（TMAH），所述四甲基氢氧化铵刻蚀所述单晶硅的速率与刻蚀单晶硅锗的速率之间的比值约70，不会对全耗尽半导体层305造成影响。
需要说明的是，在本发明的其他实施例中，如果所述鳍部的材料为单晶硅锗，所述全耗尽半导体层305的材料为单晶硅，则可以选取在刻蚀单晶硅时的速率比刻蚀单晶硅锗的速率小的试剂，例如，在大于200℃的温度下，采用氯化氢（Hot HCl），刻蚀所述单晶硅，所述氯化氢刻蚀所述单晶硅与刻蚀所述单晶硅锗的速率的比值大于100，几乎不会损坏所述全耗尽半导体层305。
请参考图12，图12为在图11的基础上形成掩膜层310的俯视结构示意图。形成位于所述第二绝缘层307表面的掩膜层310，所述掩膜层310暴露部分第二绝缘层307a和部分开口309a，以利于后续在所述部分第二绝缘层307a和部分开口309a上形成栅介质层和栅电极层。所述掩膜层310的材料可以为光刻胶或氮化硅等。所述掩膜层310的形成工艺为沉积工艺，在此不再赘述。
请结合参考图9和图13，图13为图9中形成的半导体器件的俯视结构示意图。在所述部分开口309a内形成位于所述全耗尽半导体层305侧壁的栅介质层311。
所述栅介质层311用于后续隔离栅电极层和全耗尽半导体层305，并且所述栅介质层311还用于后续隔离栅电极层两侧的沟道区，避免所述沟道区之间产生干扰。
所述栅介质层311的材料为氧化硅、氮化硅、氮氧化硅或高K介质，例如SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。在本发明的实施例中，所述栅介质层311的材料为具有较高介电常数的HfO2，形成的半导体器件的性能更优越。
所述栅介质层311的形成工艺为沉积工艺、氧化工艺或氮化工艺。在本发明的实施例中，所述栅介质层311的形成工艺为沉积工艺，形成的栅介质层311位于所述全耗尽半导体层305的侧壁。
需要说明的是，所述栅介质层311还可以覆盖所述部分开口309a底部的所述第一绝缘层301表面、部分第二绝缘层307a表面以及掩膜层310的侧壁，所述覆盖第一绝缘层301、部分第二绝缘层307a和掩膜层310的部分栅介质层311不会对半导体器件产生负面影响。
请结合参考图10和图14，图14为图10中形成的半导体器件的俯视结构示意图。在形成栅介质层后形成覆盖所述栅介质层311的栅电极层313。
所述栅电极层313用于形成半导体器件的栅极。所述栅电极层313的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。在本发明的实施例中，为形成性能更好的半导体器件，所述栅电极层313的材料为金属材料，例如W、Cu或Ag。
所述栅电极层313的形成工艺为沉积工艺，例如流体化学气相沉积工艺（FCVD）。
在本发明的实施例中，所述栅电极层313采用后栅工艺形成，其具体形成步骤包括：首先在所述部分开口309a（图13所示）内的栅介质层311表面、第一绝缘层301表面和部分第二绝缘层307a（图13所示）表面形成伪栅极结构（未图示）；待形成所述伪栅极结构后，去除所述掩膜层310和位于所述掩膜层310下方的第二绝缘层307，暴露出伪栅极结构两侧的全耗尽半导体层；在所述伪栅极结构两侧的全耗尽半导体层305内形成源/漏区（未标示）；在形成源/漏区后，去除所述伪栅极结构，形成覆盖所述栅介质层311的栅电极层313。
需要说明的是，在本发明的其他实施例中，还包括：去除所述掩膜层后，向所述伪栅极结构两侧的开口内填充半导体材料形成中间层，然后向所述伪栅极结构两侧的中间层和全耗尽半导体层305内掺杂，形成源/漏区。
需要说明的是，在本发明的其他实施例中，所述栅介质层311也可以采用后栅工艺形成，即在所述部分开口309a的全耗尽半导体层305侧壁、第一绝缘层301表面和部分第二绝缘层307a表面形成伪栅极结构；待形成所述伪栅极结构后，去除所述掩膜层310和位于所述掩膜层310下方的第二绝缘层307，暴露出伪栅极结构两侧的全耗尽半导体层305；在所述伪栅极结构两侧的全耗尽半导体层305内形成源/漏区（未标示）；在形成源/漏区后，去除所述伪栅极结构，形成位于所述部分开口309a内的全耗尽半导体层305侧壁的栅介质层311，以及覆盖所述栅介质层311和部分第二绝缘层307a表面的栅电极层313。
在本发明的实施例中，所述栅电极层313包括位于所述开口内的第一子栅电极层313a、和位于所述第一子栅电极层313a表面的第二子栅电极层313b，所述第二子栅电极层313b覆盖所述第二绝缘层307。
其中，栅电极层313中的所述第一子栅电极层313a可以为一个或多个。所述半导体器件的栅极宽度与所述全耗尽半导体层305的高度、所述全耗尽半导体层305的个数、第一子栅电极层313a的个数有关。例如，当所述栅电极层313包括一个第一子栅电极层313a，所述第一子栅电极层313的一侧形成有全耗尽半导体层305时，所述半导体器件的栅极宽度为全耗尽半导体层305的高度；当所述栅电极层313包括一个第一子栅电极层313a，所述第一子栅电极层313的两侧均形成有全耗尽半导体层305时，所述半导体器件的栅极宽度为全耗尽半导体层305的高度的2倍；当所述栅电极层313包括3个第一子栅电极层313a，且每一所述第一子栅电极层313a的两侧均形成有全耗尽半导体层305时，所述半导体器件的栅极宽度为全耗尽半导体层305的高度的6倍；依次类推。半导体器件的栅极宽度得到了有效的增加，大大提高了半导体器件的稳定性。
需要说明的是，为了有效调节半导体器件的功函数，进一步提高半导体器件的性能，本发明的实施例中，还包括：在形成栅电极层313之前，形成覆盖所述栅介质层311表面的功能层（未图示）。所述功能层可以为单一或多层堆叠结构，所述功能层的材料为TiN、TaN、TiAl或TaN中的一种或多种。
上述步骤完成后，本发明实施例的半导体器件的制作完成，由于首先形成鳍部，在鳍部侧壁形成全耗尽半导体层，然后去除所述鳍部形成开口，并形成位于所述开口内、且所述全耗尽半导体层侧壁的栅介质层、以及位于所述开口内、覆盖所述栅介质层表面的栅电极层，形成半导体器件的形成工艺简单，并且半导体器件的沟道区为全耗尽半导体层形成，半导体器件具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率等特性，半导体器件的性能稳定。另外，形成的半导体器件栅极宽度增加，且由于有栅介质层的隔离，栅电极层两侧的沟道区的干扰小，进一步提高了半导体器件的稳定性。
相应的，请参考图10，发明人还提供了一种半导体器件，包括：
半导体衬底300，覆盖所述半导体衬底300的绝缘层（未标示）；
位于所述半导体衬底300表面、且贯穿所述绝缘层的栅电极层313；
至少位于所述栅电极层313一侧侧壁的栅介质层311；
形成在所述栅介质层311侧壁、且与所述栅电极层313相隔的全耗尽半导体层305。
其中，所述半导体衬底300用作形成半导体器件时的工艺平台，所述半导体衬底300的材料为单晶硅、硅锗、硅碳或III-V族化合物（例如镓化砷、磷化铟和氮化镓等）。
所述绝缘层包括覆盖所述半导体衬底300的第一绝缘层301、以及位于所述第一绝缘层301表面的第二绝缘层307。所述绝缘层的材料为氧化硅、氮化硅、氮氧化硅等介质材料。
所述栅电极层313贯穿所述第二绝缘层307的厚度，用于形成栅极。所述栅电极层313的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。所述栅电极层313包括至少一个贯穿所述绝缘层（贯穿所述第二绝缘层307的厚度）的第一子栅电极层313a和覆盖所述绝缘层（第二绝缘层307）表面、且与所述第一子栅电极层313a相连的第二子栅电极层313b。根据实际需求不同，半导体器件可以包括一个或多个所述第一子栅电极层313a，所述半导体器件的栅极宽度与第一子栅电极层313a的个数、全耗尽半导体层305的高度有关，具体请参考本发明实施例的形成方法中相关描述，在此不再赘述。
所述栅介质层311覆盖所述栅电极层313侧壁，用于隔离栅电极层313和全耗尽半导体层305，消除栅电极层313两侧的器件之间的干扰。所述栅介质层311的材料为氧化硅、氮化硅、氮氧化硅或高K介质，例如SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。在本发明的实施例中，所述栅介质层311位于所述栅电极层313两侧侧壁，以方便后续形成全耗尽半导体层305。
所述全耗尽半导体层305用于后续作为半导体器件的沟道区，所述具有本发明实施例的全耗尽半导体层305的半导体器件，由于全耗尽半导体层305的厚度薄，且厚度均匀性好，所述半导体器件具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的优点。并且，半导体器件的栅极宽度与所述全耗尽半导体层305的高度相关，至少为全耗尽半导体层305的一倍高度，栅极宽度大的半导体器件的稳定性较好。在本发明的实施例中，每一所述栅介质层的侧壁均具有全耗尽半导体层305，后续形成的半导体器件不仅具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的优点，而且栅电极层两侧的沟道区由于栅介质层的隔离，不会因为栅电极层太薄而使栅电极层两侧的沟道区产生干扰，形成的半导体器件的稳定性更好。
所述全耗尽半导体层305的材料为半导体材料，例如单晶硅、硅锗、硅碳或III-V族化合物。为使半导体器件的低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率更好，所述全耗尽半导体层305的厚度较薄，为1nm-10nm。
需要说明的是，在本发明的实施例中，还包括：位于所述栅电极层和栅介质层之间的功能层（未图示），用于调节半导体器件的功函数。所述功能层可以为单一或多层堆叠结构，所述功能层的材料为TiN、TaN、TiAl或TaN中的一种或多种。
本发明的实施例中，半导体器件的栅极宽度至少为所述全耗尽半导体层的高度，栅极宽度得到了有效增加。并且由于栅电极层与全耗尽半导体层之间通过栅介质层隔离，且所述全耗尽半导体层作为半导体器件的沟道区，栅电极层两侧的沟道区不会由于栅电极层较薄而受到干扰，形成的半导体器件的稳定性得到极大提高。
综上，提供与半导体衬底相隔离的鳍部，在所述鳍部侧壁形成全耗尽半导体层，然后形成第二绝缘层，再去除鳍部后形成开口，在所述开口内形成位于所述全耗尽半导体层侧壁的栅介质层，再在所述开口内形成覆盖所述栅介质层的栅电极层。本发明的实施例中形成半导体器件的形成工艺简单，形成的半导体器件的栅极宽度与全耗尽半导体层的高度有关，栅极宽度有效增加，且全耗尽半导体层用于形成半导体器件的沟道区，所述半导体器件具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的特性。另外，由于有栅介质层隔离，避免了形成在所述栅电极层两侧的沟道区产生干扰，进一步提高了半导体器件的稳定性。
进一步的，所述全耗尽半导体层采用选择性外延沉积工艺形成，形成的全耗尽半导体层的厚度均匀性好，有助于提高半导体器件的稳定性。
半导体器件的栅电极层，至少一侧具有栅介质层和全耗尽半导体层，部分所述全耗尽半导体层作为半导体器件的沟道区，其具有低电场、高跨导、良好的短沟道特性、理想的亚阈值斜率的优点，半导体器件的稳定性好。并且，半导体器件的栅极宽度与全耗尽半导体层的高度有关，至少为所述全耗尽半导体层的高度，栅极宽度得到了有效增加，半导体器件的稳定性好。
进一步的，半导体器件的全耗尽半导体层位于栅电极层两侧，且栅电极层两侧的全耗尽半导体层通过栅介质层相隔离，栅电极层两侧由全耗尽半导体层形成的沟道区不会由于栅电极层较薄而受到干扰，半导体器件的稳定性更好。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (21)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面覆盖有第一绝缘层，所述第一绝缘层表面具有鳍部；
形成覆盖所述鳍部侧壁的全耗尽半导体层，所述全耗尽半导体层的材料不同于所述鳍部的材料；
形成第二绝缘层，所述第二绝缘层暴露出鳍部顶部和全耗尽半导体层顶部；
去除所述鳍部，形成暴露出所述全耗尽半导体层侧壁的开口；
形成位于所述第二绝缘层表面的掩膜层，所述掩膜层暴露部分第二绝缘层和部分开口；
在所述部分开口内形成位于所述全耗尽半导体层侧壁的栅介质层；
在形成栅介质层后形成覆盖所述栅介质层的栅电极层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述全耗尽半导体层的形成工艺为选择性外延沉积工艺。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述全耗尽半导体层的厚度为1nm-10nm。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述全耗尽半导体层的材料为单晶硅、硅锗、硅碳或III-V族化合物。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底和鳍部的材料为单晶硅、硅锗、硅碳或III-V族化合物。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成全耗尽半导体层前，形成覆盖所述鳍部顶部的硬掩膜层。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为SiN或SiON。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成全耗尽半导体层前，对所述鳍部进行氧化处理，形成氧化层；并采用氢气对氧化处理后的鳍部进行退火处理。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述氧化层的厚度为1nm-5nm。
10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述退火处理的温度为900-1100℃。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅电极层的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。
13.一种半导体器件，包括：
半导体衬底，覆盖所述半导体衬底的绝缘层；
其特征在于，还包括：
位于所述半导体衬底表面、且贯穿所述绝缘层的栅电极层；
至少位于所述栅电极层一侧侧壁的栅介质层；
形成在所述栅介质层侧壁、且与所述栅电极层相隔的全耗尽半导体层。
14.如权利要求13所述的半导体器件，其特征在于，所述栅介质层位于所述栅电极层两侧侧壁，每一所述栅介质层的侧壁形成有全耗尽半导体层。
15.如权利要求13所述的半导体器件，其特征在于，所述全耗尽半导体层的厚度为1nm-10nm。
16.如权利要求13所述的半导体器件，其特征在于，所述全耗尽半导体层的材料为单晶硅、硅锗、硅碳或III-V族化合物。
17.如权利要求13所述的半导体器件，其特征在于，所述栅介质层的材料为SiO2、SiON、HfO2、ZrO2、HfSiO或HfSiON中的一种或多种。
18.如权利要求13所述的半导体器件，其特征在于，所述栅电极层的材料为多晶硅、W、Cu、Ag、TiN、TaN或TiAl中的一种或多种。
19.如权利要求13所述的半导体器件，其特征在于，所述栅电极层包括至少一个贯穿所述绝缘层的第一子栅电极层和覆盖所述绝缘层表面、且与所述第一子栅电极层相连的第二子栅电极层。
20.如权利要求13所述的半导体器件，其特征在于，还包括：位于所述栅电极层和栅介质层之间的功能层。
21.如权利要求20所述的半导体器件，其特征在于，所述功能层的材料为TiN、TaN、TiAl或TaN中的一种或多种。
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