CN102386098B - Mos晶体管及其形成方法 - Google Patents
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Abstract
一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法包括：提供基底，所述基底具有栅极区域；在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层，所述栅极结构形成于所述基底的栅极区域表面，所述第一介质层与所述栅极结构之间形成有空隙。本发明减小了MOS晶体管栅电极与源漏区上的栓塞之间的寄生电容，提高了响应速度，降低了功耗。
Description
技术领域
本发明涉及半导体器件及制造领域，特别涉及一种MOS晶体管及其形成方法。
背景技术
随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(high-k)材料的栅介质层和金属栅(metal gate)电极相结合的技术被引入至MOS晶体管的制造过程中。
为避免金属栅电极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅电极与高k栅介质层的栅极叠层结构通常采用后栅(gate-last)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极；而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口；之后，再在所述栅极开口中依次填充高k栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
然而，采用上述高K栅介质层与金属栅电极相结合的技术以及后栅工艺仍然存在问题。随着栅电极长度的不断减小，MOS晶体管中最严重的寄生电容存在于栅电极与源漏区之上的栓塞(contact-plug)之间，而减少寄生电容是改善小尺寸MOS晶体管的响应速度、功耗等的主要方法。而当前的MOS晶体管结构中侧墙(spacer)的材料一般为氮化硅、氧化硅等，如高密度存储器中使用的自对准接触(SAC，Self-aligned Contact)技术中普遍使用的氮化硅材料的侧墙，由于其介电常数较大，使得栅电极与源漏区的接触栓塞之间的寄生电容较大，增加了器件的延迟和开关功耗。
关于高k介质层、金属栅电极等的更多详细说明，请参见专利号为7632745的美国专利。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，减小栅电极与源漏区上的栓塞之间的寄生电容。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：
提供基底，所述基底具有栅极区域；
在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层，所述栅极结构形成于所述基底的栅极区域表面，所述第一介质层与所述栅极结构之间形成有空隙。
可选的，所述基底上形成有伪栅结构，定义出所述栅极区域，所述在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层包括：
在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；
在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平；
去除所述伪栅结构，在所述伪栅结构的位置形成开口；
在所述开口中形成所述栅极结构，所述栅极结构部分填充所述开口；
在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙；
在所述第二可灰化侧墙之间的开口中填满第二介质层并进行平坦化，所述第二介质层的表面与所述第一介质层齐平且暴露出所述第一可灰化侧墙和第二可灰化侧墙的顶部；
灰化去除所述第一可灰化侧墙和第二可灰化侧墙，在所述第一可灰化侧墙和第二可灰化侧墙的位置分别形成第一空隙和第二空隙。
可选的，所述MOS晶体管的形成方法还包括：使用非共形沉积方法形成密封介质层，覆盖所述第一介质层和第二介质层。
可选的，所述基底上形成有伪栅结构，定义出所述栅极区域，所述在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层包括：
在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；
在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平且暴露出所述第一可灰化侧墙的顶部；
去除所述伪栅结构，在所述伪栅结构的位置形成开口；
在所述开口中形成所述栅极结构，所述栅极结构填满所述开口；
灰化去除所述第一可灰化侧墙，在所述第一可灰化侧墙的位置形成第一空隙。
可选的，所述MOS晶体管的形成方法还包括：使用非共形沉积方法形成密封介质层，覆盖所述第一介质层和栅极结构。
可选的，所述在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙包括：
在所述基底上依次形成第一可灰化层和保护层，覆盖所述基底和伪栅结构；
对所述伪栅结构两侧的基底进行离子注入，形成源区和漏区；
去除所述保护层；
对所述第一可灰化层进行刻蚀，形成所述第一可灰化侧墙。
可选的，所述第一可灰化层的材料为无定形碳或类金刚石碳。
可选的，所述保护层的材料为氮化硅。
可选的，所述去除所述保护层的方法为干法刻蚀或湿法刻蚀，所述干法刻蚀的刻蚀气体为CHF3和CF4的混合气体，或CH2F2和CF4的混合气体，所述湿法刻蚀的反应溶液为磷酸溶液。
可选的，所述保护层的厚度为
至
可选的，所述在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙包括：
形成第二可灰化层，覆盖所述第一介质层、第一可灰化侧墙和栅极结构；
对所述第二可灰化层进行刻蚀，形成所述第二可灰化侧墙。
可选的，所述第二可灰化层的材料为无定形碳或类金刚石碳。
可选的，所述灰化去除所述第一可灰化侧墙和第二可灰化侧墙包括：
在所述第一介质层、第二介质层、第一可灰化侧墙和第二可灰化侧墙上形成光刻胶图形，定义出通孔图形；
以所述光刻胶图形为掩膜进行刻蚀，在所述第一介质层和/或第二介质层中形成通孔；
灰化去除所述光刻胶图形、第一可灰化侧墙和第二可灰化侧墙；
在所述通孔中形成栓塞。
可选的，所述灰化过程中所使用的反应气体为氧气或氧气的等离子体。
可选的，所述伪栅结构的材料为多晶硅。
可选的，所述在所述开口中形成栅极结构包括：在所述开口中依次形成栅介质层和栅电极，所述栅介质层的材料为高介电常数材料，所述栅电极的材料为金属。
为解决上述问题，本发明提供了一种MOS晶体管，包括：
基底；
栅极结构，形成于所述基底上；
源区和漏区，形成于所述栅极结构两侧的基底内，
还包括：
第一介质层，位于所述栅极结构两侧的基底上，与所述栅极结构的侧壁之间具有空隙。
可选的，所述第一介质层的表面与所述栅极结构的表面齐平。
可选的，所述第一介质层的表面高于所述栅极结构的表面，所述MOS晶体管还包括位于所述栅极结构上的第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平，所述空隙延伸至所述第一介质层与第二介质层之间。
可选的，所述第二介质层覆盖所述栅极结构顶部的中间区域。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极，所述栅介质层的材料为高介电常数材料，所述栅电极的材料为金属。
与现有技术相比，本发明的技术方案有如下优点：
本技术方案在基底上形成栅极结构和第一介质层时，在所述第一介质层与所述栅极结构之间形成空隙，即在栅极结构侧壁形成空隙侧墙，由于所述空隙中填充的空气的介电常数很小，因此，降低了栅电极与源漏区上的栓塞之间的寄生电容。
具体地，首先形成第一可灰化侧墙并在所述第一可灰化侧墙的外侧形成第一介质层，之后灰化去除所述第一可灰化侧墙，在所述第一可灰化侧墙的位置形成第一空隙，将所述第一空隙用作MOS晶体管的侧墙，由于所述空隙中填充的空气的介电常数很小，因此，降低了栅电极与源漏区上的栓塞之间的寄生电容，提高了MOS晶体管的响应速度，降低了功耗。
进一步的，在MOS晶体管的栅电极上方、第一可灰化侧墙的侧壁上形成第二可灰化侧墙，并在所述第二可灰化侧墙之间形成第二介质层，之后灰化去除所述第一可灰化侧墙和第二可灰化侧墙，在所述第一介质层与所述栅电极和第二介质层之间形成第一空隙和第二空隙，所述第一空隙和第二空隙用作MOS晶体管的侧墙，增加了侧墙的尺寸，进一步减小了栅电极与源漏区上的栓塞之间的寄生电容。
附图说明
图1是本发明实施方式的MOS晶体管的形成方法的流程示意图；
图2是第一实施例中对应于图1中步骤S12的详细流程示意图；
图3至图15是本发明第一实施例的MOS晶体管的形成方法的剖面结构示意图；
图16是第二实施例中对应于图1中步骤S12的详细流程示意图；
图17至图20是本发明第二实施例的MOS晶体管的形成方法的剖面结构示意图。
具体实施方式
现有技术的MOS晶体管中，随着器件尺寸的减小，栅电极与源漏区上的栓塞之间的寄生电容成为器件中寄生电容的主要部分，降低了器件的响应速度，增大了功耗。
本技术方案首先在栅极结构的侧壁或栅极结构的侧壁和上方形成可灰化侧墙，之后再将所述可灰化侧墙灰化去除，在原可灰化侧墙的位置形成空隙，形成了“空气侧墙”，由于空气的介电常数很小，因此显著降低了栅电极与源漏区上的栓塞之间的寄生电容，改善了MOS晶体管的响应速度和开关状态的切换功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
图1示出了本发明实施方式的MOS晶体管的形成方法的流程示意图，包括：执行步骤S11，提供基底，所述基底具有栅极区域；执行步骤S12，在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层，所述栅极结构形成于所述基底的栅极区域表面，所述第一介质层与所述栅极结构之间形成有空隙。
图2示出了本发明第一实施例的MOS晶体管的形成方法，对应于图1中的步骤S12，包括：执行步骤S21，在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；执行步骤S22，在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平；执行步骤S23，去除所述伪栅结构，在所述伪栅结构的位置形成开口；执行步骤S24，在所述开口中形成所述栅极结构，所述栅极结构部分填充所述开口；执行步骤S25，在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙；执行步骤S26，在所述第二可灰化侧墙之间的开口中填满第二介质层并进行平坦化，所述第二介质层的表面与所述第一介质层齐平且暴露出所述第一可灰化侧墙和第二可灰化侧墙的顶部；执行步骤S27，灰化去除所述第一可灰化侧墙和第二可灰化侧墙，在所述第一可灰化侧墙和第二可灰化侧墙的位置分别形成第一空隙和第二空隙。
下面结合图1、图2以及图3至图15对第一实施例的MOS晶体管的形成方法进行详细说明。
参考图1和图3，执行步骤S11，提供基底，所述基底具有栅极区域。具体的，提供基底10，所述基底10上形成有伪栅结构11，所述伪栅结构11定义出了所述栅极区域。所述基底10为半导体材料，可以是单晶硅，也可以是硅锗化合物，还可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。所述伪栅结构11的材料为多晶硅。
参考图2和图4至图6，执行步骤S21，在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙。
具体的，参考图4，在所述基底10上依次形成第一可灰化层12和保护层13，所述第一可灰化层12和保护层13覆盖所述基底10的表面和所述伪栅结构11。所述第一可灰化层12的材料可以为无定形碳(amorphous carbon)或类金刚石碳(diamond-like carbon)，其形成方法可以是化学气相沉积(CVD)。所述保护层13的材料是不可灰化的，用于防止在后续的灰化(ashing)工艺中第一可灰化层12被灰化去除。本实施例中所述保护层13的材料优选为氮化硅，其形成方法为化学气相沉积(CVD)，其厚度为
至
之后，对所述伪栅结构11两侧的基底10进行离子注入，形成源区14和漏区15。所述离子注入的过程具体包括：在所述保护层13上旋涂形成光刻胶层(图中未示出)并进行图形化，定义出所述源区14和漏区15的图形；之后以图形化后的光刻胶层为掩膜进行离子注入，形成所述源区14和漏区15；最后灰化去除所述图形化后的光刻胶层，由于光刻胶层下方为所述保护层13，其材料为不可灰化的，因此本步骤的灰化过程不会影响保护层13下方的第一可灰化层12。
参考图5，去除所述保护层，暴露出第一可灰化层12。所述保护层的去除过程为选择性刻蚀，可以是选择性湿法刻蚀或选择性干法刻蚀，本实施例中优选为选择性干法刻蚀，刻蚀气体为CHF3和CF4的混合气体，或CH2F2和CF4的混合气体；若选用湿法刻蚀，则相应的反应溶液为磷酸溶液。由于刻蚀过程中的高选择性(关于氮化硅材料与无定形碳或类金刚石碳之间刻蚀过程的高选择比的详细说明，可以参考以下文献：J.S.Kim，B.S.Kwon，W.Heo，C.R.Jung，and J.S.Park.2010 American Vacuum Society.DOI：10.1116/1.3268624)，因此在去除所述保护层的过程中，并不会对其下方的第一可灰化层12造成损伤。
参考图6，对所述第一可灰化层进行刻蚀，形成第一可灰化侧墙12a，所述刻蚀过程可以为现有技术中形成侧墙(spacer)中常用的回刻(etch back)工艺。
参考图2和7，执行步骤S22，在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平。具体的，在所述基底10、伪栅结构11、和第一可灰化侧墙12a上形成第一介质层16并进行平坦化，使得所述第一介质层16的表面与所述伪栅结构11的表面齐平。所述第一介质层16的材料可以是氧化硅、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)或无掺杂硅玻璃(USG)等，其平坦化方法可以为化学机械抛光(CMP，Chemical Mechanical Polish)。
参考图2和图8，执行步骤S23，去除所述伪栅结构，在所述伪栅结构的位置形成开口。具体的，去除所述伪栅结构，在所述伪栅结构的位置形成开口17，所述伪栅结构去除方法可以为选择性的湿法刻蚀。
参考图2和图9，执行步骤S24，在所述开口中形成所述栅极结构，所述栅极结构部分填充所述开口。具体的，在所述开口17中依次形成栅介质层18和栅电极19，所述栅介质层18和栅电极19共同构成了栅极结构，所述栅电极19部分填充所述开口17，即所述栅电极19的表面低于所述第一介质层16的表面。所述栅介质层18的材料为高介电常数材料，如HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述栅电极19的材料为金属，如钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)等。
参考图2、图10和图11，执行步骤S25，在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙。具体的，如图10所示，首先形成第二可灰化层20，覆盖所述第一介质层16、第一可灰化侧墙12a和栅电极19，所述第二可灰化层20的材料和形成方法与所述第一可灰化层相同。之后如图11所示，对所述第二可灰化层进行刻蚀，具体如回刻工艺等，形成第二可灰化侧墙20a。所述第二可灰化侧墙20a位于所述栅电极19上方的开口17的侧壁上，与所述第一可灰化侧墙12a贴合。
参考图2和图12，执行步骤S26，在所述第二可灰化侧墙之间的开口中填满第二介质层并进行平坦化，所述第二介质层的表面与所述第一介质层齐平且暴露出所述第一可灰化侧墙和第二可灰化侧墙的顶部。具体的，在所述第二可灰化侧墙20a之间的开口中填满第二介质层21，并进行平坦化，使得第二介质层21的表面与所述第一介质层16的表面齐平且暴露出所述第一可灰化侧墙12a和第二可灰化侧墙20a的顶部，所述第二介质层21的材料与所述第一介质层16相同，可以是氧化硅、硼磷硅玻璃、氟硅玻璃或无掺杂硅玻璃等，所述平坦化的方法可以是化学机械抛光。对所述第二介质层21的化学机械抛光过程包括部分过抛(over polish)，使得所述第一介质层16和第二介质层21之间的表面区域22中，暴露出所述第一可灰化侧墙12a和第二可灰化侧墙20a的顶部。
参考图2、图13和图14，执行步骤S27，灰化去除所述第一可灰化侧墙和第二可灰化侧墙，在所述第一可灰化侧墙和第二可灰化侧墙的位置分别形成第一空隙和第二空隙。
具体的，参考图13，在所述第一介质层16、第二介质层21、第一可灰化侧墙12a和第二可灰化侧墙20a上形成光刻胶图形23，所述光刻胶图形23定义出了通孔图形。之后以所述光刻胶图形23为掩膜进行刻蚀，在所述第一介质层16和/或第二介质层21中形成通孔24，本实施例中，所述通孔24形成于所述源区14和漏区15上方的第一介质层16，所述通孔24的形成方法可以为自对准接触(SAC)的形成方法。
参考图14，之后灰化去除所述光刻胶图形，由于所述第一介质层16和第二介质层21之间的表面区域22暴露出了所述第一可灰化侧墙和第二可灰化侧墙的顶部，因此在灰化的同时，所述第一可灰化侧墙和第二可灰化侧墙也被一并灰化去除。所述灰化过程中采用的反应气体为氧气或氧气的等离子体。原第一可灰化侧墙和第二可灰化侧墙的位置分别形成了第一空隙和第二空隙，由于所述第一可灰化侧墙和第二可灰化侧墙相贴合，因此，第一空隙和第二空隙相互连通，形成空隙25。
之后，参考图15，在所述通孔中形成栓塞24a，并使用非共形沉积(non-conformal deposition)方法形成密封介质层26，将所述第一介质层16和第二介质层21之间的表面区域22中原第一可灰化侧墙和第二可灰化侧墙被去除后暴露出的缝隙密封，使得空隙25成为一密闭的空腔，防止后续工艺中被其他材料填充。所述非共形沉积方法可以是使用硅烷(SiH4)做前驱气体(precursor)形成氧化硅薄膜的过程，也可以是等离子体增强化学气相沉积(PECVD)形成介质材料薄膜的过程。由于非共形沉积过程中，沉积的材料并不会进入小的缝隙中，因此，所述第一介质层16和第二介质层21之间的表面区域22中的缝隙应该足够小，避免形成密封介质层26的过程中，所述空隙25也被一并填充，故而，在形成所述第二介质层21之后的平坦化过程中，需要控制过抛的厚度，以保证在所述第一介质层16和第二介质层21之间的缝隙的宽度在一预设的范围内，一方面保证在灰化过程中，反应气体能够进入空隙25中将第一可灰化侧墙和第二可灰化侧墙全部去除；另一方面保证在形成密封介质层26的过程中，空隙25不会被填充。
至此，第一实施例中形成的MOS晶体管的结构如图15所示，包括：基底10；栅极结构，形成于所述基底10上，所述栅极结构包括形成于所述基底10上的栅介质层18和位于栅介质层18上的栅电极19；源区14和漏区15，形成于所述栅极结构两侧的基底10内；第一介质层16，位于所述栅极结构两侧的基底上，与所述栅极结构的侧壁之间具有第一空隙，所述第一介质层16的表面高于所述栅极结构的表面；所述栅极结构上还形成有第二介质层21，所述第二介质层21的表面与所述第一介质层16的表面齐平，所述第二介质层21覆盖所述栅极结构顶部的中间区域，即所述第二介质层21与所述栅电极19的顶部的边缘区域之间还具有第二空隙，所述第二空隙与第一空隙连通形成空隙25；另外，还包括密封介质层26，对所述第一介质层16和第二介质层21之间的缝隙进行密封。另外，在其他实施例中，所述第二介质层21还可以覆盖所述栅极结构顶部的整个表面，所述第一空隙存在于所述栅极结构与第一介质层16之间，并且还延伸至所述第二介质层21与第一介质层16之间。
由于所述空隙25中为空气，其介电常数非常小(接近于1)，相当于构成了空气侧墙(air spacer)，因此使得栅电极19与源漏区上的栓塞24a之间的寄生电容显著减小，提高了MOS晶体管的相应速度，降低了开关状态切换的功耗，改善了性能。
图16示出了本技术方案第二实施例中对应于图1中步骤S12的详细流程示意图，如图16所示，包括：执行步骤S31，在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；执行步骤S32，在所述基底、伪栅结构和第一可灰化侧墙上形成第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平且暴露出所述第一可灰化侧墙的顶部；执行步骤S33，去除所述伪栅结构，在所述伪栅结构的位置形成开口；执行步骤S34，在所述开口中形成所述栅极结构，所述栅极结构填满所述开口；执行步骤S35，灰化去除所述第一可灰化侧墙，在所述第一可灰化侧墙的位置形成第一空隙。
下面结合图16和图17至图20对第二实施例进行详细说明，其中，步骤S11和步骤S31相对应的剖面结构示意图请参考图2至图6，相应的工艺过程和方法也请一并参考第一实施例中相应附图的说明，下面结合图17至图20对步骤S32中步骤S35进行详细说明。
参考图16和图17，执行步骤S32，在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平且暴露出所述可灰化侧墙的顶部。具体的，在所述基底10、伪栅结构11和第一可灰化侧墙12a上形成第一介质层31，并进行平坦化。所述平坦化过程为化学机械抛光，包括部分过抛，使得所述第一介质层31的表面与所述伪栅结构11表面齐平，且所述第一介质层31与所述伪栅结构11之间的表面区域30暴露出所述可灰化侧墙12a的顶部。
参考图16和图18，执行步骤S33，去除所述伪栅结构，在所述伪栅结构的位置形成开口；执行步骤S34，在所述开口中形成栅极结构，所述栅极结构填满所述开口。具体的，去除所述伪栅结构后，在形成的开口中形成栅介质层32和栅电极33，所述栅介质层32和栅电极33共同构成栅极结构，所述栅电极33填满所述开口，其表面与所述介质层31的表面齐平。所述栅介质层32的材料为高介电常数材料，如HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述栅电极33的材料为金属，如钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)等。
参考图16和图19，执行步骤S35，灰化去除所述第一可灰化侧墙，在所述第一可灰化侧墙的位置形成第一空隙。具体的，灰化去除所述第一可灰化侧墙，在原第一可灰化侧墙的位置形成第一空隙34。灰化过程中所使用的反应气体为氧气或氧气的等离子体，由于在所述第一介质层32和栅电极33之间的表面区域30中暴露出了所述第一可灰化侧墙，因此灰化过程中的反应气体可以不断进入所述第一空隙34中，直至整个第一可灰化侧墙都被去除。
之后，参考图20，使用非共形沉积方法形成密封介质层35，覆盖所述第一介质层31和栅电极33，将所述介质层31和栅极结构之间的表面区域30中的缝隙密封，防止后续工艺过程中所述第一空隙34被其他材料填充。与第一实施例类似的，在形成所述第一介质层31之后的平坦化过程中，需要控制过抛的厚度，以使得所述第一介质层31与栅电极33之间的缝隙的宽度在一预设的范围内，一方面保证在灰化过程中，反应气体能够进入第一空隙34中将第一可灰化侧墙全部去除；另一方面保证在形成密封介质层35的过程中，第一空隙34不会被填充。
至此，第二实施例中形成的MOS晶体管的结构如图20所示，包括：基底10；栅极结构，形成于所述基底10上，所述栅极结构包括栅介质层32和位于其上的栅电极33；源区14和漏区15，形成于所述栅极结构两侧的基底10内；第一介质层31，位于所述栅极结构两侧的基底上，与所述栅极结构的侧壁之间形成有第一空隙34，所述第一介质层31的表面与所述栅极结构的表面齐平；另外，还包括密封介质层35，对所述第一介质层31与所述栅极结构之间的缝隙进行密封。
由于所述第一空隙34中为空气，其介电常数非常小(接近于1)，相当于构成了空气侧墙，因此使得栅电极33与源漏区上的栓塞之间的寄生电容显著减小，提高了MOS晶体管的相应速度，降低了开关状态切换的功耗，改善了性能。
综上，本技术方案的第一实施例中，在栅电极的侧壁和上方边缘都形成空隙，相当于侧墙的大小较大，有益于减小栅电极与栓塞之间的寄生电容。在第二实施例中，仅在栅电极的侧壁形成空隙，从而简化了工艺步骤，并于实际生产中进行工艺集成。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (19)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供基底，所述基底具有栅极区域；
在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层，所述栅极结构形成于所述基底的栅极区域表面，所述第一介质层与所述栅极结构之间形成有空隙；
所述基底上形成有伪栅结构，定义出所述栅极区域，所述在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层包括：
在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；
在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平；
去除所述伪栅结构，在所述伪栅结构的位置形成开口；
在所述开口中形成所述栅极结构，所述栅极结构部分填充所述开口；
在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙；
在所述第二可灰化侧墙之间的开口中填满第二介质层并进行平坦化，所述第二介质层的表面与所述第一介质层齐平且暴露出所述第一可灰化侧墙和第二可灰化侧墙的顶部；
灰化去除所述第一可灰化侧墙和第二可灰化侧墙，在所述第一可灰化侧墙和第二可灰化侧墙的位置分别形成第一空隙和第二空隙。
2.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，还包括：使用非共形沉积方法形成密封介质层，覆盖所述第一介质层和第二介质层。
3.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述在所述栅极结构上方的开口侧壁上形成第二可灰化侧墙包括：
形成第二可灰化层，覆盖所述第一介质层、第一可灰化侧墙和栅极结构；
对所述第二可灰化层进行刻蚀，形成所述第二可灰化侧墙。
4.根据权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第二可灰化层的材料为无定形碳或类金刚石碳。
5.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述灰化去除所述第一可灰化侧墙和第二可灰化侧墙包括：
在所述第一介质层、第二介质层、第一可灰化侧墙和第二可灰化侧墙上形成光刻胶图形，定义出通孔图形；
以所述光刻胶图形为掩膜进行刻蚀，在所述第一介质层和/或第二介质层中形成通孔；
灰化去除所述光刻胶图形、第一可灰化侧墙和第二可灰化侧墙；
在所述通孔中形成栓塞。
6.根据权利要求5所述的MOS晶体管的形成方法，其特征在于，所述灰化过程中所使用的反应气体为氧气或氧气的等离子体。
7.一种MOS晶体管的形成方法，其特征在于，包括：
提供基底，所述基底具有栅极区域；
在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层，所述栅极结构形成于所述基底的栅极区域表面，所述第一介质层与所述栅极结构之间形成有空隙；
所述基底上形成有伪栅结构，定义出所述栅极区域，所述在所述栅极区域两侧的基底内形成源区和漏区，并在所述基底上形成栅极结构和第一介质层包括：
在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙；
在所述基底、伪栅结构和第一可灰化侧墙上形成所述第一介质层并平坦化，所述第一介质层的表面与所述伪栅结构的表面齐平且暴露出所述第一可灰化侧墙的顶部；
去除所述伪栅结构，在所述伪栅结构的位置形成开口；
在所述开口中形成所述栅极结构，所述栅极结构填满所述开口；
灰化去除所述第一可灰化侧墙，在所述第一可灰化侧墙的位置形成第一空隙。
8.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，还包括：使用非共形沉积方法形成密封介质层，覆盖所述第一介质层和栅极结构。
9.根据权利要求1或7所述的MOS晶体管的形成方法，其特征在于，所述在所述伪栅结构两侧的基底内形成源区和漏区并在所述伪栅结构的侧壁上形成第一可灰化侧墙包括：
在所述基底上依次形成第一可灰化层和保护层，覆盖所述基底和伪栅结构；
对所述伪栅结构两侧的基底进行离子注入，形成源区和漏区；
去除所述保护层；
对所述第一可灰化层进行刻蚀，形成所述第一可灰化侧墙。
10.根据权利要求9所述的MOS晶体管的形成方法，其特征在于，所述第一可灰化层的材料为无定形碳或类金刚石碳。
11.根据权利要求10所述的MOS晶体管的形成方法，其特征在于，所述保护层的材料为氮化硅。
12.根据权利要求11所述的MOS晶体管的形成方法，其特征在于，所述去除所述保护层的方法为干法刻蚀或湿法刻蚀，所述干法刻蚀的刻蚀气体为CHF3和CF4的混合气体，或CH2F2和CF4的混合气体，所述湿法刻蚀的反应溶液为磷酸溶液。
13.根据权利要求9所述的MOS晶体管的形成方法，其特征在于，所述保护层的厚度为
至
14.根据权利要求7所述的MOS晶体管的形成方法，其特征在于，所述灰化过程中所使用的反应气体为氧气或氧气的等离子体。
15.根据权利要求1或7所述的MOS晶体管的形成方法，其特征在于，所述伪栅结构的材料为多晶硅。
16.根据权利要求1或7所述的MOS晶体管的形成方法，其特征在于，所述在所述开口中形成栅极结构包括：在所述开口中依次形成栅介质层和栅电极，所述栅介质层的材料为高介电常数材料，所述栅电极的材料为金属。
17.一种MOS晶体管，包括：
基底；
栅极结构，形成于所述基底上；
源区和漏区，形成于所述栅极结构两侧的基底内，
其特征在于，还包括：
第一介质层，位于所述栅极结构两侧的基底上，与所述栅极结构的侧壁之间具有空隙；
所述第一介质层的表面高于所述栅极结构的表面，所述MOS晶体管还包括位于所述栅极结构上的第二介质层，所述第二介质层的表面与所述第一介质层的表面齐平，所述空隙延伸至所述第一介质层与第二介质层之间。
18.根据权利要求17所述的MOS晶体管，其特征在于，所述第二介质层覆盖所述栅极结构顶部的中间区域。
19.根据权利要求17至18中任一项所述的MOS晶体管，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极，所述栅介质层的材料为高介电常数材料，所述栅电极的材料为金属。
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| CN101789368A (zh) * | 2008-09-12 | 2010-07-28 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
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