CN101714508A - 制造半导体装置的方法 - Google Patents

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Abstract

一种制造半导体装置的方法，包括：提供一半导体基底；于该基底中形成一晶体管，该晶体管具有一栅极结构，其包括一虚置栅极结构；于该基底及该晶体管上形成一层间介电质；于该层间介电质上进行一第一化学机械研磨，以露出该虚置栅极结构的一顶表面；移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置栅极结构的该顶表面下方一距离；于该层间介电质及该虚置栅极结构上形成一材料层；于该材料层上进行一第二化学机械研磨；移除该虚置栅极结构，借此形成一沟槽；形成一金属层以填充该沟槽；以及进行一第三化学机械研磨。本发明解决了在栅极最后工艺中的问题，且可轻易的与目前的制造设备及装置技术整合。

Description

制造半导体装置的方法
技术领域
本发明涉及在基底上形成集成电路装置的方法，特别涉及制造集成电路中的栅极结构的方法。
背景技术
随着技术节点的微缩化，在一些IC设计中，已期望以金属栅极电极取代一般的多晶硅栅极电极，以增进具有缩小的元件尺寸的装置效能。使用金属栅极结构(例如，其包括金属栅极电极，而非多晶硅)提供了一个解答。一个用以形成金属栅极堆叠的方法是被称作为“栅极最后”工艺，于其中是在“最后”制造最终的栅极堆叠。使用栅极最后工艺能够减少后续工艺的数目，包括在形成栅极之后所必须进行的高温工艺。此外，当晶体管的尺寸缩小时，栅极氧化物的厚度必须随着缩小的栅极长度而变小，以维持装置的效能。为了降低栅极漏电流，也使用高介电常数栅极绝缘层，其允许在较大的技术节点中所使用的一般栅极氧化物能有较大的物理厚度(physical thickness)，而维持相同的有效厚度。
然而，在CMOS制造中使用这样的元件以及工艺具有挑战性。随着栅极长度缩小，这些问题会更严重。举例来说，在“栅极最后”制造过程中，会发生控制栅极高度、层间介电质不预期的移除、以及化学机械研磨工艺不均匀(non-uniformity)的问题。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种制造半导体装置的方法，包括：提供一半导体基底；于该基底中形成一晶体管，该晶体管具有一栅极结构，其包括一虚置栅极结构；于该基底及该晶体管上形成一层间介电质；于该层间介电质上进行一第一化学机械研磨，以露出该虚置栅极结构的一顶表面；移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置栅极结构的该顶表面下方一距离；于该层间介电质及该虚置栅极结构上形成一材料层；于该材料层上进行一第二化学机械研磨，以露出该虚置栅极结构的该顶表面；移除该虚置栅极结构，借此形成一沟槽；形成一金属层以填充该沟槽；以及进行一第三化学机械研磨，其实质上停止于该层间介电质的该顶表面。
本发明也提供一种制造半导体装置的方法，包括：提供一半导体基底；于该基底上形成一栅极堆叠，该栅极堆叠包括一虚置栅极结构；于该基底及该栅极堆叠上形成一层间介电质；进行一第一化学机械研磨，使该层间介电质的一第一顶表面与该虚置栅极结构的一顶表面实质上为共平面；移除该层间介电质的一部分，其造成该层间介电质的一第二顶表面，该层间介电质的该第二顶表面与该虚置栅极结构的该顶表面实质上为非共平面；于该层间介电质及该虚置栅极结构上形成一硬掩模层；于该硬掩模层上进行一第二化学机械研磨，以露出该虚置栅极结构；从该栅极堆叠移除该虚置栅极结构，借此形成一沟槽；形成一金属层以填充该沟槽；以及进行一第三化学机械研磨，其实质上停止于该层间介电质的该第二顶表面。
本发明还提供一种制造半导体装置的方法，包括：提供一半导体基底；形成一晶体管，其具有设置于该基底上的一栅极堆叠，该栅极堆叠包括一界面层、一高介电常数介电层、一虚置多晶栅极；于该基底及该晶体管上形成一层间介电质；平坦化该层间介电质，以露出该虚置多晶栅极的一顶表面；移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置多晶栅极的该顶表面下方一距离；于该层间介电质及该虚置多晶栅极上形成一第一金属层；平坦化该第一金属层，以露出该虚置多晶栅极的该顶表面；从该栅极堆叠移除该虚置多晶栅极，借此形成一沟槽；形成一第二金属层以填充该沟槽；以及平坦化该基底，直至露出该层间介电质的该顶表面。
本发明提供了以金属材料所形成的硬掩模层，其解决了在栅极最后工艺中的问题。硬掩模层可在移除虚置多晶栅极之前形成于层间介电质上。硬掩模层可最小化栅极高度的损失，且因此在之后的化学机械研磨工艺中提供了更好的栅极高度的控制。另外，硬掩模层的金属材料提供了平坦化金属栅极的化学机械研磨更佳的均匀度。再者，本发明适合目前的CMOS技术制造流程，且是轻易的与目前的制造设备及装置技术整合。
附图说明
图1为根据本发明的各种概念，在栅极最后工艺中制造半导体装置的方法流程图。
图2A至图2F为根据一实施例的方法中的半导体装置的工艺剖面图。
上述附图中的附图标记说明如下：
200～半导体装置；202～基底；210～栅极介电质(或栅极介电层)；211～阻挡层；212～多晶硅层(或多晶层)；220～栅极结构(或栅极堆叠)；222～间隙壁；230～栅极介电质(或栅极介电层)；235～化学机械研磨工艺；240～距离；245～材料层；250～化学机械研磨工艺；252～沟槽；260～金属层；270～化学机械研磨工艺；275～金属栅极结构。
具体实施方式
本发明是有关于在基底上形成集成电路装置的方法，特别是有关于制造集成电路(其包括场效应晶体管(FET)装置)中的栅极结构的方法。有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及实施例说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基底之上时，其可以是直接位于其表面上或另外插入有其他中介层。
图1为在“栅极最后”工艺中制造半导体装置的方法100流程图。图2A至图2F为根据图1的方法100，在栅极最后工艺中制造半导体装置200的工艺剖面图。半导体装置200可为集成电路或集成电路中的一部分，其可包括静态随机存取存储器(static random access memory；SRAM)和/或其他逻辑电路；无源元件，例如电阻、电容、以及诱导器；以及有源元件，例如P型沟道场效应晶体管(P-channel field effect transistors；pFET)、N型沟道场效应晶体管(N-channel FET；nFET)、金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field effect transistor；MOSFET)、互补式金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极晶体管(bipolar transistor)、高压晶体管、高频晶体管、其他存储器单元、以及上述的组合。要了解在图2A至图2F中所示的半导体装置200可包括各种以CMOS工艺流程所形成的其他元件，然而为了使本发明的概念更容易的被了解，已将其简化。因此，要了解可在图1的方法100之前、期间、以及之后提供额外的工艺，且在此可以仅简单的说明某些其他的工艺。
方法100起始于步骤102，提供半导体基底。在图2A中，半导体装置200可包括基底202。在一实施例中，基底202包括结晶结构的硅基底(例如芯片)。基底202可包括各种掺杂结构，其取决于公知的设计需求(例如p型基底或n型基底)。再者，基底202可包括各种掺杂区域，例如p型阱或n型阱。在其他实施例中，基底202也可包括其他元素半导体，例如锗及钻石。或者，基底202可包括化合物半导体，例如碳化硅、砷化镓(gallium arsenide)、砷化铟(indium arsenide)、或磷化铟(indium phosphide)。再者，基底202可任选的包括外延层；可为应变的(strained)以增强效能；和/或可包括绝缘层上覆硅结构。
半导体装置200可包括隔离结构，例如形成于基底202中的浅沟槽隔离元件，以使一个或更多个装置互相隔离。浅沟槽隔离元件可包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fluoride-doped silicate glass；FSG)、和/或低介电常数材料。可在浅沟槽隔离元件的位置使用其他的隔离方法和/或元件，或将其他的隔离方法和/或元件附加在浅沟槽隔离元件。举例来说，浅沟槽隔离元件可利用下述工艺形成：利用反应性离子蚀刻(reactive ion etch；RIE)工艺于基底202中形成沟槽，然后利用沉积工艺将绝缘材料填充至沟槽中，接着进行化学机械研磨工艺。
方法100进行至步骤104，于基底上形成栅极堆叠，上述栅极堆叠包括虚置栅极结构。举例来说，栅极堆叠的形成包括形成各种材料层，并图案化上述各种材料层，以形成n型场效应晶体管(nFET)或p型场效应晶体管(pFET)装置的栅极堆叠。栅极堆叠可包括虚置栅极结构，其将在下述栅极最后工艺中移除，并以金属材料取代。
半导体装置200可包括栅极介电质210，其形成于基底上。栅极介电质210可包括界面层。界面层可包括氧化硅层(例如，以热或化学氧化工艺所形成)，其厚度介于约5埃至约10埃。栅极介电质210还可包括高介电常数材料层，其形成于界面层上。在一实施例中。高介电常数介电质包括氧化铪(hafnium oxide；HfO2)。高介电常数介电质的其他例子包括氧化硅铪(hafniumsilicon oxide；HfSiO)、氮氧化硅铪(hafnium silicon oxynitride；HfSiON)、氧化铪钽(hafnium tantalum oxide；HfTaO)、氧化铪钛(hafnium titanium oxide；HfTiO)、氧化铪锆(hafnium zirconium oxide；HfZrO)、上述的组合、和/或其他合适的材料。高介电常数介电层可通过原子层沉积法(ALD)或其他合适的方法而形成。高介电常数介电层的厚度可介于约10埃至约30埃。
在一些实施例中，可于高介电常数介电层上形成覆盖层，以调变栅极电极的有效功函数，而适当的作用为n型场效应晶体管或p型场效应晶体管装置。举例来说，覆盖层可包括Al2O3、La2O3、或其他合适的材料。在其他实施例中，可于高介电常数介电层上形成阻挡层211。阻挡层211可包括TiN、TaN、或其他合适的材料。阻挡层211可通过各种沉积技术而形成，例如原子层沉积、物理气相沉积(PVD或溅镀)、化学气相沉积、或其他合适的工艺。
半导体装置200还可包括通过化学气相沉积或其他合适的沉积工艺，而于栅极介电质210上所形成的多晶硅(或多晶)层212。举例来说，可在化学气相沉积工艺中使用硅烷(silane；SiH4)作为化学气体，以形成多晶层212。多晶层212的厚度可介于约400埃至约800埃。半导体层也可包括非晶硅(amorphous silicon)层。可于多晶层212上形成硬掩模层。硬掩模层可包括氧化硅、氮化硅、氮氧化硅、和/或其他合适的材料。硬掩模层可利用例如化学气相沉积法、物理气相沉积法或原子层沉积法的方法而形成。此外，可于硬掩模层上形成抗反射涂布(anti-reflective coating；ARC)层或底部抗反射涂布(bottom anti-reflective coating；BARC)层，以强化之后要进行的公知图案化工艺。
可于硬掩模层上形成图案化光致抗蚀剂层。图案化的光致抗蚀剂层可包括n型场效应晶体管或p型场效应晶体管装置的栅极图案。栅极图案可以光微影(photolithography)、浸润式微影(immersion lithography)、离子束刻写(ion-beam writing)、或其他合适的工艺而形成。可使用图案化的光致抗蚀剂作为掩模，通过干或湿蚀刻工艺图案化硬掩模层，并可使用图案化的硬掩模层图案化栅极结构220。栅极结构220可通过干或湿蚀刻工艺(例如，栅极蚀刻或图案化)而形成。举例来说，干蚀刻工艺可使用含氟的等离子体(例如包括CF4的蚀刻气体)。或者，蚀刻工艺可包括多个蚀刻步骤，以蚀刻各种栅极材料层。图案化的光致抗蚀剂层可通过剥离(stripping)或灰化(ashing)工艺而移除。栅极结构220可包括硬掩模层、虚置多晶层212、阻挡层211、及栅极介电层210(其包括界面层以及高介电常数介电层)。
在图案化栅极之后，要了解半导体装置200可进行在CMOS制造流程中的其他工艺，以形成公知的各种元件。举例来说，可于栅极结构220的侧壁上形成栅极或侧壁间隙壁222。间隙壁222可由氧化硅、氮化硅、氮氧化硅、碳化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低介电常数介电材料、上述的组合、和/或其他合适的材料所形成。间隙壁222可具有多层结构，举例来说，其包括一个或更多个衬垫层。衬垫层可包括介电材料，例如氧化硅、氮化硅、和/或其他合适的材料。形成间隙壁222的方法可包括沉积合适的介电材料，并各向异性的蚀刻上述材料，以形成间隙壁222轮廓。
另外，也可于基底202中形成源极/漏极区域。源极/漏极区域可包括轻掺杂源极/漏极(lightly doped source/drain；LDD)区域以及重掺杂源极/漏极区域。应要注意轻掺杂源极/漏极区域可在形成间隙壁222之前形成。源极/漏极区域可根据期望的晶体管结构(例如n型场效应晶体管或p型场效应晶体管)，通过注入p型或n型掺杂物或杂质至基底202中而形成。形成源极/漏极区域的方法可包括光微影、离子注入、扩散、和/或其他合适的工艺。此外，p型场效应晶体管装置的源极/漏极区域可包括凸起的(raised)源极/漏极区域和/或SiGe元件。举例来说，SiGe元件可通过外延工艺而形成，使得形成于基底202中的SiGe元件具有结晶态。因此，应变沟道(strained channel)可到达至p型金属氧化物半导体装置中，以提高载子迁移率并增强装置效能。
再者，可形成接触窗元件(contact feature)，例如金属硅化物，且其耦合至源极/漏极区域。接触窗元件可通过金属硅化(自对准的金属硅化)工艺而形成于源极/漏极区域上。举例来说，可形成金属材料邻接于硅结构，然后提高温度以进行退火，且造成金属材料与其下方的硅反应而形成金属硅化物，并可将未反应的金属蚀刻掉。接触窗可包括镍化硅(nickel silicide)、钴化硅(cobalt silicide)、钨化硅(tungsten silicide)、钽化硅(tantalum silicide)、钛化硅(titanium silicide)、铂化硅(platinum silicide)、铒化硅(erbium silicide)、钯化硅(palladium silicide)、或上述的组合。可于基底202以及栅极堆叠220上形成接触蚀刻停止层(contact etch stop layer；CESL)。接触蚀刻停止层可由氮化硅、氮氧化硅、和/或其他合适的材料所形成。接触蚀刻停止层的组成可根据对于半导体装置200一个或更多个额外的元件的蚀刻选择比作而选择。再者，根据所期望的晶体管结构，接触蚀刻停止层可作为拉伸接触蚀刻停止层(tensile-CESL)或压缩接触蚀刻停止层(compressive-CESL)。
方法100进行至步骤106，可于基底及栅极堆叠上形成层间介电质(inter-layer dielectric；ILD)。介电层，例如层间介电层230，其可通过化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀法、或其他合适的方法而形成于接触蚀刻停止层上。层间介电层230可包括氧化硅、氮氧化硅、或低介电常数材料。在一实施例中，层间介电层230可包括高密度等离子体介电质与高深宽比工艺所形成的介电质，其能用以填沟(gap filling)。
方法100进行至步骤108，可于层间介电质上进行第一化学机械研磨工艺，以露出虚置栅极结构的顶表面。在栅极最后工艺中，可移除虚置多晶栅极结构212，因此所形成的最终金属栅极结构能取代虚置多晶栅极结构212。因此，层间介电层230可借进行化学机械研磨工艺235，直到露出或到达虚置多晶栅极212的顶表面而平坦化。应要注意在进行化学机械研磨工艺235之后，虚置多晶栅极212的顶表面与层间介电质230的顶表面实质上可为共平面。或者，可进行化学机械研磨工艺以露出硬掩模层，且然后可进行蚀刻工艺，例如湿蚀刻浸泡(wet etch dip)，以移除硬掩模层，借此露出虚置多晶栅极212。
方法100进行至步骤110，可移除部分层间介电质，使层间介电质的顶表面位于虚置栅极结构的顶表面下方一距离。在图2B中，可对半导体装置200进行湿蚀刻工艺(例如湿蚀刻浸泡)，其选择性的移除部分层间介电层230，而未移除虚置多晶栅极212。举例来说，湿蚀刻浸泡可包括稀释氢氟酸(HF)溶液和/或其他合适的蚀刻剂溶液，其在多晶硅(虚置多晶栅极)/氧化硅(层间介电层)之间具有高选择比。层间介电层230的厚度可缩减介于约50埃至约150埃。换句话说，在进行湿蚀刻浸泡工艺后，层间介电层230的顶表面可位于虚置多晶栅极212的顶表面下方一距离240，其介于约50埃至约150埃。层间介电层230预期移除的厚度可通过精确的控制湿蚀刻浸泡工艺的蚀刻时间而达到。
方法100进行至步骤112，可于层间介电质及虚置栅极结构上形成材料层。在图2C中，材料层245可形成在层间介电质230及虚置多晶栅极212上。材料层245可由不同于层间介电层230的材料以及不同于虚置多晶栅极212的材料所形成。材料层245可用作硬掩模层，以保护其下方的层间介电层230。在一实施例中，材料层245可包括金属材料，其通过物理气相沉积、化学气相沉积、或其他合适的工艺而形成。举例来说，金属材料可包括TiN、TaN、Al、上述的组合、或其他合适的金属材料。金属材料245可相同于之后为取代虚置多晶栅极212而形成的金属栅极，上述取代工艺将于下面说明。方法100进行至步骤114，可于材料层上进行第二化学机械研磨工艺，以露出虚置栅极结构。可于材料层245上进行化学机械研磨工艺250，以平坦化并移除多余的材料层，使虚置多晶栅极212的顶表面露出。应要注意在化学机械研磨工艺250之后，虚置多晶栅极的顶表面与材料层的顶表面实质上为共平面。
方法100进行至步骤116，可从栅极堆叠移除虚置栅极结构，借此形成沟槽。在图2D中，在化学机械研磨工艺250之后，可从栅极堆叠220移除虚置栅极结构212。举例来说，多晶硅被选择性的蚀刻掉，因而移除了虚置多晶栅极212。选择性的移除虚置多晶栅极212提供了沟槽252，而沟槽252中可形成金属栅极。虚置多晶栅极212可利用湿蚀刻和/或干蚀刻工艺而移除。阻挡层211可用作蚀刻工艺中的蚀刻阻挡物。在一实施例中，湿蚀刻工艺包括暴露在含氢氧化物的溶液(例如氢氧化铵(ammonium hydroxide))、去离子水、和/或其他适合的蚀刻剂溶液中。应要注意材料层245可保护层间介电层230，并避免层间介电层230在湿蚀刻工艺中被移除。
方法100进行至步骤118，可形成金属层以填充沟槽。在图2E中，可沉积金属层260以实质上填充沟槽252。所沉积的金属层260可为任何金属材料，其适合用以形成金属栅极或金属栅极的一部分，其包括功函数(workfunction；WF)层、填充层、衬垫层、界面层、晶种层、黏合层、阻挡层等。金属层260可包括一个或更多个层膜，其包括TiN、TaN、TaC、TaSiN、WN、TiAl、TiAlN、上述的组合、和/或其他合适的材料。金属层260可通过物理气相沉积或其他合适的工艺而形成。可沉积的金属例子包括p型场效应晶体管装置的P型功函数金属(P-type work function metals；P-metals)以及n型场效应晶体管装置的N型功函数金属(N-type work function metals；N-metals)。金属层260还可包括形成于功函数金属上的填充金属层。填充金属层可包括铝、钨、或其他合适的材料。在一实施例中，填充金属可包括钛层，其用作湿润层(wetting layer)，以及铝层，其用以填充沟槽252的剩余部分。填充金属层可通过使用化学气相沉积、物理气相沉积、电镀、或其他适合的工艺而沉积。
方法100进行至步骤120，可进行第三化学机械研磨工艺，其实质上停止于层间介电质的顶表面。在图2F中，可进行化学机械研磨工艺270以平坦化半导体装置200。化学机械研磨工艺270可移除所有的材料层245以及部分金属层260，直到到达层间介电层230的顶表面。化学机械研磨工艺270提供具有金属栅极结构275的半导体装置200。已发现位于层间介电层230上的材料层245(以金属材料所形成)可提升化学机械研磨工艺270的均匀度(uniformity)，并可在栅极最后工艺中对栅极高度提供更好的控制。此外，如先前所述，材料层245可由与金属层260相同的材料所形成。在一实施例中，材料层245可由与金属层260相同的功函数金属所形成。因此，化学机械研磨工艺270可移除材料层以及部分金属层。
在一些实施例中，可进行方法100而包括额外的工艺步骤，例如沉积保护层、形成接触窗、内连线结构(例如，线(line)及介层窗(via)、金属层、以及层间介电质，其提供电性内连线至包括所形成的金属栅极的装置)。举例来说，多层内连线包括垂直内连线，例如公知的介层窗(via)或接触窗(contacts)，以及水平内连线，例如金属线。不同的内连线元件可使用不同的导电材料，其包括铜、钨、以及金属硅化物。在一实施例中，是使用镶嵌工艺(damasceneprocess)以形成与铜有关的多层内连线结构。
总之，在高介电常数金属栅极(high-k metal gate)技术中，可使用栅极最后工艺以形成金属栅极结构。然而，已发现栅极最后工艺有各种问题，例如控制栅极高度、层间介电层不期望的移除、以及化学机械研磨工艺不均匀的问题。因此，损害了装置效能及可靠度。于此所述的方法及装置提供了以金属材料所形成的硬掩模层，其解决了上述在栅极最后工艺中的问题。硬掩模层可在移除虚置多晶栅极之前形成于层间介电质上。在一些实施例中，硬掩模层可包括用以形成金属栅极的相同材料。在其他实施例中，硬掩模层可包括不同的材料。硬掩模层可最小化栅极高度的损失，且因此在之后的化学机械研磨工艺中提供了更好的栅极高度的控制。另外，硬掩模层的金属材料提供了平坦化金属栅极的化学机械研磨更佳的均匀度。再者，在此所述的方法及装置是适合目前的CMOS技术制造流程，且是轻易的与目前的制造设备及装置技术整合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰。举例来说，虽然在此所述的方法是使用“栅极最后”作说明，然而在此所述的方法也可使用于混合工艺中，于其中是在“栅极最先(gate first)”制造流程中形成一类型的金属栅极，并在“栅极最后”制造流程中形成另一类型的金属栅极。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种制造半导体装置的方法，包括：
提供一半导体基底；
于该基底中形成一晶体管，该晶体管具有一栅极结构，其包括一虚置栅极结构；
于该基底及该晶体管上形成一层间介电质；
于该层间介电质上进行一第一化学机械研磨，以露出该虚置栅极结构的一顶表面；
移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置栅极结构的该顶表面下方一距离；
于该层间介电质及该虚置栅极结构上形成一材料层；
于该材料层上进行一第二化学机械研磨，以露出该虚置栅极结构的该顶表面；
移除该虚置栅极结构，借此形成一沟槽；
形成一金属层以填充该沟槽；以及
进行一第三化学机械研磨，其实质上停止于该层间介电质的该顶表面。
2.如权利要求1所述的制造半导体装置的方法，其中该金属层包括一多金属层，其包括一功函数金属以及一填充金属。
3.如权利要求2所述的制造半导体装置的方法，其中该金属层包括该功函数金属。
4.如权利要求2所述的制造半导体装置的方法，其中该填充金属包括铝。
5.如权利要求1所述的制造半导体装置的方法，其中该虚置栅极结构包括多晶硅，且其中该层间介电质包括氧化硅。
6.如权利要求5所述的制造半导体装置的方法，其中该材料层包括一金属材料。
7.如权利要求1所述的制造半导体装置的方法，其中该栅极结构还包括形成于该基底上的一界面层、形成于该界面层上的一高介电常数介电层、以及形成于该高介电常数介电层上的一阻挡层；以及
其中该虚置栅极结构形成于该阻挡层上。
8.一种制造半导体装置的方法，包括：
提供一半导体基底；
于该基底上形成一栅极堆叠，该栅极堆叠包括一虚置栅极结构；
于该基底及该栅极堆叠上形成一层间介电质；
进行一第一化学机械研磨，使该层间介电质的一第一顶表面与该虚置栅极结构的一顶表面实质上为共平面；
移除该层间介电质的一部分，其造成该层间介电质的一第二顶表面，该层间介电质的该第二顶表面与该虚置栅极结构的该顶表面实质上为非共平面；
于该层间介电质及该虚置栅极结构上形成一硬掩模层；
于该硬掩模层上进行一第二化学机械研磨，以露出该虚置栅极结构；
从该栅极堆叠移除该虚置栅极结构，借此形成一沟槽；
形成一金属层以填充该沟槽；以及
进行一第三化学机械研磨，其实质上停止于该层间介电质的该第二顶表面。
9.如权利要求8所述的制造半导体装置的方法，其中该形成该金属层包括：
形成一功函数金属层以部分填充该沟槽；以及
于该功函数金属层上形成一填充金属层，以填充该沟槽的剩余部分。
10.如权利要求9所述的制造半导体装置的方法，其中该硬掩模层由相同于该功函数金属层的材料所形成。
11.如权利要求8所述的制造半导体装置的方法，其中该硬掩模层由不同于该金属层的材料所形成。
12.如权利要求8所述的制造半导体装置的方法，其中该层间介电质的该第二顶表面位于该虚置栅极结构的该顶表面下方约50埃至约150埃。
13.如权利要求8所述的制造半导体装置的方法，其中该虚置栅极结构包括多晶硅。
14.一种制造半导体装置的方法，包括：
提供一半导体基底；
形成一晶体管，其具有设置于该基底上的一栅极堆叠，该栅极堆叠包括一界面层、一高介电常数介电层、一虚置多晶栅极；
于该基底及该晶体管上形成一层间介电质；
平坦化该层间介电质，以露出该虚置多晶栅极的一顶表面；
移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置多晶栅极的该顶表面下方一距离；
于该层间介电质及该虚置多晶栅极上形成一第一金属层；
平坦化该第一金属层，以露出该虚置多晶栅极的该顶表面；
从该栅极堆叠移除该虚置多晶栅极，借此形成一沟槽；
形成一第二金属层以填充该沟槽；以及
平坦化该基底，直至露出该层间介电质的该顶表面。
15.如权利要求14所述的制造半导体装置的方法，其中该第一金属层及该第二金属层包括相同的金属。
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