CN103515244A - 具有降低的层间电介质层蚀刻速率的替代金属栅极处理 - Google Patents

具有降低的层间电介质层蚀刻速率的替代金属栅极处理 Download PDF

Info

Publication number
CN103515244A
CN103515244A CN201310234789.2A CN201310234789A CN103515244A CN 103515244 A CN103515244 A CN 103515244A CN 201310234789 A CN201310234789 A CN 201310234789A CN 103515244 A CN103515244 A CN 103515244A
Authority
CN
China
Prior art keywords
layer
gcib
ild
gate electrode
dummy gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310234789.2A
Other languages
English (en)
Inventor
程慷果
王俊利
黄洸汉
杨智超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103515244A publication Critical patent/CN103515244A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

本发明涉及具有降低的层间电介质层蚀刻速率的替代金属栅极处理。一种形成半导体器件结构的方法包括：在半导体衬底以及形成于该衬底上的虚设晶体管栅极结构之上形成层间电介质（ILD）层；在该ILD层的顶部中灌注浅气体团簇离子束（GCIB）层；以及从所述虚设晶体管栅极结构去除至少一层，其中所述至少一个层包括与所述ILD层相同的材料，并且其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。

Description

具有降低的层间电介质层蚀刻速率的替代金属栅极处理
技术领域
本发明总体上涉及半导体器件制造，更具体地，涉及实施具有降低的层间电介质层（ILD）蚀刻速率的替代金属栅极处理。
背景技术
场效应晶体管（FET）广泛用于电子工业中，所述电子工业用于与模拟和数字电信号相关的切换、放大、过滤及其它任务。这些场效应晶体管中最常见的是金属氧化物半导体场效应晶体管（MOSFET或MOS），其中栅极结构被加电以在下面的半导体本体的沟道区域中产生电场，该电场允许电子行经该半导体本体的源极区域和漏极区域之间的沟道。互补MOS（CMOS）已经变得在半导体工业中广泛应用，其中n型和p型（NFET和PFET）FET都用于制造逻辑和其它电路。
通常通过向沟道任一侧的半导体本体的目标区域添加掺杂剂，形成FET的源极区域和漏极区域。栅极结构形成在沟道上方，其包括位于沟道上的栅极电介质以及位于栅极电介质上的栅极导体。栅极电介质是一种绝缘体材料，其在电压施加到栅极导体时防止大的漏电流流入沟道，同时允许所施加的栅极电压以可控的方式在沟道区域内建立横向电场。传统的MOS晶体管通常包括通过在硅晶片表面上沉积或者生长二氧化硅（SiO2）或氮氧化硅而形成的栅极电介质，掺杂的多晶硅形成在SiO2上以用作栅极导体。
半导体器件制造的持续趋势包括减小电器件特征尺寸（即，缩放），以及在器件切换速度和功耗方面提高器件性能。可以通过减小器件的栅极导体下方的源极区域和漏极区域之间的距离（称为栅极或沟道长度），以及通过减小形成在半导体表面上的栅极电介质层的厚度，提高MOS晶体管性能。然而，SiO2栅极电介质的厚度能够减小的程度有着电学和物理极限。例如，薄的SiO2栅极电介质容易发生由于电子直接隧穿薄栅极电介质导致的栅极隧穿漏电流。
因此，近来缩放MOS和CMOS晶体管的努力已经关注于介电常数大于SiO2的介电常数（例如，大于约3.9）的高k电介质材料。与缩放的SiO2相比，高k电介质材料可以形成更厚的层，而仍产生相等的场效应性能。这种高k电介质材料的相关电性能经常以等效氧化物厚度（EOT）表达，这是因为高k材料层可以更厚，同时提供与SiO2的更薄的层相同的电效应。由于介电常数“k”高于二氧化硅，较厚的高k介电层可以用来减小隧穿漏电流，同时仍实现与较薄的热生长SiO2层相同的电学性能。
发明内容
一方面，一种形成半导体器件结构的方法包括：在半导体衬底以及形成于该衬底上的虚设晶体管栅极结构之上形成层间电介质（ILD）层；在该ILD层的顶部中灌注（infusing）浅气体团簇离子束（GCIB）层；以及从所述虚设晶体管栅极结构去除至少一个层，其中所述至少一个层包括与所述ILD层相同的材料，并且其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。
另一方面，一种形成场效应晶体管的方法包括：在半导体衬底之上形成虚设栅极结构，所述虚设栅极结构具有在其上布置的侧壁间隔物；在衬底中邻近所述侧壁间隔物形成源极区域和漏极区域；在半导体衬底以及形成于该衬底上的虚设栅极结构之上形成层间电介质（ILD）层；在该ILD层的顶部中灌注浅气体团簇离子束（GCIB）层；以及从所述虚设晶体管栅极结构去除至少一个层，其中所述至少一个层包括与所述ILD层相同的材料，并且其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。
附图说明
参考示例性附图，其中在若干图中相似的元件标以相似的附图标记：
图1是使用替代栅极（最后栅极）技术的高k金属栅极（HKMG）晶体管器件的一个处理阶段的横截面视图；
图2示出了层间电介质（ILD）层在图1的器件上的形成；
图3示出图2的虚设栅极叠层结构的虚设多晶硅部分以及氮化物帽层的去除；
图4示出图3的虚设栅极叠层结构的虚设栅极氧化物部分以及ILD层的一部分的去除；
图5示出了根据一个示例性实施例在虚设栅极叠层去除之前气体团簇离子束（GCIB）层在ILD层顶部的形成；
图6示出了图5的虚设栅极叠层结构的去除，留下了ILD层基本未受影响；
图7示出了为图6的器件形成替代金属栅极结构；以及
图8示出了用于执行GCIB处理的示例性处理器。
具体实施方式
就高k金属栅极(HKMG)技术而言，用于将金属栅极引入标准CMOS工艺流的两种主要方法是“首先栅极”工艺或“最后栅极”工艺。后者也称为“替代栅极”或者替代金属栅极（RMG）工艺。在首先栅极工艺中，在多晶硅栅极沉积之前完成高k电介质和金属处理。在形成源极和漏极之前与多晶硅栅极材料一起减法蚀刻金属栅极材料。
另一方面，RMG工艺架构避免了在首先栅极架构中遇到的功函数材料稳定性的问题。此处，虚设栅极结构用于自对准源极和漏极注入和退火，之后剥脱虚设栅极材料并且用高k金属栅极材料代替虚设栅极材料。尽管该工艺比首先栅极技术更复杂，但是替代栅极工艺流的优点包括使用分开的PMOS和NMOS金属，来进行功函数的最优化。此外，这两种金属不暴露于高温，简化了材料选择。另外，多晶硅栅极的去除实际上可用于增强应变技术，由此增加驱动电流。
在当前的替代金属栅极（RMG）处理中，典型地，在利用虚设栅极将源极/漏极和源极/漏极延伸限定在适当位置之后，通常使用ILD氧化物来促进虚设栅极的去除工艺。就这点而言，ILD氧化物（其是沉积的氧化物）具有高HF（氢氟酸）蚀刻速率。由于ILD氧化物的高蚀刻速率，虚设栅极叠层去除期间的某些HF处理操作（例如，虚设多晶去除之前的HF预清洗，以及去除虚设栅极氧化物的HF蚀刻）引起ILD材料的凹陷/损失，这转而导致整个晶片上最终金属栅极高度有变化。另一个问题可能是在平面化期间未去除的过剩的金属栅极填充材料，该过剩的金属栅极填充材料又可能导致器件短路。
减小沉积的氧化物的蚀刻速率的一种可能方式是通过高温退火（即，致密化退火）。然而，这种高温退火与CMOS工艺流不兼容，因为其将导致过度的掺杂剂扩散。另一种技术可以是对诸如硅的材料进行离子注入以增加SiO2的蚀刻速率。然而，此处，这种离子注入的深度难以精确控制。因此，不需要的掺杂剂原子可能到达诸如栅极叠层中的虚设多晶硅和/或甚至衬底的源极/漏极扩散区域的位置。
因此，本申请中公开的示例性实施例通过改善沉积的ILD氧化物的抗蚀刻性但是没有高温掺杂剂扩散工艺或高能离子注入工艺的副作用，解决了上述问题。更具体而言，通过低温工艺，即气体团簇离子束（GCIB）注入工艺，减小了ILD氧化物的蚀刻速率。
首先参考图1，示出了使用替代栅极（最后栅极）技术的高k金属栅极（HKMG）晶体管器件的100一个处理阶段的横截面视图。该晶体管器件100包括半导体衬底102，该半导体衬底102中形成有浅沟槽隔离（STI）区域104。半导体衬底102包括半导体材料，该半导体材料可以选自，但不限于，硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。当半导体衬底102的半导体材料是包含单晶硅的半导体材料时，该包含单晶硅的半导体材料可以选自单晶硅、单晶硅碳合金、单晶硅锗合金、以及单晶硅锗碳合金。
半导体衬底102的半导体材料可以适当地掺有p型掺杂剂原子或掺有n型掺杂剂原子。半导体衬底102的掺杂剂浓度可以为约1.0x1015原子/cm3到约1.0x1019原子/cm3，更具体地可以为约1.0x1016原子/cm3到约3.0x1018原子/cm3，当然本申请中也想到了更小或更大的掺杂剂浓度。此外，半导体衬底102可以是体衬底、绝缘体上半导体或者绝缘体上硅（SOI）衬底、混合衬底或者鳍片FET衬底。
STI区域104可以包括氧化物材料并且可以通过本领域已知的任何技术形成，例如通过图案化/蚀刻/沉积、注入等形成。图1中描绘的工艺的特定点是在虚设栅极叠层沉积、图案化、侧壁间隔物形成以及源极/漏极区域和延伸注入之后。因此，图1还示出了形成在衬底102之上的虚设栅极叠层，该虚设栅极叠层包括虚设栅极氧化物层106、虚设栅极氧化物层106上的虚设多晶硅层108以及虚设多晶硅层108上的虚设氮化物帽层110。此外，栅极侧壁间隔物112（例如氮化物）邻近虚设栅极叠层形成。
根据替代栅极工艺流，图案化的虚设栅极叠层的限定允许源极和漏极延伸区域注入，如114处所示。一旦栅极侧壁间隔物112处于合适的位置，于是也注入主要的源极和漏极延伸区域116。应当理解，除了图1的实施例中描绘的特定结构之外，源极/漏极区域116也可以具有嵌入的源极/漏极应力源（stressor）层，和/或可以包括用于应力增强、载流子迁移率和/或电阻率减小目的的升高的源极/漏极（未示出）。
图2示出了层间电介质（ILD）层118在图1的器件之上的形成。这可以包括例如，诸如SiO2的氧化物层的低温沉积。在氧化物ILD材料的沉积之后，例如通过化学机械抛光（CMP）平面化ILD层118，在虚设氮化物帽层110上停止。此时，该器件准备好进行虚设栅极去除以及HKMG形成。
现在参考图3，其示出图2的虚设栅极叠层结构的虚设多晶硅部分以及氮化物帽层的去除。此处，应用适当的蚀刻化学品以便去除氮化物和多晶硅层。尽管在图3中未具体描绘出，栅极叠层材料（包括虚设氮化物帽层）的定向（例如RIE）蚀刻也可以导致侧壁间隔物112的高度降低。一旦去除了虚设多晶硅，然后就改变蚀刻化学品以去除虚设栅极氧化物层106。然而，如图4所示，由于ILD氧化物材料118的高蚀刻速率（并且也可能由于在去除虚设多晶硅之前预清洗期间的HF暴露），虚设栅极氧化物层的去除也可能引起ILD层（现在用118'指示）的高度显著降低。图4所描绘的这种情况可能导致器件问题，例如，最终金属栅极高度变化，以及器件短路。
因此，图5示出了根据示例性实施例在虚设栅极叠层去除之前在ILD层118的顶部灌注（infuse）的气体团簇离子束（GCIB）层120的形成。在GCIB处理中，通过高能气相原子团簇的束轰击表面。当高压气体（例如，10个大气压）超音速地膨胀到真空（例如，1x10-5托）中、冷却并且然后凝聚成微弱离子化的团簇时，形成所述团簇。离子化的团簇被静电加速至非常高的速度，并且被聚焦成冲击衬底表面的密集束。与更加分散的离子注入工艺相反，团簇离子碰撞的原子几乎同时与衬底原子相互作用，取决于气体团簇是惰性的还是活性的，这产生了诸如表面平滑、孔填充、浅成坑、表面化学性质改变、薄膜沉积以及浅注入或灌注的结果。
GCIB可以包括几乎任何物种或混合物的化学束，取决于工艺的具体目标。示例性的束可以包括例如，用于膜沉积的硅（Si）、氮（N）或碳（C）、用于蚀刻的氟（F）、以及用于表面改性的氩（Ar）、N、C或氧（O）。在所描绘的实施例中，在GCIB处理中使用硅物种以形成富硅氧化物GCIB层120。该富硅氧化物GCIB层120的蚀刻速率大约是SiO2ILD层118的蚀刻速率的1/5。除了是低温（例如室温）灌注工艺之外，GCIB形成还导致具有约10nm或更小的相对浅的厚度的富硅氧化物GCIB层120。这可以与例如约40nm的总ILD层高度相比。
因此，如图6所示，一旦去除包括氮化物帽层、多晶硅层和栅极氧化物层的虚设栅极结构，更加抗蚀刻的富硅氧化物GCIB层120就允许ILD层118基本保持完整。最后，如图7所示，替代栅极工艺可以如本领域中已知的那样继续，包括形成以及平面化一个或多个高k栅极电介质层122和金属栅极层124。在一些例子中，高k电介质层122可以包括介电常数大于氮化硅的介电常数（7.5）的介电金属氧化物，并可以通过本领域中公知的方法形成，所述公知方法包括例如化学气相沉积（CVD）、ALD、分子束沉积（MBD）、脉冲激光沉积（PLD）、液态源雾化化学沉积(LSMCD)等。在一个示例性实施例中，高k介电层122的介电金属氧化物包括金属和氧，并可选地包括氮和/或硅。高k介电材料的具体例子包括但不限于：HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐以及其合金。x的每一个值独立地为0.5到3，且y的每个值独立地为从0到2。高k介电层122的厚度可以为约1nm-约10nm，更具体地，为约1.5nm-约3nm。
尽管在图7中金属栅极层124示意性地示为单层，但是该金属栅极层124可以是包括一层或多层金属材料的金属栅极材料叠层，所述金属材料例如是Al、Ta、TaN、W、WN、Ti和TiN，取决于晶体管是NFET还是PFET器件而具有适当的功函数。
在NFET器件的一个特定实施例中，金属栅极层124可以包括功函数设定金属层，该金属层被选择成设定硅导带边缘周围的功函数。这种功函数设定金属层可以包括例如，约
Figure BDA00003344102100071
到约
Figure BDA00003344102100072
厚的氮化钛以及约
Figure BDA00003344102100073
到约
Figure BDA00003344102100074
厚的氮化钽的可选的层，之后是非可选的约
Figure BDA00003344102100075
到约厚的钛铝层，它们一起构成金属栅极层106的功函数设定金属层部分。或者，代替钛铝，可以在功函数设定金属层部分中使用氮化钛铝、钽铝、氮化钽铝、铪硅合金、氮化铪或者碳化钽。
在PFET器件的一个特定实施例中，金属栅极层124可以包括功函数设定金属层，该金属层被选择成设定硅价带边缘周围的功函数。此处，这种功函数设定金属层可以包括例如，约
Figure BDA00003344102100077
到约
Figure BDA00003344102100078
厚的氮化钛以及约
Figure BDA00003344102100079
到约
Figure BDA000033441021000710
厚的氮化钽的可选的层，之后是约到约
Figure BDA000033441021000712
厚的氮化钛层以及约
Figure BDA000033441021000713
到约厚的钛铝层的非可选的层，它们一起构成金属栅极层124的功函数设定金属层部分。或者，代替氮化钛，可以在功函数设定金属层部分中使用钨、氮化钽、钌、铂、铼、铱或钯，并且代替钛铝，可以沉积氮化钛铝、钽铝、氮化钽铝、铪硅合金、氮化铪或碳化钽。不管NFET或PFET器件中使用的特定功函数设定金属层如何，金属栅极层106的剩余部分都可以包括诸如铝、掺钛的铝、钨或铜的填充金属。
最后，图8示出了用于执行如上所述的GCIB处理的示例性处理器800。处理器800被封闭在具有源室804和处理室806的真空容器802中。尽管不需要，但是有时候也希望采用差压真空泵送室808来帮助将下游区域与压力更高的上游区域隔离。通过一个或多个真空泵810将真空容器802的内部保持在真空减压下。通过馈气管814引入源气体812。通过经由具有适当形状的喷嘴818产生源气体的超声射流进入源室43而产生气体团簇816，所述源室43处于实质上降低的压力下。
由于膨胀导致的冷却使得气体凝聚成例如几个到几千个原子或分子的团簇。气体撇渣器口820用于将未转换成团簇射流的气体产物与团簇射流分开，以便使下游区域（例如电离器（ionizer）822、加速器高压电极824以及处理室806）中的压力最小化，在下游区域中这种较高的压力将是有害的。适当的源气体812包括例如氩、其它惰性气体、氧、氮、诸如二氧化碳的携氧气体以及携硅气体。在形成了团簇射流之后，团簇816在电离器822中被离子化。电离器322可以是电子轰击电离器，其从一个或多个白炽灯丝产生热电子并且加速和引导这些电子，使得它们在气体团簇射流经过电离器822时与气体团簇射流中的气体团簇816发生碰撞。电子轰击将电子从团簇中逐出，使得团簇变得被正离子化。
一组适当偏置的高压透镜电极826从电离器中提取团簇离子并且聚焦团簇离子以形成气体团簇离子束。另一组高压加速器电极824将该束加速至期望的能量，例如从1keV到几十KeV。被加速的束被引向衬底828用于进行GCIB处理。尽管在图8中未具体示出，但是可以利用质量选择器来选择具有特定质量或者在特定质量范围内的团簇。这种质量选择器例如可以是用于将单体离子或其它轻离子（例如，具有十个或更少的原子或分子的那些团簇离子）偏转离开束并且使更大质量的团簇离子通过的弱横向磁场。
由于富硅层灌注应用设想以空间均匀的结果处理大直径晶片，可以使用扫描系统830以便在大面积上均匀扫描GCIB，从而产生空间上均质的结果。就此而言，两对正交取向的静电扫描板832和834构成扫描系统830，并且使得适当的束扫描电压波形在期望的区域上产生光栅极或其它扫描图案。
尽管已经参考一个或多个优选实施例描述了本发明，但是本领域技术人员应当理解，在不脱离本发明的范围的情况下，可以进行各种变换并且等效物可以用于替代其元件。此外，在不脱离本发明的实质范围的情况下，可以进行很多修改以使特定情况或材料适应本发明的教导。因此，这意味着本发明不限于作为用于执行本发明的所想到的最佳模式被公开的特定实施例，而是本发明将包括落入所附权利要求的范围内的所有实施例。

Claims (27)

1.一种形成半导体器件结构的方法，所述方法包括：
在半导体衬底以及形成在所述衬底上的虚设晶体管栅极结构之上形成层间电介质（ILD）层；
在所述ILD层的顶部中灌注浅气体团簇离子束（GCIB）层；以及
从所述虚设晶体管栅极结构去除至少一个层，其中所述至少一个层包括与所述ILD层相同的材料，并且其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。
2.根据权利要求1所述的方法，其中所述ILD层包括氧化物层。
3.根据权利要求2所述的方法，其中所述至少一个层包括虚设栅极氧化物层。
4.根据权利要求3所述的方法，其中所述至少一个层包括所述虚设栅极氧化物层、形成于所述虚设栅极氧化物层上的虚设多晶硅层以及氮化物帽层。
5.根据权利要求4所述的方法，进一步包括：在去除所述至少一个层之后，形成替代高k电介质层以及替代金属栅极层。
6.根据权利要求1所述的方法，其中所述GCIB层在约室温下形成。
7.根据权利要求1所述的方法，其中所述GCIB的蚀刻速率约为所述ILD层的蚀刻速率的1/5。
8.根据权利要求1的方法，其中所述GCIB包括富硅氧化物。
9.根据权利要求1的方法，其中所述GCIB层具有约10纳米（nm）或更小的厚度。
10.根据权利要求9的方法，其中所述ILD层具有约40nm的厚度。
11.一种形成场效应晶体管的方法，该方法包括：
在半导体衬底之上形成虚设栅极结构，所述虚设栅极结构具有在其上上布置的侧壁间隔物；
在衬底中邻近所述侧壁间隔物形成源极区域和漏极区域；
在半导体衬底以及形成于所述衬底上的虚设栅极结构之上形成层间电介质（ILD）层；
在所述ILD层的顶部中灌注浅气体团簇离子束（GCIB）层；以及
从所述虚设晶体管栅极结构去除至少一层，其中所述至少一个层包括与所述ILD层相同的材料，并且其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。
12.根据权利要求11所述的方法，其中所述ILD层包括沉积的氧化物层。
13.根据权利要求12所述的方法，其中所述至少一个层包括虚设栅极氧化物层。
14.根据权利要求13所述的方法，其中所述至少一个层包括虚设栅极氧化物层、形成于所述虚设栅极氧化物层上的虚设多晶硅层以及氮化物帽层。
15.根据权利要求14所述的方法，进一步包括：在去除所述至少一个层之后，形成替代高k电介质层以及替代金属栅极层。
16.根据权利要求11所述的方法，其中所述GCIB层在约室温下形成。
17.根据权利要求11所述的方法，其中所述GCIB的蚀刻速率约为所述ILD层的蚀刻速率的1/5。
18.根据权利要求11的方法，其中所述GCIB包括富硅氧化物。
19.根据权利要求11的方法，其中所述GCIB层具有约10纳米（nm）或更小的厚度。
20.根据权利要求19的方法，其中所述ILD层具有约40nm的厚度。
21.一种半导体结构，包括：
布置在半导体衬底以及形成于所述衬底上的晶体管栅极结构之上的层间电介质（ILD）层；以及
在所述ILD层的顶部中灌注的浅气体团簇离子束（GCIB）层；
其中所述GCIB层与所述ILD层相比具有更慢的蚀刻速率。
22.根据权利要求21所述的结构，其中所述ILD层包括氧化物层。
23.根据权利要求22所述的结构，其中所述晶体管栅极结构包括高k电介质层和金属栅极层。
24.根据权利要求23所述的结构，其中所述GCIB的蚀刻速率约为所述ILD层的蚀刻速率的1/5。
25.根据权利要求24的结构，其中所述GCIB包括富硅氧化物。
26.根据权利要求25的结构，其中所述GCIB层具有约10纳米（nm）或更小的厚度。
27.根据权利要求26的结构，其中所述ILD层具有约40nm的厚度。
CN201310234789.2A 2012-06-15 2013-06-14 具有降低的层间电介质层蚀刻速率的替代金属栅极处理 Pending CN103515244A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/524,576 US8546209B1 (en) 2012-06-15 2012-06-15 Replacement metal gate processing with reduced interlevel dielectric layer etch rate
US13/524,576 2012-06-15
US13/527,828 US20130334580A1 (en) 2012-06-15 2012-06-20 Replacement metal gate processing with reduced interlevel dielectric layer etch rate
US13/527,828 2012-06-20

Publications (1)

Publication Number Publication Date
CN103515244A true CN103515244A (zh) 2014-01-15

Family

ID=49229823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310234789.2A Pending CN103515244A (zh) 2012-06-15 2013-06-14 具有降低的层间电介质层蚀刻速率的替代金属栅极处理

Country Status (2)

Country Link
US (2) US8546209B1 (zh)
CN (1) CN103515244A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008966A (zh) * 2013-02-21 2014-08-27 台湾积体电路制造股份有限公司 用于半导体器件的多组分电介质
CN105845627A (zh) * 2015-01-14 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN107680956A (zh) * 2016-08-02 2018-02-09 中芯国际集成电路制造(北京)有限公司 静电放电esd保护器件以及保护电路的方法
CN113539826A (zh) * 2020-04-17 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8941177B2 (en) * 2012-06-27 2015-01-27 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
CN104465984B (zh) * 2013-09-17 2017-08-25 中芯国际集成电路制造(北京)有限公司 磁性隧道结及其形成方法
CN104681428A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 晶体管结构及其形成方法
CN104733294A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102410146B1 (ko) * 2015-06-26 2022-06-16 삼성전자주식회사 반도체 장치의 제조 방법
US9570318B1 (en) 2015-07-22 2017-02-14 International Business Machines Corporation High-k and p-type work function metal first fabrication process having improved annealing process flows
CN105137518B (zh) * 2015-08-25 2017-09-12 浙江大学 一种入射角度不敏感的颜色滤光片及其制备方法
US9722076B2 (en) 2015-08-29 2017-08-01 Taiwan Semiconductor Manufacturning Co., Ltd. Method for manufacturing semiconductor device with contamination improvement
US9577102B1 (en) 2015-09-25 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming gate and finFET
CN106847694B (zh) 2015-12-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10115624B2 (en) * 2016-06-30 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
CN107845576B (zh) * 2016-09-19 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR102575420B1 (ko) 2016-10-05 2023-09-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
US10177006B2 (en) * 2016-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process for making multi-gate transistors and resulting structures
CN108875098B (zh) * 2017-05-10 2022-01-04 中国科学院微电子研究所 一种高k金属栅的化学机械研磨工艺建模方法和装置
KR102564326B1 (ko) 2018-10-29 2023-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112289681A (zh) * 2020-10-28 2021-01-29 上海华力集成电路制造有限公司 去除沟槽内非晶硅层的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007002130A2 (en) * 2005-06-22 2007-01-04 Epion Corporation Replacement gate field effect transistor with germanium or sige channel and manufacturing method for same using gas-cluster ion irradiation
CN101494202A (zh) * 2008-05-21 2009-07-29 友达光电股份有限公司 薄膜晶体管阵列基板与液晶显示面板的制作方法
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
US20110174770A1 (en) * 2010-01-15 2011-07-21 Tel Epion Inc. Method for modifying an etch rate of a material layer using energetic charged particles
CN102308356A (zh) * 2009-02-04 2012-01-04 Tel埃皮恩公司 多喷嘴气体团簇离子束系统和方法
CN102479722A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 晶体管的制作方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869394A (en) 1996-10-29 1999-02-09 Mosel Vitelic, Inc. Teos-ozone planarization process
US6331227B1 (en) 1999-12-14 2001-12-18 Epion Corporation Enhanced etching/smoothing of dielectric surfaces
US6607950B2 (en) * 2000-03-30 2003-08-19 Interuniversitair Microelektronic Centrum (Imec) MIS transistors with a metal gate and high-k dielectric and method of forming
US6646277B2 (en) 2000-12-26 2003-11-11 Epion Corporation Charging control and dosimetry system for gas cluster ion beam
WO2004044954A2 (en) 2002-11-08 2004-05-27 Epion Corporation Gcib processing of integrated circuit interconnect structures
US20040229452A1 (en) 2003-05-15 2004-11-18 Johnston Steven W. Densifying a relatively porous material
US7071122B2 (en) 2003-12-10 2006-07-04 International Business Machines Corporation Field effect transistor with etched-back gate dielectric
JP4926067B2 (ja) 2004-10-25 2012-05-09 ティーイーエル エピオン インク． ガスクラスターイオンビーム形成のためのイオナイザおよび方法
US20070184656A1 (en) * 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
US7138308B2 (en) * 2004-12-14 2006-11-21 International Business Machines Corporation Replacement gate with TERA cap
US7405152B2 (en) 2005-01-31 2008-07-29 International Business Machines Corporation Reducing wire erosion during damascene processing
US7504135B2 (en) 2005-02-03 2009-03-17 Samsung Electronics Co., Ltd Method of fabricating a manganese diffusion barrier
US7186992B2 (en) 2005-02-07 2007-03-06 Hewlett-Packard Development Company, L.P. Method of fabricating a polarizing layer on an interface
US7709345B2 (en) 2006-03-07 2010-05-04 Micron Technology, Inc. Trench isolation implantation
US7838428B2 (en) * 2006-03-23 2010-11-23 International Business Machines Corporation Method of repairing process induced dielectric damage by the use of GCIB surface treatment using gas clusters of organic molecular species
US20080076191A1 (en) 2006-09-22 2008-03-27 Texas Instruments Incorporated GCIB smoothing of the contact level to improve PZT films
US20080090402A1 (en) 2006-09-29 2008-04-17 Griselda Bonilla Densifying surface of porous dielectric layer using gas cluster ion beam
US8026135B2 (en) * 2007-08-15 2011-09-27 Texas Instruments Incorporated Formation of shallow junctions by diffusion from a dielectric doped by cluster or molecular ion beams
US8293126B2 (en) 2007-09-28 2012-10-23 Tel Epion Inc. Method and system for multi-pass correction of substrate defects
US7696495B2 (en) 2007-09-28 2010-04-13 Tel Epion Inc. Method and device for adjusting a beam property in a gas cluster ion beam system
US8298432B2 (en) 2007-09-28 2012-10-30 Tel Epion Inc. Method and system for adjusting beam dimension for high-gradient location specific processing
US7790559B2 (en) * 2008-02-27 2010-09-07 International Business Machines Corporation Semiconductor transistors having high-K gate dielectric layers and metal gate electrodes
US20090314963A1 (en) * 2008-06-24 2009-12-24 Tel Epion Inc. Method for forming trench isolation
US20100193898A1 (en) 2009-02-04 2010-08-05 Tel Epion Inc. Method for forming trench isolation using gas cluster ion beam processing
US8097860B2 (en) 2009-02-04 2012-01-17 Tel Epion Inc. Multiple nozzle gas cluster ion beam processing system and method of operating
US7968422B2 (en) 2009-02-09 2011-06-28 Tel Epion Inc. Method for forming trench isolation using a gas cluster ion beam growth process
US8226835B2 (en) 2009-03-06 2012-07-24 Tel Epion Inc. Ultra-thin film formation using gas cluster ion beam processing
US7982196B2 (en) 2009-03-31 2011-07-19 Tel Epion Inc. Method for modifying a material layer using gas cluster ion beam processing
US7985690B2 (en) * 2009-06-04 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for a gate last process
US8288271B2 (en) 2009-11-02 2012-10-16 International Business Machines Corporation Method for reworking antireflective coating over semiconductor substrate
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US8334198B2 (en) * 2011-04-12 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a plurality of gate structures
US20120326230A1 (en) * 2011-06-22 2012-12-27 International Business Machines Corporation Silicon on insulator complementary metal oxide semiconductor with an isolation formed at low temperature
US20130115773A1 (en) * 2011-11-04 2013-05-09 Globalfoundries Inc. Prevention of ILD Loss in Replacement Gate Technologies by Surface Treatmen

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007002130A2 (en) * 2005-06-22 2007-01-04 Epion Corporation Replacement gate field effect transistor with germanium or sige channel and manufacturing method for same using gas-cluster ion irradiation
CN101494202A (zh) * 2008-05-21 2009-07-29 友达光电股份有限公司 薄膜晶体管阵列基板与液晶显示面板的制作方法
CN101714508A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102308356A (zh) * 2009-02-04 2012-01-04 Tel埃皮恩公司 多喷嘴气体团簇离子束系统和方法
US20110174770A1 (en) * 2010-01-15 2011-07-21 Tel Epion Inc. Method for modifying an etch rate of a material layer using energetic charged particles
CN102479722A (zh) * 2010-11-30 2012-05-30 中芯国际集成电路制造(北京)有限公司 晶体管的制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104008966A (zh) * 2013-02-21 2014-08-27 台湾积体电路制造股份有限公司 用于半导体器件的多组分电介质
CN105845627A (zh) * 2015-01-14 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN107680956A (zh) * 2016-08-02 2018-02-09 中芯国际集成电路制造(北京)有限公司 静电放电esd保护器件以及保护电路的方法
CN107680956B (zh) * 2016-08-02 2019-12-03 中芯国际集成电路制造(北京)有限公司 静电放电esd保护器件以及保护电路的方法
US10797044B2 (en) 2016-08-02 2020-10-06 Semiconductor Manufacturing International (Beijing) Corporation Electrostatic discharge protection device and method
CN113539826A (zh) * 2020-04-17 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US8546209B1 (en) 2013-10-01
US20130334580A1 (en) 2013-12-19

Similar Documents

Publication Publication Date Title
CN103515244A (zh) 具有降低的层间电介质层蚀刻速率的替代金属栅极处理
US11848369B2 (en) Horizontal gate-all-around device nanowire air gap spacer formation
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
US9691900B2 (en) Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch
US7939392B2 (en) Method for gate height control in a gate last process
TWI476823B (zh) 半導體裝置與具有金屬閘極之半導體裝置的製造方法
US20150255557A1 (en) Semiconductor device and method for manufacturing the same
US9899270B2 (en) Methods for manufacturing semiconductor devices
US9136181B2 (en) Method for manufacturing semiconductor device
US11522065B2 (en) Gate etch back with reduced loading effect
US20120264262A1 (en) Method for forming semiconductor structure
TW201729399A (zh) 半導體結構
CN102299156A (zh) 一种半导体器件及其制造方法
CN106653852A (zh) 半导体装置
US9934975B2 (en) N-type MOSFET and method for manufacturing the same
CN102110689A (zh) 一种半导体器件及其制造方法
US11424341B2 (en) Semiconductor device
US20150048458A1 (en) Semiconductor device and manufacturing method thereof
US10056261B2 (en) P type MOSFET
CN102856377A (zh) n型半导体器件及其制造方法
US20150011069A1 (en) Method for manufacturing p-type mosfet
US11777015B2 (en) Multiple planes of transistors with different transistor architectures to enhance 3D logic and memory circuits
CN109427675B (zh) 半导体结构及其形成方法
US20150093889A1 (en) Methods for removing a native oxide layer from germanium susbtrates in the fabrication of integrated circuits
CN102842506A (zh) 一种应变半导体沟道的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140115