CN102479722A

CN102479722A - 晶体管的制作方法

Info

Publication number: CN102479722A
Application number: CN2010105683783A
Authority: CN
Inventors: 史运泽; 徐友锋; 刘焕新
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-11-30
Filing date: 2010-11-30
Publication date: 2012-05-30
Anticipated expiration: 2030-11-30
Also published as: CN102479722B

Abstract

本发明提供了一种晶体管的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成牺牲层，所述牺牲层利用沉积工艺形成；在所述牺牲层上形成伪栅极；在所述伪栅极和牺牲层两侧的半导体衬底内形成源区和漏区；形成与所述伪栅极齐平的层间介质层，所述层间介质层覆盖所述源区和漏区；去除所述伪栅极和牺牲层，在所述层间介质层内形成露出所述半导体衬底的沟槽；在所述沟槽底部形成栅介质层；在所述沟槽侧壁和底部形成高K介质层；在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽且与所述层间介质层齐平。本发明改善了晶体管的漏电流问题，提高了晶体管的性能。

Description

晶体管的制作方法

技术领域

本发明涉及半导体技术领域，特别涉及晶体管的制作方法。

背景技术

随着集成电路特征尺寸缩小至深亚微米的领域，晶体管的栅极尺寸缩小，相应地作为栅介质层的二氧化硅层的厚度也需要减小，以提高晶体管的栅极电容，防止器件出现短沟道效应。但是当栅介质层厚度逐渐缩小，栅介质层的厚度减小至3纳米以下，随之产生很多问题，例如：(1)漏电流增加；(2)杂质扩散，即栅介质层和半导体衬底之间存在杂质浓度梯度，所述杂质会从栅极中扩散到半导体衬底中或者固定在栅介质层中，最终影响器件的性能。

因此，本领域技术人员采用新的栅介质层来取代现有的栅介质层来取代现有的二氧化硅。为了保持栅介质层的电容不变，本领域技术人员采用高介电常数(高K)介质层作为新的栅介质层。所述高K介质层具有较好的热稳定性和机械强度，能够获得更小的漏电流。

现有技术利用高K介质层制作晶体管的方法请参考图1至图5。首先，请参考图1，提供半导体衬底100，所述半导体衬底100内形成有隔离结构101，所述隔离结构101用于相邻的晶体管之间的隔离。所述半导体衬底100表面还依次形成有栅介质层102、伪栅极103和位于所述栅介质层102、伪栅极103两侧的侧墙104。

然后，继续参考图1，以所述伪栅极103和侧墙104为掩膜，进行离子注入，在所述伪栅极103和侧墙104两侧的半导体衬底100内形成源区105和漏区106。

接着，请参考图2，进行化学气相沉积工艺，在所述半导体衬底100上形成与所述伪栅极103齐平的层间介质层107，所述层间介质层107的材质为氧化硅。

接着，请参考图3，进行刻蚀工艺，去除所述伪栅极103(结合图2)，形成露出所述栅介质层102的沟槽。

然后，请参考图4，在所述沟槽的侧壁和底部形成高K介质层108。

最后，请参考图5，在所述沟槽内的高K介质层上形成金属栅极109，所述金属栅极109与所述层间介质层105齐平。

在公开号为CN101661883A的中国专利申请中还可以发现更多关于现有的晶体管制作方法的信息。

在实际中发现，现有方法制作的晶体管存在漏电流，器件的性能不稳定。

发明内容

本发明解决的问题是提供了一种晶体管的制作方法，减小了晶体管的漏电流，提高了器件的性能。

为解决上述问题，本发明提供了一种晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成牺牲层，所述牺牲层利用沉积工艺形成；

在所述牺牲层上形成伪栅极；

在所述伪栅极和牺牲层两侧的半导体衬底内形成源区和漏区；

形成与所述伪栅极齐平的层间介质层，所述层间介质层覆盖所述源区和漏区；

去除所述伪栅极和牺牲层，在所述层间介质层内形成露出所述半导体衬底的沟槽；

在所述沟槽底部形成栅介质层；

在所述沟槽侧壁和底部形成高K介质层；

在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽且与所述层间介质层齐平。

可选地，所述牺牲层与所述层间介质层的刻蚀选择比为1/2～2/1。

可选地，所述牺牲层的材质为氧化硅，所述沉积工艺为原子层沉积工艺、低压化学气相沉积工艺、亚常压化学气相沉积工艺。

可选地，所述牺牲层的厚度范围为5～50埃。

可选地，所述牺牲层的去除方法为湿法刻蚀的方法。

可选地，所述湿法刻蚀的溶液采用氢氟酸与水的混合溶液进行，所述氢氟酸与水的质量比例为1/300～1/600，所述湿法刻蚀的工艺时间为30秒～5分钟。

可选地，所述栅介质层利用化学氧化工艺制作，所述化学氧化工艺的温度小于300摄氏度。

可选地，所述化学氧化工艺利用臭氧与水的混合溶液进行，其中臭氧的质量浓度范围为1～50ppm，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述化学氧化工艺的温度小于100摄氏度。

可选地，所述化学氧化工艺利用硫酸和双氧水的混合溶液进行，其中所述硫酸与双氧水的质量比例范围为3/1～7/1，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述混合溶液的温度不超过300摄氏度。

可选地，所述化学氧化工艺利用氨水、双氧水和水的混合溶液进行，其中所述水与氨水的质量比例为40/1～60/1，所述水与双氧水的质量比例为20/1～40/1，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述混合溶液的温度小于100摄氏度。

与现有技术相比，本发明具有以下优点：

本发明在半导体衬底上形成牺牲层和伪栅极，然后，在所述牺牲层和伪栅极两侧的半导体衬底内形成源区和漏区；然后形成与所述伪栅极齐平的层间介质层，所述层间介质层覆盖所述源区和漏区，接着，去除所述伪栅极和牺牲层，在所述层间介质层内形成露出所述半导体衬底的沟槽；在所述沟槽底部形成栅介质层，所述栅介质层利用氧化工艺形成；在所述沟槽侧壁和底部形成高K介质层，在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽且与所述层间介质层齐平。由于所述牺牲层在去除所述伪栅极过程中受到了刻蚀工艺的损伤，将所述牺牲层去除，重新形成栅介质层，可以改善栅介质层的质量，避免了晶体管漏电流问题的出现；

进一步优化地，由于所述牺牲层利用沉积工艺制作，其结构较为疏松，所述牺牲层与所述层间介质层的刻蚀选择比为1/2～2/1，从而在进行刻蚀工艺去除所述牺牲层时，对所述牺牲层的刻蚀速率与所述层间介质层的刻蚀速率接近，从而对所述层间介质层的刻蚀量与所述牺牲层的厚度接近，因此，控制了所述层间介质层的刻蚀量，防止所述层间介质层被过量刻蚀的情况出现，并且由于所述过量刻蚀可能会造成层间介质层的厚度不均匀，本发明控制了所述层间介质层的刻蚀量，防止了过量刻蚀造成的层间介质层的厚度不均匀的情况出现，有利于后续的工艺步骤的进行；

进一步优化地，所述栅介质层利用化学氧化工艺进行，所述化学氧化工艺的温度不超过300摄氏度，从而不会增加半导体衬底的热预算，并且化学氧化工艺利用氧气与半导体衬底的硅反应，提高了形成的栅介质层的质量。

附图说明

图1～图5是现有技术的晶体管制作方法流程示意图；

图6是本发明的晶体管制作方法流程示意图；

图7～图13是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式

现有方法制作的利用高K介质作为栅介质层的晶体管存在漏电流，器件的性能不稳定。经过发明人研究发现，造成所述晶体管漏电流的原因是由于所述栅介质层受到刻蚀工艺的损伤。具体地，结合图3，在进行刻蚀工艺去除所述伪栅极时，利用所述伪栅极(材质为多晶硅)与层间介质层(材质为氧化硅)107以及所述伪栅极与侧墙(材质为氮化硅)104具有刻蚀选择比，从而无需在层间介质层107和侧墙104上设置掩膜层，从而所述层间介质层107的表面是暴露的。但是上述刻蚀工艺损伤了所述伪栅极下方的栅介质层103，从而造成所述晶体管漏电流。

发明人考虑，如果要解决上述问题，需要在刻蚀工艺去除所述伪栅极后，进行刻蚀工艺将所述栅介质层103去除，并且重新生长栅介质层。但是由于所述层间介质层107的表面没有覆盖掩膜层而暴露，且层间介质层107的材质与所述栅介质层103的材质均为氧化硅，因此，进行刻蚀工艺去除所述栅介质层103时，对所述层间介质层107也有刻蚀作用。由于所述栅介质层103通常利用热氧化的工艺生长，其内部结构较为致密。由于所述层间介质层107为利用化学气相沉积工艺制作的氧化层，其内部结构较为疏松，从而所述刻蚀工艺对结构疏松的层间介质层107的刻蚀速率远大于对结构致密的栅介质层103的刻蚀速率，从而造成所述层间介质层107的厚度大量减小，对所述层间介质层107造成了过量刻蚀的问题。所述过量刻蚀不仅破坏所述层间介质层107的结构，并且使得所述层间介质层107的厚度不均匀，破坏半导体衬底100表面的平整度，不利于后续工艺步骤的进行。

为了解决上述问题，本发明提供一种晶体管的制作方法，请参考图6所示的本发明的晶体管制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底；

步骤S2，在所述半导体衬底上形成牺牲层，所述牺牲层利用沉积工艺形成；

步骤S3，在所述牺牲层上形成伪栅极；

步骤S4，在所述伪栅极和牺牲层两侧的半导体衬底内形成源区和漏区；

步骤S5，形成与所述伪栅极齐平的层间介质层，所述层间介质层覆盖所述源区和漏区；

步骤S6，去除所述伪栅极和牺牲层，在所述层间介质层内形成露出所述半导体衬底的沟槽；

步骤S7，在所述沟槽底部形成栅介质层；

步骤S8，在所述沟槽侧壁和底部形成高K介质层；

步骤S9，在所述高K介质层上形成金属栅极，所述金属栅极填充满所述沟槽且与所述层间介质层齐平。

下面结合具体的实施例对本发明的技术方案进行详细的说明。

为了更好的说明本发明的技术方案，请结合图7～图13所示的本发明一个实施例的晶体管制作方法剖面结构示意图。

首先，请参考图7，提供半导体衬底200，所述半导体衬底200内形成有隔离结构201，所述隔离结构201用于相邻晶体管之间的隔离。所述半导体衬底200的材质为硅、锗硅或绝缘体上硅。

所述隔离结构201可以为浅沟槽隔离结构(STI)或场氧化结构。所述浅沟槽隔离结构或场氧化结构与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。

然后，仍然参考图7，在所述半导体衬底200上形成氧化硅层211。本发明所述的氧化硅层211用于制作牺牲层，所述牺牲层用于保护半导体衬底200的表面，防止所述半导体衬底200受到刻蚀工艺的损伤(例如后续形成所述伪栅极的刻蚀工艺)，所述牺牲层最终将会被去除，并在所述牺牲层所在的位置形成栅介质层。本实施例中，所述氧化硅层211的厚度等于后续要形成的栅介质层的厚度，作为一个实施例，所述厚度等于5～50埃。由于在后续的工艺步骤中将在所述牺牲层上形成层间介质层，所述层间介质层为利用沉积工艺制作的氧化硅层。若所述氧化硅层211(后续将制作成牺牲层)利用氧化工艺形成，其结构将远比利用沉积工艺制作的层间介质层结构致密，在进行刻蚀去除所述牺牲层时，对所述结构较为疏松的层间介质层的刻蚀速率将明显快于对所述牺牲层的刻蚀速率，从而造成所述层间介质层的过量刻蚀，这不仅破坏所述层间介质层的结构，而且会造成层间介质层的厚度不均匀。

因此，作为优选的实施例，本发明利用沉积工艺制作所述氧化硅层211，从而所述氧化硅层211形成的牺牲层结构较为疏松，与所述层间介质层的致密程度相当，从而在进行去除所述牺牲层的刻蚀工艺时，对所述牺牲层和层间介质层的刻蚀速率相当，在刻蚀所述牺牲层时，对所述层间介质层的刻蚀量与所述牺牲层的厚度基本相同。由于所述牺牲层的厚度较小(5～50埃)，对所述层间介质层的厚度减小量为5～100埃，所述厚度减小量占所述层间介质层的厚度的比例较小，对所述层间介质层的厚度的影响可以忽略不计。由于对所述层间介质层和牺牲层的刻蚀速率可以忽略不计，从而避免了对所述层间介质层的刻蚀速率快、对所述牺牲层的刻蚀速率慢而造成的在所述牺牲层刻蚀完毕后，对所述层间介质层过量刻蚀的问题，也防止了由于对层间介质层过量刻蚀，使得层间介质层的厚度不均匀的问题。

作为一个实施例，制作所述氧化硅层211的沉积工艺包括原子层沉积工艺、低压化学气相沉积工艺、亚常压化学气相沉积工艺。与氧化工艺形成的牺牲层的结构致密相比，沉积工艺形成的氧化硅层211的结构疏松，从而形成的牺牲层的结构也疏松，所述牺牲层与后续将要形成的层间介质层的致密程度相当。

发明人发现，所述沉积工艺的温度不高于400摄氏度时，形成的氧化硅层211较为疏松，且能够保证所述沉积工艺的的沉积速率。

本发明对所述氧化硅层211的沉积工艺进行了优化设置，以获得结构疏松的牺牲层。

当所述氧化硅层211利用原子层沉积工艺形成时，所述原子层沉积工艺的参数设置为：温度范围为300～550摄氏度。所述原子层沉积工艺的时间范围为20秒～50分钟，采用的气体为乙酰基丁二酸二甲酯(DMAS)和O₃的混合气体。

当所述牺牲层利用低压化学气相沉积工艺制作时，所述低压化学气相沉积工艺的温度范围为500～650摄氏度，沉积工艺时的压力范围为120～800毫托，采用的气体为正硅酸乙酯正硅酸乙酯(TEOS)的气体，所述气体的流速范围为50～400sccm；

当所述氧化硅层211采用压常压化学气相沉积工艺制作时，所述低压化学气相沉积工艺的腔室的压力为20～600托，温度范围为450～600摄氏度，时间范围为5秒～5分钟。

然后，请参考图8，部分刻蚀所述氧化硅层211，形成牺牲层202，所述牺牲层202的位置与后续将要形成的栅介质层的位置相同。然后，在所述牺牲层202上形成伪栅极203，在所述伪栅极203和牺牲层202两侧制作侧墙204。

作为一个实施例，所述伪栅极203的材质为多晶硅，其可以利用化学气相沉积工艺制作。所述伪栅极203的厚度范围为500～1000埃，例如为500埃、600埃或1000埃。

作为一个实施例，所述侧墙204的材质为氮化硅。

然后，继续参考图8，在所述伪栅极203和侧墙204两侧的半导体衬底200内形成源区205和漏区206。所述源区205和漏区206通过源漏离子注入(SD implant)形成，所述源漏离子注入的方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细地说明。

接着，请参考图9，在所述半导体衬底200上形成与所述伪栅极203齐平的层间介质层207。所述层间介质层207的材质为氧化硅。所述层间介质层207可以利用沉积工艺制作。所述沉积工艺可以为原子层沉积工艺、低压化学气相沉积工艺、亚常压化学气相沉积工艺。所述沉积工艺的参数设置优选地应与形成所述牺牲层202的沉积工艺相同且工艺的的参数对应，从而使得沉积工艺形成的层间介质层207的致密程度与所述牺牲层202的致密程度接近。

然后，请参考图10，去除所述伪栅极203(结合图9)。所述伪栅极203的去除方法为湿法刻蚀或等离子体刻蚀的方法。

由于所述伪栅极203的材质为多晶硅，所述层间介质层207的材质为氧化硅，所述侧墙204的材质为氮化硅，在进行刻蚀工艺去除所述伪栅极203时，对所述刻蚀工艺的参数进行优化设置，刻蚀使得所述刻蚀工艺对所述伪栅极203与所述层间介质层207、所述伪栅极203与所述侧墙204具有较高的刻蚀选择比，从而去除所述伪栅极203时无需在所述层间介质层207和侧墙204上形成掩膜层。

所述刻蚀工艺可以为湿法刻蚀工艺或等离子体刻蚀工艺。作为一个实施例，所述湿法刻蚀利用酸性溶液进行，其中酸性溶液为氢氟酸、硝酸和醋酸的混合溶液进行，其中氢氟酸与硝酸的混恶化溶质量比例为1/1～1/20，氢氟酸与醋酸的质量比例为1/20～1/130。作为本发明的又一实施，所述湿法刻蚀利用碱性溶液进行。所述碱性溶液为氢氧化铵或氢氧化四甲基铵与水的混合溶液，所述碱性溶液中氢氧化铵或氢氧化四甲基铵的质量比例为1～70％。作为本发明的再一实施例，所述等离子体刻蚀工艺利用氟离子作为刻蚀离子，刻蚀功率范围为500～2000瓦。基于上述的湿法刻蚀或等离子体刻蚀工艺，对所述伪栅极203与所述层间介质层207的刻蚀选择比大于1/40，对所述伪栅极203与所述侧墙204的刻蚀选择比大于1/50。接着，请参考图11，去除所述牺牲层202，形成露出所述半导体衬底200的沟槽，作为一个实施例，所述牺牲层202的去除方法为湿法刻蚀的方法。

在进行刻蚀工艺去除所述牺牲层202时，由于所述层间介质层207表面没有牺牲层，从而所述刻蚀工艺对所述层间介质层207具有刻蚀作用。由于所述牺牲层202与层间介质层207的材质相同，均匀氧化硅，且两者的制作方法均为沉积工艺，因此，所述牺牲层202和层间介质层207的致密程度相当，因此，所述刻蚀工艺对所述牺牲层202和层间介质层207的刻蚀选择比接近，从而去除所述牺牲层202时，对所述层间介质层207的刻蚀速率接近，在讲所述牺牲层202刻蚀完毕时，对所述牺牲层202的刻蚀量与所述牺牲层202的厚度接近，从而防止了由于对所述牺牲层202的刻蚀速率慢、对所述层间介质层207的刻蚀速率快导致在刻蚀工艺结束时，所述层间介质层207的厚度大量减少，防止了对所述层间介质层207的过量刻蚀，避免了所述层间介质层207的厚度不均匀的问题。

发明人发现，在所述牺牲层202与所述层间介质层207的刻蚀选择比为1/2～2/1范围内，不会产生对所述层间介质层207的过量刻蚀的问题。对此，本发明对湿法刻蚀的参数进行了优化设置，以使得所述湿法刻蚀对所述牺牲层202与所述层间介质层207的刻蚀选择比为1/2～2/1。具体地，所述湿法刻蚀的溶液采用氢氟酸与水的混合溶液进行，所述氢氟酸与水的质量比例为1/300～1/600，所述湿法刻蚀的工艺时间为30秒～5分钟。

经过所述湿法刻蚀工艺，所述牺牲层202被去除，所述层间介质层207的厚度略有减小，其厚度减小量与所述牺牲层202的厚度接近(即为5～50埃)，所述层间介质层207的总厚度较大，所述厚度减小量站所述层间介质层207的比例较小，基本可以忽略不计。

然后，请参考图12，在所述沟槽的底部形成栅介质层210，所述栅介质层210位于所述半导体衬底200表面。所述栅介质层210的厚度范围为5～50埃。所述栅介质层210的材质为氧化硅，其可以利用氧化工艺制作、化学气相沉积工艺制作。但是由于氧化工艺的温度较高，因此氧化工艺可能会影响半导体衬底200的热预算，从而影响晶体管的电学参数；化学气相沉积工艺形成的氧化硅层较为疏松，且会在半导体衬底200上造成大量的悬挂键，可能引起晶体管的漏电流，

因此，作为优选的实施例，所述栅介质层利用化学氧化工艺制作。所述化学氧化工艺在低温下，将半导体衬底浸泡于化学溶液中，利用化学溶液中释放的氧气与半导体衬底200的硅反应，形成氧化硅。所述低温是指化学溶液的温度不超过300摄氏度，在上述的温度下不会对半导体衬底200的热预算有影响。由于所述化学氧化工艺利用氧气与半导体衬底200的硅反应，从而形成的氧化硅结构致密，且与半导体衬底200之间不存在悬挂键，避免引起晶体管的漏电流问题。

具体地，作为本发明的一个实施例，所述化学氧化工艺利用臭氧与水的混合溶液进行，其中臭氧的质量浓度范围为1～50ppm，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述化学氧化工艺的温度小于100摄氏度；作为本发明的又一实施例，所述化学氧化工艺利用硫酸和双氧水的混合溶液进行，其中所述硫酸与双氧水的质量比例范围为3/1～7/1，所述化学氧化工艺为将所述半导体衬底200浸泡于所述混合溶液中1～500秒，所述混合溶液的温度不超过300摄氏度；作为本发明的再一实施例，所述化学氧化工艺利用氨水、双氧水和水的混合溶液进行，其中所述水与氨水的质量比例为40/1～60/1，所述水与双氧水的质量比例为20/1～40/1，所述化学氧化工艺为将所述半导体衬底200浸泡于所述混合溶液中1～500秒，所述混合溶液的温度小于100摄氏度。

由于所述栅介质层210为在去除所述伪栅极和牺牲层后重新形成，因此所述栅介质层210的结构完整，从而有利于改善后续形成的高K介质层与栅介质层210的粘附性，减小晶体管的漏电流。

然后，请继续参考图12，在所述沟槽侧壁和栅介质层210上形成高K介质层208。所述高K介质层208与所述侧墙208相邻。所述高K介质层208的厚度范围为10～100埃。所述高K介质层208的材质可以为氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛或氧化铝等。

所述高K介质层208的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。

最后，请参考图13，在所述沟槽内的高K介质层208上形成金属栅极209，所述金属栅极209与所述层间介质层205齐平。所述金属栅极209的材质和制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做赘述。

综上，本发明的晶体管制作方法，在半导体衬底上形成牺牲层和位于所述牺牲层上方的伪栅极，然后，形成与所述牺牲层齐平的层间介质层；接着，分别去除所述伪栅极和牺牲层，在所述层间介质层内形成沟槽；然后，在所述沟槽内形成栅介质层，防止了栅介质层因为受到刻蚀工艺的破坏而引起漏电流；由于所述牺牲层利用沉积工艺制作，从而使得所述牺牲层的疏松程度与所述层间介质层的疏松程度相当，从而使得在去除所述牺牲层时，防止对所述层间介质层的过量刻蚀，防止了所述层间介质层的厚度不均匀。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种晶体管的制作方法，其特征在于，包括：

提供半导体衬底；

在所述牺牲层上形成伪栅极；

在所述沟槽底部形成栅介质层；

在所述沟槽侧壁和底部形成高K介质层；

2.如权利要求1所述的晶体管的制作方法，其特征在于，所述牺牲层与所述层间介质层的刻蚀选择比为1/2～2/1。

3.如权利要求2所述的晶体管的制作方法，其特征在于，所述牺牲层的材质为氧化硅，所述沉积工艺为原子层沉积工艺、低压化学气相沉积工艺、亚常压化学气相沉积工艺。

4.如权利要求1所述的晶体管的制作方法，其特征在于，所述牺牲层的厚度范围为5～50埃。

5.如权利要求1所述的晶体管的制作方法，其特征在于，所述牺牲层的去除方法为湿法刻蚀的方法。

6.如权利要求5所述的晶体管的制作方法，其特征在于，所述湿法刻蚀的溶液采用氢氟酸与水的混合溶液进行，所述氢氟酸与水的质量比例为1/300～1/600，所述湿法刻蚀的工艺时间为30秒～5分钟。

7.如权利要求1所述的晶体管的制作方法，其特征在于，所述栅介质层利用化学氧化工艺制作，所述化学氧化工艺的温度小于300摄氏度。

8.如权利要求7所述的晶体管的制作方法，其特征在于，所述化学氧化工艺利用臭氧与水的混合溶液进行，其中臭氧的质量浓度范围为1～50ppm，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述化学氧化工艺的温度小于100摄氏度。

9.如权利要求7所述的晶体管的制作方法，其特征在于，所述化学氧化工艺利用硫酸和双氧水的混合溶液进行，其中所述硫酸与双氧水的质量比例范围为3/1～7/1，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述混合溶液的温度不超过300摄氏度。

10.如权利要求7所述的晶体管的制作方法，其特征在于，所述化学氧化工艺利用氨水、双氧水和水的混合溶液进行，其中所述水与氨水的质量比例为40/1～60/1，所述水与双氧水的质量比例为20/1～40/1，所述化学氧化工艺为将所述半导体衬底浸泡于所述混合溶液中1～500秒，所述混合溶液的温度小于100摄氏度。