CN104253029A - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，所述晶体管的形成方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在第一区域表面形成第一伪栅结构以及位于所述第一伪栅结构两侧的第一源/漏极，在第二区域表面形成第二伪栅结构以及位于第二伪栅结构两侧的第二源/漏极；在半导体衬底表面形成介质层；去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第二凹槽；在所述第一凹槽和第二凹槽底部形成栅介质层；在所述栅介质层表面形成盖帽层，第一凹槽和第二凹槽侧壁表面的盖帽层厚度小于第一凹槽和第二凹槽底部表面的盖帽层厚度；形成填充满第一凹槽的第一栅极和填充满第二凹槽的第二栅极。所述晶体管的形成方法可以提高晶体管的阈值电压稳定性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
背景技术
随着半导体器件集成度的不断提高，技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅（gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。
现有采用后栅极工艺形成高K金属栅极晶体管的方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅结构和位于所述半导体衬底上并覆盖所述伪栅结构的层间介质层，所述伪栅结构包括位于所述半导体衬底表面的伪栅介质层和所述伪栅介质层表面的伪栅极，所述层间介质层的表面与伪栅结构表面齐平；去除所述伪栅结构后在所述层间介质层内形成凹槽；在所述凹槽内依次形成高K栅介质层和金属层，所述金属层填充满沟槽，作为晶体管的金属栅极。
为避免在形成金属栅极过程中对高K栅介质层造成损伤，现有技术一般会在高K栅介质层表面先形成盖帽层，然后在所述盖帽层表面形成金属栅极。但是所述盖帽层往往会对晶体管的阈值电压造成影响，使所述晶体管的阈值电压不准确。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，提高晶体管的阈值电压的准确性。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域表面形成第一伪栅结构以及位于所述第一伪栅结构两侧的第一区域内的第一源/漏极，在所述第二区域表面形成第二伪栅结构以及位于所述第二伪栅结构两侧的第二区域内的第二源/漏极；在所述半导体衬底表面形成介质层，所述介质层覆盖第一伪栅结构和第二伪栅结构；去除所述第一伪栅结构和第二伪栅结构，在所述第一区域表面形成第一凹槽，在所述第二区域表面形成第二凹槽；在所述第一凹槽和第二凹槽底部形成栅介质层；在所述栅介质层表面形成盖帽层，所述盖帽层覆盖第一凹槽和第二凹槽的侧壁和底部表面，并且第一凹槽和第二凹槽侧壁表面的盖帽层厚度小于第一凹槽和第二凹槽底部表面的盖帽层厚度；在所述的盖帽层上方形成填充满第一凹槽的第一栅极和填充满第二凹槽的第二栅极。
可选的，所述盖帽层的材料为TiN。
可选的，所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度为第一凹槽和第二凹槽底部表面的盖帽层厚度的20%～80%。
可选的，所述盖帽层的形成方法包括：采用原子层沉积工艺形成第一子盖帽层，所述第一子盖帽层覆盖所述第一凹槽的侧壁和底部表面、以及第二凹槽的侧壁和底部表面；采用射频物理气相沉积工艺在所述第一子盖帽层表面形成第二子盖帽层，所述第二子盖帽层沿第一凹槽和第二凹槽侧壁方向的厚度小于所述第二子盖帽层沿第一凹槽和第二凹槽底面方向的厚度。
可选的，所述第一子盖帽层的材料为TiN，所述原子层沉积工艺的温度为200℃～400℃，采用反应气体包括：含钛的第一前驱气体，所述含钛的前驱气体包括Ti[N(C2H5CH3)]4、Ti[N(CH3)2]4或Ti[N(C2H5)2]4中的一种或几种；第二前驱气体，所述第二前驱气体包括NH3、CO或H2O中的一种或几种。
20.可选的，所述第二子盖帽层的材料为TiN，所述射频物理气相沉积工艺。
可选的，所述射频物理气相沉积（RFPVD）工艺采用Ti靶，在反应腔内通入Ar和N2，其中Ar的流速为100sccm～1000sccm，所述N2的流速为50sccm～500sccm，射频功率为30W～500W，工作压强为3E-4Pa～4E-4Pa，温度为20℃～300℃。
可选的，所述第一子盖帽层的厚度为所述盖帽层最大厚度的20%～80%，所述第二子盖帽层沿第一凹槽和第二凹槽底面方向的厚度为盖帽层最大厚度的80%～20%。
可选的，所述原子层沉积工艺和射频物理气相沉积工艺为原位沉积工艺。
可选的，还包括在所述第一凹槽和第二凹槽底部形成栅介质层之前，在所述第一凹槽和第二凹槽底部的半导体衬底表面形成界面层。
可选的，所述界面层的材料为氧化硅。
可选的，形成所述第一栅极和第二栅极之前，在所述盖帽层表面形成阻挡层。
可选的，所述阻挡层的材料为TaN。
可选的，还包括：形成所述第一栅极和第二栅极之前，在所述第一凹槽和第二凹槽内的阻挡层表面形成PMOS功函数层，去除所述第一凹槽内的PMOS功函数层，在所述第一凹槽内的阻挡层表面和第二凹槽内的PMOS功函数层表面形成NMOS功函数层。
可选的，所述PMOS功函数层的材料为TiN。
可选的，所述NMOS功函数层的材料为TiC。
可选的，所述第一伪栅结构包括第一伪栅极和第一伪栅介质层，所述第二伪栅结构包括第二伪栅极和第二伪栅介质层。
可选的，去除所述第一伪栅结构和第二伪栅结构的方法包括：采用干法刻蚀工艺去除部分厚度的第一伪栅极和第二伪栅极，再采用湿法刻蚀工艺去除剩余的第一伪栅极和第二伪栅极；采用干法刻蚀工艺去除部分厚度的第一伪栅介质层和第二伪栅介质层，再采用湿法刻蚀工艺去除剩余的第一伪栅介质层和第二伪栅介质层。
可选的，所述第一栅极的材料为Ti、TiW、W或Al，所述第二栅极的材料为Ti、TiW、W或Al。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在所述栅介质层的表面形成盖帽层，以保护所述栅介质层在后续工艺中不受损伤。所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度小于第一凹槽和第二凹槽底部表面的盖帽层厚度，在位于第一凹槽和第二凹槽底部的栅介质层表面的盖帽层厚度满足保护栅介质层要求的情况下，所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度较低，可以降低所述盖帽层对晶体管的功函数造成的影响，从而提高所述晶体管的阈值电压的准确性。
进一步的，本发明的技术方案形成所述盖帽层的方法包括：采用原子层沉积工艺形成第一子盖帽层，所述第一子盖帽层覆盖所述第一凹槽的侧壁和底部表面、以及第二凹槽的侧壁和底部表面；采用射频物理气相沉积工艺在所述第一子盖帽层表面形成第二子盖帽层，所述第二子盖帽层沿第一凹槽和第二凹槽侧壁方向的厚度小于所述第二子盖帽层沿第一凹槽和第二凹槽底面方向的厚度。采用原子层沉积工艺，可以降低沉积过程对栅介质层的损伤，并且比较容易控制所述第一子盖帽层的厚度；采用射频物理气相沉积工艺形成第二子盖帽层，所述射频物理气相沉积具有较高的方向性，所述第二子盖帽层主要形成在第一凹槽和第二凹槽的底部的第一子盖帽层表面，在所述第一凹槽和第二凹槽侧壁表面不会形成或仅能形成较低厚度的子盖帽层，从而可以降低位于第一凹槽和第二凹槽侧壁表面的子盖帽层厚度，从而降低所述盖帽层对晶体管的功函数的影响。
进一步的，形成所述盖帽层采用的原子层沉积工艺和射频物理气相沉积工艺为原位沉积工艺，所述第一子盖帽层和第二子盖帽层在同一反应腔内形成。在改变工艺的过程中，所述盖帽层脱离真空环境会被氧化而导致功函数发生变化，采用原位沉积工艺可以避免所述盖帽层被氧化，从而提高所述晶体管的阈值电压准确性。
附图说明
图1至图13是本发明的实施例的所述晶体管形成过程的示意图。
具体实施方式
如背景技术中所述，现有技术中采用后栅工艺形成的NMOS晶体管的阈值电压不准确，从而会影响集成电路的性能。
发明人发现，现有工艺在形成金属栅极的过程中，一般采用溅射等物理气相沉积工艺，所述物理气相沉积工艺中，栅极材料以等离子体形式沉积到基底上形成金属栅极。在形成所述金属栅极的过程中，所述等离子体会对栅介质层造成损伤，从而需要在所述栅介质层表面形成盖帽层，所述盖帽层可以在形成金属栅极的过程中保护栅介质层。
发明人进一步发现，现有技术中，所述盖帽层的材料一般选择硬度较大的TiN。而所述TiN会对晶体管的栅极功函数造成一定影响，从而影响晶体管的阈值电压。现有技术中形成的盖帽层，不仅会覆盖高K栅介质层的表面，还覆盖凹槽的侧壁，所述盖帽层的厚度较大，对晶体管的栅极功函数影响较大，特别是会造成NMOS晶管的阈值电压偏高。
本发明的技术方案，提出一种晶体管的形成方法，通过原子层沉积和射频物理气相沉积工艺形成所述盖帽层，可以降低所述盖帽层对晶体管阈值电压的影响。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域10和第二区域20。
所述半导体衬底100可以是硅或者绝缘体上硅（SOI），所述半导体衬底100也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施中所述半导体衬底100的材料为硅。所述第一区域10和第二区域20上后续分别形成NMOS晶体管和PMOS晶体管。
所述半导体衬底100内还形成有浅沟槽隔离结构。形成所述浅沟槽隔离结构包括位于沟槽表面的垫氧化层101和位于所述垫氧化层101表面，填充满沟道的隔离层102。
本实施例中，所述第一区域10和第二区域20之间通过浅沟槽隔离结构隔离。
请参考图2，在所述第一区域10表面形成第一伪栅结构以及位于所述第一伪栅结构两侧的第一区域10内的第一源/漏极401，在所述第二区域20表面形成第二伪栅结构以及位于所述第二伪栅结构两侧的第二区域20内的第二源/漏极402，所述第一伪栅结构包括第一伪栅介质层201和第一伪栅极301，所述第二伪栅结构包括第二伪栅介质层202和第二伪栅极302。
所述第一伪栅介质层201和第二伪栅介质层202的材料为氧化硅或氮氧化硅，所述第一伪栅极301和第二伪栅极302的材料为多晶硅。
形成所述第一伪栅极301和第二伪栅极302的方法包括：在所述半导体衬底100表面依次形成伪栅介质材料层和伪栅极材料层，在所述伪栅极材料层表面形成图形化掩膜层，所述图形化掩膜层定义所述第一伪栅结构和第二伪栅结构的位置，以所述图形化掩膜层为掩膜刻蚀所述伪栅极材料层和伪栅介质材料层形成所述第一伪栅介质层201、第一伪栅极301和第二伪栅介质层202和第二伪栅极302。本实施例中，还在所述第一伪栅结构和第二伪栅结构两侧形成侧墙303。
在本实施例中，以所述第一伪栅结构及其两侧的侧墙303为掩膜，对所述第一伪栅结构两侧的半导体衬底100的第一区域10内进行N型离子注入，并进行退火处理，形成第一源/漏极401；以所述第二伪栅结构及其两侧的侧墙303为掩膜，对所述第二栅极结构两侧的半导体衬底100的第二区域20进行P型离子注入，并进行退火处理，形成第二源/漏极402。后续在所述第一区域10上形成N型晶体管，在所述第二区域20上形成P型晶体管。
在其他实施例中，也可以在形成所述侧墙303之前，在第一伪栅极和第二伪栅极两侧的半导体衬底内进行轻掺杂离子注入，在形成所述侧墙303后，再在半导体衬底内进行重掺杂离子注入，形成所述第一源/漏极401和第二源/漏极402，所述轻掺杂离子注入工艺可以降低晶体管的热载流子注入效应和短沟道效应。
请参考图3，在所述半导体衬底100表面形成阻挡层600和位于所述阻挡层600表面的介质层700，以所述第一伪栅极301和第二伪栅极302为停止层，对所述介质层700进行平坦化。
所述阻挡层600的材料为氮化硅，采用化学气相沉积工艺形成所述阻挡层303，所述阻挡层600覆盖半导体衬底100及侧墙303，所述阻挡层600作为后续刻蚀形成第一源/漏极和第二源/漏极表面的通孔时的阻挡层。
在本发明的其他实施例中，可以分别形成所述第一区域上方和第二区域上方的阻挡层。所述阻挡层还可以具有应力，所述阻挡层下方的晶体管为NMOS晶体管时，所述阻挡层具有拉伸应力，所述阻挡层下方的晶体管为PMOS晶体管时，所述阻挡层具有压缩应力。
所述层间介质层700的材料为氧化硅、掺磷氧化硅、掺硼氧化硅等介质材料，也可以为低K介质材料或超低K介质材料，例如无定形碳、含硅气凝胶等。可以采用化学气相沉积工艺形成所述层间介质层700。后续可以在所述层间介质层700内形成连接晶体管源/漏极的插塞。所述阻挡层600可以防止在刻蚀形成所述插塞的通孔时对半导体衬底造成损伤。
在本发明的其他实施例中，也可以直接在所述半导体衬底100表面形成所述介质层700。
请参考图4，去除所述第一伪栅结构和第二伪栅结构，在所述第一区域10表面形成第一凹槽701，在所述第二区域20表面形成第二凹槽702。
具体的去除所述第一伪栅结构和第二伪栅结构的方法包括：去除所述第一伪栅极301、第二伪栅极302（请参考图3），然后去除所述第一伪栅介质层201和第二伪栅介质层202（请参考图3）。
本发明的一个实施例中，采用湿法刻蚀工艺去除所述第一伪栅极301和第二伪栅极302（请参考图3）。选择具有较高选择比的四甲基氢氧化氨(TMAH)溶液作为刻蚀剂，所述TMAH溶液的体积浓度为10%～30%。在本发明的其他实施例中，所述刻蚀溶液可以是KOH溶液。
在本发明的另一个实施例中，也可以采用干法刻蚀工艺去除所述第一伪栅极301和第二伪栅极302（请参考图3）。干法刻蚀工艺具有较高的方向性，对侧墙303的损伤较小，有助于提高第一凹槽701和第二凹槽702的侧壁的平整性，提高后续在所述第一凹槽701和第二凹槽702内形成的第一栅极和第二栅极的质量。但是，由于所述第一凹槽701和第二凹槽的尺寸较小，采用干法刻蚀工艺会在第一伪栅极301和第二伪栅极302的底部拐角处存在残留的伪栅极材料。
本实施例中，采用干法和湿法混合工艺刻蚀去除所述第一栅极301和第二伪栅极302。具体的，首先采用干法刻蚀工艺去除第一栅极301和第二伪栅极302厚度的70%～80%，然后再采用湿法刻蚀工艺去除剩余的栅极材料。采用干法刻蚀工艺去除大部分的第一栅极301和第二伪栅极302，可以降低后续采用湿法刻蚀的量，降低所述湿法刻蚀对侧壁的损伤。后续再采用湿法刻蚀工艺，去除剩余的伪栅极材料，可以确保所述伪栅极材料被去除干净。
本实施例中，湿法刻蚀采用四甲基氢氧化氨(TMAH)溶液作为刻蚀溶液，干法刻蚀工艺采用HBr、Cl2和O2的混合气体作为刻蚀气体，其中，HBr的流速为10sccm～1000sccm，Cl2的流速为10sccm～1000sccm，O2的流速为10sccm～500sccm。
本实施例中，去除所述第一伪栅介质层201和第二伪栅介质层202的方法包括：首先采用干法刻蚀工艺去除部分厚度的第一伪栅介质层201和第二伪栅介质层202（请参考图3）。具体的，采用干法刻蚀工艺去除所述第一伪栅介质层201和第二伪栅介质层202厚度的70%～90%，例如可以是所述第一伪栅介质层201和第二伪栅介质层202厚度的75%、80%或85%。
采用干法刻蚀工艺具有较强的方向性，可以降低对第一凹槽701和第二凹槽702侧壁的损伤。所述干法刻蚀工艺采用的刻蚀气体为CF4、CHF3、C2F6中的一种或几种气体。本实施例中，采用的刻蚀气体为CF4，缓冲气体为He，压强为20mTorr～200mTorr，其中CF4的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。
采用湿法刻蚀工艺去除所述剩余的部分第一伪栅介质层201和第二伪栅介质层202。所述湿法刻蚀工艺选择的刻蚀溶液为HF溶液或氟化铵缓冲的稀氢氟酸溶液。
由于湿法刻蚀工艺对伪栅介质层201a和半导体衬底100之间具有较高的刻蚀选择性，所以在采用湿法刻蚀工艺去除所述剩余的第一伪栅介质层201和第二伪栅介质层202的过程中，对半导体衬底的损伤较小。又由于在采用湿法刻蚀工艺去除所述伪栅介质层之前采用干法刻蚀工艺去除了大部分厚度的第一伪栅介质层201和第二伪栅介质层202，所以所述湿法刻蚀去除剩余第一伪栅介质层201和第二伪栅介质层202的过程较短，介质层700的损失较小、对侧墙303的损伤也较小。
在本发明的其他实施例中，也可以单独采用干法刻蚀或湿法刻蚀工艺去除所述第一伪栅介质层201和第二伪栅介质层202。
请参考图5，在所述第一凹槽701和第二凹槽702底部的半导体衬底100表面形成界面层501。
所述界面层501的材料为氧化硅。形成所述界面层501可以避免后续形成的栅介质层与半导体衬底100表面直接接触而产生晶格失配，减少栅介质层中的缺陷，使的所述栅介质层在界面层203表面生长的质量更好，从而可以提高后续形成的晶体管的质量。形成所述界面层501还可以同时减少晶体管的漏电流。
本发明的实施例中，可以采用热氧化或湿法氧化工艺在所述第一凹槽701和第二凹槽702底部形成界面层501。
在本发明的其他实施例中，也可以通过化学气相沉积或原子层沉积工艺，在所述凹槽底部和侧壁表面形成所述界面层。所述界面层可以修复半导体衬底100和侧墙303表面的缺陷，提高后续形成的栅介质层的质量。
请参考图6，在所述界面层501表面形成栅介质层502。
采用化学气相沉积或原子层沉积工艺形成所述栅介质层502，所述栅介质层502的材料为HfO2、La2O3、HfSiON、ZrO2、Al2O3、HfSiO4、HfAlO2中的一种或多种材料。
请参考图7，在所述栅介质层502表面形成第一子盖帽层503a。
所述第一子盖帽层503a的材料为硬度较大的金属材料，可以在后续工艺中保护所述栅介质层502。所述第一子盖帽层503a的材料为TiN。
本实施例中，采用原子层沉积工艺形成所述第一子盖帽层503a。所述原子层沉积工艺的温度为200℃～400℃，采用反应气体包括：含Ti的第一前驱气体，所述含Ti的第一前驱气体包括Ti[N(C2H5CH3)]4、Ti[N(CH3)2]4或Ti[N(C2H5)2]4中的一种或几种；第二前驱气体，所述第二前驱气体包括NH3、CO或H2O中的一种或几种。所述第一子盖帽层503a的厚度为0.5nm～2nm。
采用原子层沉积工艺，可以降低沉积过程对所述栅介质层502的损伤。并且比较容易控制所述第一子盖帽层503a的厚度。采用上述原子层沉积工艺形成的第一子盖帽层503a均匀覆盖所述第一凹槽701和第二凹槽702a的内壁表面。
本实施例中，所述第一子盖帽层503a的厚度为后续最终形成的盖帽层最大厚度的20%～80%。
请参考图8，在所述第一子盖帽层503a表面形成第二子盖帽层503b。
所述第二子盖帽层503b的材料为TiN，所述第二子盖帽层503b的厚度为0.5nm～2nm。所述第二子盖帽层503b采用射频物理气相沉积（RFPVD）工艺形成。
所述射频物理气相沉积（RFPVD）采用Ti靶，在反应腔内通入Ar和N2，其中Ar的流速为100sccm～1000sccm，所述N2的流速为50sccm～500sccm，射频功率为30W～500W，工作压强为3E-4Pa～4E-4Pa，温度为20℃～300℃。
所述射频物理气相沉积具有较高的方向性，在所述第一凹槽701和第二凹槽侧壁702表面不会形成或仅能形成较低厚度的TiN。本实施例中，仅在所述第一凹槽701和第二凹槽702底部的第一子盖帽层503a表面形成第二子盖帽层503b。所述第一子盖帽层503a和第二子盖帽层503b整体作为所述栅介质层502表面的盖帽层。所述第二子盖帽层503b位于第一凹槽701和第二凹槽702底部的厚度为所述盖帽层最大厚度的80%～20%。
所述盖帽层位于第一凹槽701侧壁表面的厚度小于所述盖帽层位于第一凹槽701底部表面的厚度，所述盖帽层位于第二凹槽702侧壁表面的厚度低于第二凹槽702底部表面的厚度。
现有技术采用原子层工艺形成所述盖帽层，由于原子层沉积在各个方向上的厚度都比较均匀，所以，形成的盖帽层位于第一凹槽和第二凹槽侧壁表面部分的厚度较大，对晶体管的功函数有较大的影响。
本实施例中，首先采用原子层沉积工艺在栅介质层表面形成厚度较薄的第一子盖帽层503a，降低沉积过程对所述栅介质层502的损伤，然后采用射频物理气相沉积在所述第一子盖帽层503a上形成第二子盖帽层503b，使得位于所述栅介质层502表面的第一子盖帽层503a和第二子盖帽层503b的总厚度满足盖帽层厚度的要求，在后续形成金属栅极的过程中能够保护所述栅介质层502，并且所述盖帽层位于第一凹槽701和第二凹槽702侧壁表面部分厚度较小，从而使所述盖帽层对晶体管的功函数影响降低，提高所述晶体管阈值电压的准确性。
在本实施例中，所述形成第一子盖帽层503a的原子层沉积工艺和形成所述第二子盖帽层503b的第二子盖帽层503b的射频物理气相沉积工艺为原位沉积工艺。所述原子层沉积工艺和射频物理气相沉积工艺在同一个反应腔内进行，在工艺变化过程中不需要将所述半导体衬底拿出来，从而可以避免所述盖帽层与空气接触而产生氧化。所述盖帽层被氧化会改变所述盖帽层的功函数，从而影响晶体管的阈值电压。并且所述被氧化的盖帽层中的氧原子会扩散进入后续形成的第一栅极和第二栅极中，与金属结合，阻碍第一栅极和第二栅极中金属原子的扩散，造成所述第一栅极和第二栅极功函数的改变，从而使晶体管的阈值电压不准确。所以本实施例中，采用原位的原子层沉积和射频物理气相沉积工艺形成所述盖帽层，可以提高所述晶体管的阈值电压的准确性。
请参考图9，在所述盖帽层表面形成阻挡层504。
所述阻挡层504的材料为TaN、Ta等材料。所述阻挡层504作为后续工艺中的刻蚀工艺的阻挡层。
本实施例中，所述阻挡层504的材料为TaN，厚度为1nm～5nm，形成工艺为原子层沉积工艺。在本发明的其他实施例中，还可以采用其他化学气相沉积或物理气相沉积工艺。本实施例中，采用原子层沉积工艺，一方面可以更准确的控制所述阻挡层504的厚度，并且可以避免对所述盖帽层、栅介质层502造成损伤。
请参考图10，在所述阻挡层表面形成PMOS功函数层505。
所述PMOS功函数层505的材料具有较高的功函数。本实施例中，所述PMOS功函数层505的材料为TiN，形成所述PMOS功函数层505的工艺为射频物理气相沉积工艺。所述射频物理气相沉积工艺具有较高方向性，主要在所述第一凹槽701和第二凹槽702底部的阻挡层表面形成所述PMOS功函数层，避免在第一凹槽701的侧壁表面形成所述PMOS功函数层，从而后续去除所述第一凹槽内的PMOS功函数层时可以避免在第一凹槽的侧壁残留部分PMOS功函数层而导致第一区域形成的NMOS晶体管的阈值电压不准确。
在本发明的其他实施例中，所述PMOS功函数层还可以采用其他本领域常用的用于调节PMOS功函数的材料。
所述PMOS功函数层505用于调节所述第二区域表面形成的PMOS晶体管的功函数。
请参考图11，在所述半导体第二区域20上方形成填充满所述第二凹槽702并覆盖部分阻挡层504的掩膜层510，去除所述第一凹槽701内的PMOS功函数层505（请参考图10）。
所述掩膜层510的材料可以是氮化硅、氧化硅等掩膜材料。本实施例中，所述掩膜层510的材料为光刻胶。所述掩膜层510覆盖第一区域20上方，可以保护后续工艺中，所述第一区域的PMOS功函数层不受损伤。
后续采用刻蚀工艺去除所述第一凹槽701内的PMOS功函数层。去除所述第一区域的PMOS功函数层，可以避免所述PMOS功函数层影响在第一区域形成的NMOS晶体管的阈值电压。
请参考图12，去除所述掩膜层510（请参考图11），在所述第一凹槽701内的阻挡层504表面和第二凹槽702内的PMOS功函数层505表面形成NMOS功函数层506。
所述NMOS功函数层506的材料的功函数小于PMOS功函数层505的材料的功函数。本实施例中，所述NMOS功函数层506的材料为TiC。在本发明的其他实施例中，所述NMOS功函数层还可以采用其他本领域常用的用于调节NMOS功函数的材料。
本实施例中，采用原子层沉积工艺形成所述NMOS功函数层506，所述NMOS功函数层506还覆盖其他位置的阻挡层504的表面。
在本发明的其他实施例中，还可以采用射频等离子体物理气相沉积等其他工艺形成所述NMOS功函数层506。
请参考图13，形成填充满所述第一凹槽701和第二凹槽702的第一栅极801和第二栅极802。
所述第一栅极801和第二栅极802的材料为Ti、TiW、W或Al等金属材料。本实施例中，所述第一栅极801和第二栅极802的材料为Al。
具体的，形成所述第一栅极801和第二栅极802的方法包括：采用物理气相沉积或化学气相沉积工艺，在所述NMOS功函数层506表面形成栅极材料层，以所述介质层700为研磨停止层，进行化学机械掩膜，去除位于介质层700表面的部分第一子盖帽层503a、部分阻挡层504、部分NMOS功函数层506以及部分栅极材料层，形成所述第一栅极801和第二栅极802。
本实施例中，采用原子层沉积工艺形成第一子盖帽层，采用射频物理气相沉积工艺形成第二子盖帽层，所述第一子盖帽层和第二子盖帽层作为晶体管的栅介质层栅极结构表面的盖帽层所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度小于第一凹槽和第二凹槽底部表面的盖帽层厚度，在位于第一凹槽和第二凹槽底部的栅介质层表面的盖帽层厚度满足保护栅介质层要求的情况下，所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度较低，可以降低所述盖帽层对晶体管的功函数造成的影响，从而提高所述晶体管的阈值电压的准确性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述第一区域表面形成第一伪栅结构以及位于所述第一伪栅结构两侧的第一区域内的第一源/漏极，在所述第二区域表面形成第二伪栅结构以及位于所述第二伪栅结构两侧的第二区域内的第二源/漏极；
在所述半导体衬底表面形成介质层，所述介质层覆盖第一伪栅结构和第二伪栅结构；
去除所述第一伪栅结构和第二伪栅结构，在所述第一区域表面形成第一凹槽，在所述第二区域表面形成第二凹槽；
在所述第一凹槽和第二凹槽底部形成栅介质层；
在所述栅介质层表面形成盖帽层，所述盖帽层覆盖第一凹槽和第二凹槽的侧壁和底部表面，并且第一凹槽和第二凹槽侧壁表面的盖帽层厚度小于第一凹槽和第二凹槽底部表面的盖帽层厚度；
在所述的盖帽层上方形成填充满第一凹槽的第一栅极和填充满第二凹槽的第二栅极。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述盖帽层的材料为TiN。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一凹槽和第二凹槽侧壁表面的盖帽层厚度为第一凹槽和第二凹槽底部表面的盖帽层厚度的20%～80%。
4.根据权利要求3所述的晶体管的形成方法，其特征在于，所述盖帽层的形成方法包括：采用原子层沉积工艺形成第一子盖帽层，所述第一子盖帽层覆盖所述第一凹槽的侧壁和底部表面、以及第二凹槽的侧壁和底部表面；采用射频物理气相沉积工艺在所述第一子盖帽层表面形成第二子盖帽层，所述第二子盖帽层沿第一凹槽和第二凹槽侧壁方向的厚度小于所述第二子盖帽层沿第一凹槽和第二凹槽底面方向的厚度。
5.根据权利要求4所述的晶体管的形成方法，其特征在于，所述第一子盖帽层的材料为TiN，所述原子层沉积工艺的温度为200℃～400℃，采用反应气体包括：含钛的第一前驱气体，所述含钛的前驱气体包括Ti[N(C2H5CH3)]4、Ti[N(CH3)2]4或Ti[N(C2H5)2]4中的一种或几种；第二前驱气体，所述第二前驱气体包括NH3、CO或H2O中的一种或几种。
6.根据权利要求4所述的晶体管的形成方法，其特征在于，所述第二子盖帽层的材料为TiN。
7.根据权利要求6所述的晶体管的形成方法，其特征在于，所述射频物理气相沉积（RFPVD）工艺采用Ti靶，在反应腔内通入Ar和N2，其中Ar的流速为100sccm～1000sccm，所述N2的流速为50sccm～500sccm，射频功率为30W～500W，工作压强为3E-4Pa～4E-4Pa，温度为20℃～300℃。
8.根据权利要求4所述的晶体管的形成方法，其特征在于，所述第一子盖帽层的厚度为所述盖帽层最大厚度的20%～80%，所述第二子盖帽层沿第一凹槽和第二凹槽底面方向的厚度为盖帽层最大厚度的80%～20%。
9.根据权利要求4所述的晶体管的形成方法，其特征在于，所述原子层沉积工艺和射频物理气相沉积工艺为原位沉积工艺。
10.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括在所述第一凹槽和第二凹槽底部形成栅介质层之前，在所述第一凹槽和第二凹槽底部的半导体衬底表面形成界面层。
11.根据权利要求10所述的晶体管的形成方法，其特征在于，所述界面层的材料为氧化硅。
12.根据权利要求1所述的晶体管的形成方法，其特征在于，形成所述第一栅极和第二栅极之前，在所述盖帽层表面形成阻挡层。
13.根据权利要求12所述的晶体管的形成方法，其特征在于，所述阻挡层的材料为TaN。
14.根据权利要求12所述的晶体管的形成方法，其特征在于，还包括：形成所述第一栅极和第二栅极之前，在所述第一凹槽和第二凹槽内的阻挡层表面形成PMOS功函数层；去除所述第一凹槽内的PMOS功函数层；在所述第一凹槽内的阻挡层表面和第二凹槽内的PMOS功函数层表面形成NMOS功函数层。
15.根据权利要求14所述的晶体管的形成方法，其特征在于，所述PMOS功函数层的材料为TiN。
16.根据权利要求14所述的晶体管的形成方法，其特征在于，所述NMOS功函数层的材料为TiC。
17.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一伪栅结构包括第一伪栅极和第一伪栅介质层，所述第二伪栅结构包括第二伪栅极和第二伪栅介质层。
18.根据权利要求17所述的晶体管的形成方法，其特征在于，去除所述第一伪栅结构和第二伪栅结构的方法包括：采用干法刻蚀工艺去除部分厚度的第一伪栅极和第二伪栅极，再采用湿法刻蚀工艺去除剩余的第一伪栅极和第二伪栅极；采用干法刻蚀工艺去除部分厚度的第一伪栅介质层和第二伪栅介质层，再采用湿法刻蚀工艺去除剩余的第一伪栅介质层和第二伪栅介质层。
19.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅极的材料为Ti、TiW、W或Al，所述第二栅极的材料为Ti、TiW、W或Al。
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