CN101494202A - 薄膜晶体管阵列基板与液晶显示面板的制作方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板的制作方法，整合了光传感器的制作，在透明导电层与金属电极之间形成光敏介电层，以感测外界光线。由于光传感器采用透明导电层作为一电极，因此外界光线可直接通过透明导电层照射光敏介电层，大幅增加光传感器的感光面积，并提升其光感测效能。此外，光敏介电层的另一侧可为金属电极，因此可有效阻挡背光源直接照射光敏介电层，避免噪声影响。一种采用上述的薄膜晶体管阵列基板的液晶显示面板的制作方法也被提出。

Description

薄膜晶体管阵列基板与液晶显示面板的制作方法

技术领域

本发明涉及一种薄膜晶体管阵列基板的制作方法，且尤其涉及一种整合了光传感器的薄膜晶体管阵列基板的制作方法。

背景技术

随着液晶与等离子显示器的普及化，平面显示器除了观赏影像之外，已经变成所谓的多媒体平台(Multimedia Board)。整合于平面显示器内的环境光线(Ambient Light)感测功能为目前显示技术的一种新提案，其主要是在平面显示器中内建光传感器，借以检测环境光线的强弱。

目前常见的环境光线感测技术是通过低温多晶硅(Low TemperaturePoly-Silicon；LTPS)工艺形成p-i-n(正掺杂/未掺杂/负掺杂)光传感器于显示面板的玻璃基板上。然而，因为工艺限制，此通过LTPS技术所制作的p-i-n光传感器会因为多晶硅薄膜厚度不足，而导致光电转换效率)不佳。此外，背光源所发出的光线会通过玻璃基板直接照射p-i-n光传感器，而影响p-i-n光传感器的感光特性，使得感光信号的信杂比(Signal to Noise Ratio；SNR)降低，造成量测结果失真。

发明内容

本发明的目的是提供一种整合了光传感器的薄膜晶体管阵列基板的制作方法，其光传感器具有较大的感光面积与光感测效能。

本发明另一目的是提出一种整合了光传感器的薄膜晶体管阵列基板的制作方法，其可有效隔绝背光源对光传感器的照射，使得光传感器具有较为精准的量测效果。

本发明又一目的是提出一种应用前述整合了光传感器的薄膜晶体管阵列基板来制作液晶显示面板的方法。

为实现上述目的，本发明提出一种薄膜晶体管阵列基板的制作方法。首先，提供一基板，其具有一显示区与一感测区。并且，形成一图案化半导体层于基板上，其中，图案化半导体层包括位于显示区内的一半导体区块与一第一储存电极。接着，对半导体区块与第一储存电极进行离子掺杂，其中每一半导体区块内形成有一源极掺杂区、一漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的一通道区。然后，形成一栅绝缘层于基板上，使其覆盖半导体区块与第一储存电极。接着，形成一第一图案化金属层于栅绝缘层上，其中第一图案化金属层包括对应于通道区的多个栅极以及对应于第一储存电极的多个第二储存电极。然后，形成一层间介电层于栅绝缘层上，以覆盖第一图案化金属层。之后，形成多个第一介层窗于层间介电层与栅绝缘层中，其中第一介层窗分别暴露出所对应的源极掺杂区、漏极掺杂区及第一储存电极。接着，形成一第二图案化金属层于层间介电层上，其中第二图案化金属层包括多个接触金属插塞、多个连接金属线以及一第一感测电极。第一感测电极位于感测区内。每一栅极与所对应的半导体区块构成一显示薄膜晶体管，而每一接触金属插塞通过所对应的第一介层窗耦接到所对应的显示薄膜晶体管的源极掺杂区或漏极掺杂区。此外，每一第一储存电极、该栅绝缘层以及所对应的第二储存电极构成一储存电容，而每一连接金属线通过所对应的第一介层窗中的接触金属插塞将所对应的储存电容耦接到所对应的显示薄膜晶体管。然后，形成一图案化光敏介电层于第一感测电极上，并且形成一保护层于层间介电层上，以覆盖第二图案化金属层与图案化光敏介电层。接着，形成多个第二介层窗以及一开孔于保护层中，其中第二介层窗分别暴露出所对应的连接金属线，而开孔暴露出图案化光敏介电层。之后，形成一图案化透明导电层于保护层上，其中图案化透明导电层包括多个像素电极以及一第二感测电极。每一像素电极通过所对应的第二介层窗耦接到所对应的接触金属插塞，而第二感测电极通过开口堆栈于图案化光敏介电层上。

在本发明的一实施例中，上述对半导体区块与第一储存电极进行离子掺杂包括分别对第一储存电极进行第一导电型掺杂以及对半导体区块进行第二导电型掺杂，其中该第一导电型掺杂与该第二导电型掺杂分别为P型离子掺杂与N型离子掺杂。

在本发明的一实施例中，上述对半导体区块进行第二离子掺杂的步骤是在形成第一图案化金属层的步骤之后，以通过栅极作为掩模，对其所暴露的源极掺杂区与漏极掺杂区进行离子掺杂。

在本发明的一实施例中，上述的薄膜晶体管阵列基板的制作方法更包括在对每一半导体区块进行离子掺杂而形成源极掺杂区、漏极掺杂区及通道区之后，对每一半导体区块进行浅离子掺杂，以在源极掺杂区与通道区之间形成一源极浅掺杂区，并在漏极掺杂区与通道区之间形成一漏极浅掺杂区。

在本发明的一实施例中，上述的基板更具有一外围电路区，且在形成显示区内的显示薄膜晶体管时，更同时形成多个周边薄膜晶体管于外围电路区内。

而且，为实现上述目的，本发明另提出一种薄膜晶体管阵列基板的制作方法，首先，提供一基板，其具有一显示区与一感测区。显示区内已形成有至少一显示薄膜晶体管，而感测区内已形成有一第一感测电极。在基板上另配置有一层间介电层，其中层间介电层覆盖显示薄膜晶体管并且暴露出第一感测电极。接着，形成一光敏介电层于第一感测电极上。然后，形成一图案化透明导电层于基板上方，其中图案化透明导电层包括一像素电极以及一第二感测电极。像素电极耦接到所对应的显示薄膜晶体管，而第二感测电极位于图案化光敏介电层上。

在上述的另一种薄膜晶体管阵列基板的制作方法中，基板上的层间介电层与第一感测电极会因为工艺的不同而有不同的相对位置。

举例而言，在低温多晶硅薄膜晶体管阵列基板的工艺中，显示薄膜晶体管会先被形成于基板上，然后形成层间介电层以覆盖显示薄膜晶体管，之后才将第一感测电极形成于层间介电层上。此时，第一感测电极可以和同样被形成于层间介电层上的接触金属插塞以及连接金属线同时制作。在形成该光敏介电层之后，并且在形成该图案化透明导电层之前，更可以进一步形成一保护层于层间介电层上，并且形成一开孔于保护层中，以暴露出图案化光敏介电层。后续所形成的像素电极会位于图案化保护层上，并向下耦接到所对应的显示薄膜晶体管，而第二感测电极可通过开口堆栈于光敏介电层上。

本发明所提出的技术内容也可应用于非晶硅薄膜晶体管阵列基板的工艺上。在此种工艺中，第一感测电极会先被形成于基板上，之后，再形成该层间介电层，并图案化层间介电层，以暴露出第一感测电极。此外，第一感测电极可在制作显示薄膜晶体管的过程中同时形成，例如可与显示薄膜晶体管的栅极由同一层金属层来制作，或是与显示薄膜晶体管的源极与漏极由同一层金属层来制作。

在本发明的一实施例中，为了避免在形成图案化光敏介电层时，下方的层间介电层会发生过度蚀刻的问题，较佳者，可以视光敏介电层的材质来选择层间介电层的材质。层间介电层也可由蚀刻阻障层与下层介电层所组成，借以增进蚀刻选择比。

在上述的另一种薄膜晶体管阵列基板的制作方法中，基板更可具有一外围电路区，其内具有多个周边薄膜晶体管，而后续形成的层间介电层更覆盖周边薄膜晶体管。

在本发明的一实施例中，上述各种制作方法所形成的光敏介电层包括一富硅介电层。富硅介电层的材质可为富硅氧化硅、富硅氮化硅、富硅氮氧化硅、富硅碳化硅、富硅碳氧化硅、氢化富硅氧化硅、氢化富硅氮化硅、氢化富硅氮氧化硅及其组合。

在本发明的一实施例中，上述形成光敏介电层的方法包括进行化学气相沉积工艺形成富硅介电层。此外，还可以对富硅介电层进行准分子激光退火工艺，以形成一硅纳米晶粒(Silicon Nanocrystal)介电层于第一感测电极上。

而且，为实现上述目的，本发明在此更提出一种液晶显示面板的制作方法，可采用前述的本发明的任一种薄膜晶体管阵列基板来制作液晶显示面板。首先，以该薄膜晶体管阵列基板作为一第一基板，并且，将一第二基板跟第一基板组装。接着，在第一基板与第二基板之间注入一液晶层，以形成该液晶显示面板。

本发明将光传感器的制作整合于薄膜晶体管阵列基板的工艺中，在透明导电层与金属电极之间形成光敏介电层，以感测外界光线。其中，由于光敏介电层的一侧为透明导电层，因此，外界光线可直接通过透明导电层照射光敏介电层，大幅增加光传感器的感光面积，并提升其光感测效能。此外，光敏介电层的另一侧可为金属电极，因此，可有效阻挡背光源直接照射光敏介电层，避免可能的噪声影响。

附图说明

图1绘示依据本发明的一实施例的一种整合了光传感器的液晶显示面板的布局图；

图2绘示图1的液晶显示面板可能的剖面结构示意图；

图3绘示依据本发明的一实施例的一种薄膜晶体管阵列基板；

图4A～4J依序绘示本发明的一实施例的一种薄膜晶体管阵列基板的工艺；

图5A～5F依序绘示本发明的一实施例的一种非晶硅薄膜晶体管阵列基板的工艺；

图6绘示本发明所形成的一种光传感器在实际操作时，其光强度相对于光电流的特性曲线；

图7绘示依据本发明的一实施例的一种液晶显示面板，实施对环境光线的感测的系统架构。

其中，附图标记：

100：液晶显示面板        110：显示区

120：周边电路区          130：感测区

210：上基板              220：下基板

230：彩色滤光单元        240：像素结构

250：液晶层              260：光传感器

270：框胶                280、290：偏光片

300：薄膜晶体管阵列基板  302：显示区

304：周边电路区          306：感测区

310：显示薄膜晶体管      312：栅极

314：半导体层            314a：源极掺杂区

314b：漏极掺杂区         314c：通道区

314d：源极浅掺杂区       314e：漏极浅掺杂区

316：接触金属插塞        320：储存电容

322、324：储存电极       326：连接金属线

330：栅绝缘层            340：层间介电层

350：保护层              360：像素电极

370：周边薄膜晶体管      372：栅极

374：半导体层            376：接触金属插塞

380：光传感器            382、386：感测电极

384：光敏介电层          402：显示区

404：周边电路区         406：感测区

410：基板               420：多晶硅层

422：半导体区块         422a：源极掺杂区

422b：漏极掺杂区        422d：源极浅掺杂区

422e：漏极浅掺杂区      422c：通道区

424、444：储存电极      426：半导体区块

426a：源极掺杂区        426b：漏极掺杂区

426c：通道区            430：栅绝缘层

440：金属层             442、446：栅极

450：层间介电层         452：介层窗

454：氮化硅层           456：氧化硅层

460：金属层             462、466：接触金属插塞

464：连接金属线         468、494：感测电极

470：光敏介电层         480：保护层

482：介层窗             484：开孔

490：透明导电层         492：像素电极

510：显示薄膜晶体管     520：储存电容

530：周边薄膜晶体管     540：光传感器

610：液晶显示面板       612：显示区

614：光传感器           620：感测信号

630：控制器             640：控制信号

650：背光源             660：控制信号

710：图案化掩模         720：图案化掩模

802：显示区             806：感测区

810：基板               822：栅极

830：栅绝缘层           840：半导体区块

842：通道层             844：欧姆接触层

852：源极               854：漏极

856：第一感测电极       860：层间介电层

862：介层窗             864：开口

870：光敏介电层    880：透明导电层

882：像素电极      884：感测电极

890：蚀刻阻障层    892：下层介电层

940：光传感器

具体实施方式

请参考图1，其绘示依据本发明的一实施例的一种整合了光传感器的液晶显示面板的布局。如图1所示，液晶显示面板100至少具有一显示区110以及位于显示区110外围的一周边电路区120与一感测区130。显示区110内具有多个像素单元，以显示一图框画面。周边电路区120内配置可能的驱动组件，如扫描驱动器(Scan Driver)或数据驱动器(Data Driver)等。感测区130则用以配置光传感器，借以检测环境光线的强弱，并据以调节显示器背光源(Back-light)的亮度，达到省电的效果。同时，通过检测环境光线的强弱，也可以自动调节液晶显示面板的亮度和对比度，不仅能减缓高亮度和反光带来的眼睛疲劳，还能降低液晶显示面板的能量消耗。

本实施例选择在显示区110以外的区域设置感测区130，用以配置光传感器。然而，在本发明的其它实施例中，在框胶内紧邻于显示区的外围区域还可能存在一拟像素区(dummy pixel region)。此时，也可以选择将光传感器配置于此拟像素区内，且其并不会影响到其它正常显示区域中的像素显示效果。

图2进一步绘示图1的液晶显示面板的剖面结构示意图。如图2所示，液晶显示面板100具有上基板210及下基板220，其中上基板210上例如形成有多个彩色滤光单元230，而下基板220上例如形成有多个像素结构240。此外，液晶层250被框胶270密封于上基板210与下基板220之间，而偏光片280与290分别贴附于上基板210与下基板220的外侧表面。如图1所绘示，本实施例将光传感器260的制作整合于下基板220的工艺中，并将光传感器260配置于显示区110(参照图1)以外的感测区域。

上述实施例所提及的下基板220及其上可能存在的组件可被称为一薄膜晶体管阵列基板，例如是，一低温多晶硅薄膜晶体管阵列基板，其中通过低温多晶硅技术可在基板上形成薄膜晶体管所需的半导体层。下文将先以低温多晶硅薄膜晶体管阵列基板为例，来说明本发明将光传感器整合于薄膜晶体管阵列基板的工艺的相关技术内容。

图3绘示依据本发明的一实施例的一种薄膜晶体管阵列基板，其中为使图式表达较为简明，数量可能为多个的组件在图3中可能仅绘示一个来表示。

请参考图3，薄膜晶体管阵列基板300至少划分有显示区302、周边电路区304以及感测区306。显示区302内具有阵列排列的显示薄膜晶体管310，且在可能的情况下，显示区302内的显示薄膜晶体管310会结合一储存电容320，以提供较佳的显示效果。显示薄膜晶体管310主要包括栅极312、半导体层314等元件，其中半导体层314的材质可为多晶硅(polysilicon)，或是其它半导体材料，且半导体层314中更形成有源极掺杂区314a、通道区314c、漏极掺杂区314b，以及可选择性地制作源极浅掺杂区314d与漏极浅掺杂区314e。其中，源极掺杂区314a与漏极掺杂区314b可依电性需求，彼此互换其命名，源极浅掺杂区314d与漏极浅掺杂区314e亦同。栅绝缘层330覆盖半导体层314，栅绝缘层330由介电材料所构成，而栅极312位于通道区314c上方的栅绝缘层330上。此外，储存电容320的储存电极322与半导体层314同样为多晶硅材质，且栅绝缘层330同样覆盖储存电极322。储存电容320的储存电极324则位于储存电极322上方的栅绝缘层330上，其中储存电极324与栅极312相同为金属材质。

请再参考图3，层间介电层340位于栅绝缘层330上，并覆盖薄膜晶体管310的栅极312与储存电容320的储存电极324。接触金属插塞(contact metalplug)316穿过层间介电层340与栅绝缘层330而耦接到所对应的源极掺杂区314a与漏极掺杂区314b。连接金属线326经由接触金属插塞316穿过层间介电层340与栅绝缘层330，而将储存电容320电性耦接到薄膜晶体管310。如图3所示，储存电极322经由连接金属线326电性连接至漏极掺杂区314b。此外，层间介电层340上还配置有保护层350，其覆盖接触金属插塞316。保护层350上方还具有像素电极360，其穿过保护层350向下电性耦接到显示薄膜晶体管310。

请再参考图3，周边电路区304中例如具有P型薄膜晶体管、N型薄膜晶体管或CMOS晶体管等元件。本实施例所揭示的多晶硅薄膜晶体管阵列基板300的一个特色便是在于显示区302与周边电路区304的组件可以整合于相同的工艺中制作。例如，周边电路区304中的周边薄膜晶体管370可以与显示区302中的显示薄膜晶体管310同时制作，而形成栅极372、半导体层374、接触金属插塞376等。进一步而言，半导体层374与半导体层314例如是由相同的多晶硅材料层图案化而成，栅极372与栅极312例如是由相同的金属层图案化而成，而接触金属插塞376则与接触金属插塞316以及连接金属线326采用相同的工艺步骤与金属材质来制作。

请再参考图3，本实施例在感测区306中形成光传感器380，其包括位于层间介电层340上的感测电极382、位于感测电极382上的光敏介电层384，以及穿过保护层350而与光敏介电层384接触的感测电极386。感测电极382可电性连接信号读出电路，例如是设置在外围电路区304，用以读出光敏介电层384所感测到的光强度。在本实施例中，感测电极382与接触金属插塞376、接触金属插塞316以及连接金属线326例如是由相同的金属层图案化而成，而感测电极386与像素电极360例如是由相同的透明导电层图案化而成。此外，光敏介电层384例如是富硅介电层，其制作上采用化学气相沉积工艺形成，利用工艺气体比例控制，达到过量的硅含量，使硅含量超过正当化学比例(化学当量；Stoichiometry)，而形成富硅介电层。此外，还可进一步选择性地搭配准分子激光退火工艺在富硅介电层中形成硅纳米晶粒，粒径介于0.5至200纳米(nm)，借以形成硅纳米晶粒(Silicon Nanocrystal)介电层，以得到较佳的电性与光感测效果。实际适用的材质例如可为富硅氧化硅(silicon rich oxide；SiOx)、富硅氮化硅(silicon rich nitride；SiNy)、富硅氮氧化硅(silicon rich oxynitride；SiOxNy)、富硅碳化硅(silicon rich carbide；SiCz)、富硅碳氧化硅(silicon richoxycarbide；SiOxCz)、氢化富硅氧化硅(hydrogenated silicon rich oxide；SiHwOx)、氢化富硅氮化硅(hydrogenated silicon rich nitride；SiHwNy)或是氢化富硅氮氧化硅(hydrogenated silicon rich oxynitride；SiHwOxNy)等，其中w介于0.01至1之间，x介于0.01至2之间，y介于0.01至1.67之间。本发明并不限于上述材质，也可选用其它富硅化合物替代。

为进一步说明本发明的技术内容，下文更搭配图示来说明本发明的薄膜晶体管阵列基板的制作方法。

请参考图4A～4J，其依序绘示本发明的一实施例的一种薄膜晶体管阵列基板的工艺。

首先，如图4A所示，提供基板410，并且在基板410上形成图案化的半导体层。基板410例如是玻璃基板或是塑料基板，其上至少划分一显示区402、一周边电路区404以及一感测区406，相关配置如上文所述。图案化的半导体层例如是多晶硅层420，可由非晶硅材料层经准分子激光退火工艺而形成，且多晶硅层420在图案化后形成位于显示区402内的半导体区块422与储存电极424，以及位于周边电路区404内的半导体区块426。

接着，如图4B所示，在基板410上形成一图案化掩模710，并且对该图案化掩模710所暴露的多晶硅层420进行第一导电型掺杂，例如是P型(P+)离子掺杂。更详细而言，图案化掩模710暴露出储存电极424与局部的半导体区块426，通过P+离子掺杂可使储存电极424具有导电性，并且在半导体区块426中形成源极掺杂区426a、漏极掺杂区426b以及通道区426c。

接着，如图4C所示，形成一栅绝缘层430于基板410上，使其覆盖半导体区块426与储存电极424，栅绝缘层430由介电材料所构成。并且，如图4D所示，在栅绝缘层430上形成一金属层440，并对金属层440进行图案化，而形成栅极442、储存电极444以与栅极446。此时，被图案化后的金属层440上仍然保留有图案化掩模720。因此，可通过剩余的图案化掩模720与金属层440作为掩模来进行第二导电型掺杂，例如是N型(N+)离子掺杂，而在栅极442所暴露的半导体区块422中形成源极掺杂区422a以及漏极掺杂区422b。此时，若仅需对显示区402的半导体区块426进行掺杂，可选择性地使用金属屏蔽(shielding mask)(未图标)，遮蔽显示区402以外的区域。

然后，如图4E所示，对剩余的图案化掩模720进行等向蚀刻，并且进一步通过图案化掩模720移除部份的金属层440。此时，被蚀刻后的栅极442会进一步暴露出部份未被掺杂的半导体区块422，之后，再对被暴露的半导体区块422进行N型(N-)浅离子掺杂，而在半导体区块422中形成如图4E所示的源极浅掺杂区422d以及漏极浅掺杂区422e，并且定义出通道区422c，以在源极掺杂区422a与通道区422c之间形成源极浅掺杂区422d，并在漏极掺杂区422b与通道区422c之间形成漏极浅掺杂区422e。

接着，如图4F所示，移除剩余的图案化掩模720，在栅绝缘层430上形成一层间介电层450，以覆盖金属层440。并且，形成多个介层窗452于层间介电层440与栅绝缘层430中，以分别暴露出所对应的源极掺杂区422a与426a、漏极掺杂区422b与426b，以及储存电极424。值得一提的是，此处的层间介电层450的组成依据实际需求可以是单层或是多层结构。更详细而言，层间介电层450的材质可依后续形成的光敏介电层的材质而调整。以本实施例所绘示的层间介电层450为例，若层间介电层450为单层的氧化硅层，也可以氧化硅层作为蚀刻阻障层，则后续形成的光敏介电层便可以采用与氧化硅材料有较佳的蚀刻选择比的富硅氮化硅(SiNy)作为材料。再则，若层间介电层450是由上层介电层的氮化硅层(silicon nitride；Si₃N₄)454与下层介电层的氧化硅层(silicon oxide；SiO₂)456所组成，此时上层介电层的氮化硅层454作为蚀刻阻障层，后续形成的光敏介电层的材质便可以采用富硅氧化硅(SiOx)，选用与氮化硅材料有较佳的蚀刻选择比的材料。其中后续使用的蚀刻气体对层间介电层450的蚀刻速率小于对于后续形成的光敏介电层的蚀刻速率，对蚀刻阻障层454的蚀刻速率更小于层间介电层450与后续形成的光敏介电层的蚀刻速率，可达到避免对层间介电层450过度蚀刻。

然后，如图4G所示，在层间介电层450上形成一金属层460，而且填入介层窗452，而形成接触金属插塞462与466，并对金属层460进行图案化，例如进行微影与蚀刻工艺，形成连接金属线464以及感测电极468。金属层460的材质除了金属之外，也可使用其它的导电材质，或者使用迭层。栅极442与所对应的半导体区块422构成一显示薄膜晶体管510，而接触金属插塞462通过所对应的介层窗452耦接到所对应的显示薄膜晶体管510的源极掺杂区422a或漏极掺杂区422b。储存电极424、栅绝缘层430以及储存电极444构成一储存电容520，而连接金属线464通过所对应的第一介层窗452与其内的接触金属插塞462，将所对应的储存电容520电性耦接到所对应的显示薄膜晶体管510，如图所示储存电极424经由连接金属线464电性连接至漏极掺杂区422b。此外，位于周边电路区404内的栅极446与所对应的半导体区块426构成一周边薄膜晶体管530，而接触金属插塞466通过所对应的介层窗452耦接到所对应的周边薄膜晶体管530的源极掺杂区426a或漏极掺杂区426b。

接着，如图4H所示，形成一图案化光敏介电层470于感测电极468上。形成图案化光敏介电层470的方法例如是通过等离子加强型化学气相沉积工艺形成富硅介电层，例如是富硅氧化硅层、富硅氮化硅层或富硅氮氧化硅层，或是其它富硅材料层。此外，也可选择性进一步对所形成的材料层进行准分子激光退火工艺或者是加热退火工艺，以形成具有较佳的电性与光感测特性的硅纳米晶粒介电层。然后，对光敏介电层470进行微影与蚀刻工艺，以形成所需的图案，其中蚀刻气体对光敏介电层470的蚀刻速率大于对层间介电层450的蚀刻速率，更大于对蚀刻阻障层454的蚀刻速率，以避免对层间介电层450造成过度蚀刻。

然后，如图4I所示，形成一保护层480于层间介电层450上，以覆盖金属层460与光敏介电层470，保护层480例如可选用有机材料层，可兼作为平坦层。并且，形成多个介层窗482以及一开孔484于保护层480中，其中介层窗482分别暴露出所对应的连接金属线464或接触金属插塞462或466，而开孔484暴露出光敏介电层470。

之后，如图4J所示，形成一透明导电层490于保护层480上，并对透明导电层490进行图案化，以形成像素电极492以及一感测电极494。透明导电层490的材质例如是铟锡氧化物(ITO)、铟锌氧化物(IZO)或是其它透明导电材质。其中像素电极492通过所对应的介层窗482耦接到所对应的金属连接线464或接触金属插塞462，而感测电极494通过开口484堆栈于光敏介电层470上，而与光敏介电层470接触。如此，由感测电极494、光敏介电层470以及感测电极468便可形成光传感器540，用以感测环境的光线变化。其中，由于光传感器540的感测电极494为透明导电层，因此外界光线可直接通过感测电极494照射光敏介电层470。在制作上，有助于大幅增加光传感器540的感光面积，并提升其光感测效能。此外，由于感测电极468为金属电极，因此可有效阻挡背光源直接照射光敏介电层470，以避免可能的噪声影响。

上述实施例是采用七道CMOS(互补式掺杂薄膜晶体管)的光掩模工艺搭配一道制作光敏介电层的光掩模工艺为例来进行说明，其中显示薄膜晶体管可为N型掺杂薄膜晶体管(NMOS)，而外围薄膜晶体管则可为P型掺杂薄膜晶体管(PMOS)。然而，在不脱离本发明的范围内，前述七道CMOS的光掩模工艺以及显示薄膜晶体管与外围薄膜晶体管的掺杂型态可视实际状况加以变更。例如，CMOS的光掩模工艺可全部使用PMOS或是全部使用NMOS的光掩模工艺取代。

举例而言，本发明的一变化实施例也可以选择在进行图4B所示的P型离子掺杂之前，先对显示薄膜晶体管的半导体层进行N型离子掺杂，此时相对地需要额外增加一道光掩模工艺来定义N型离子掺杂的区域，而成为总共八道CMOS光掩模工艺搭配一道制作光敏介电层的光掩模工艺的制作方法。

另外，本发明的另一变化实施例也可以将图4E所示的自我对准型的N型浅离子掺杂改为在前述八道CMOS光掩模工艺中的N型离子掺杂之后实施。此时，相对地将需要再增加一道光掩模工艺来定义N型浅离子掺杂的区域，而成为总共九道CMOS光掩模工艺搭配一道制作光敏介电层的光掩模工艺的制作方法。

再者，虽然前述实施例的显示薄膜晶体管是以N型掺杂薄膜晶体管为例，而外围薄膜晶体管是以P型掺杂薄膜晶体管为例，但实际上，两者的掺杂型态可以互相交换为P型离子掺杂与N型离子掺杂。此外，前述储存电容的下电极也可以改为采用N型离子掺杂来制作。

前述实施例是以低温多晶硅薄膜晶体管阵列基板为例来说明本发明将光传感器整合于薄膜晶体管阵列基板的工艺的相关技术内容。然而，在可能的情况下，本发明还可以将光传感器整合制作于其它类型的薄膜晶体管阵列基板。为让本领域的技术人员对本案技术有更进一步的了解，下文再以非晶硅薄膜晶体管阵列基板整合光传感器的制作来进行说明。

请参考图5A～5F，其依序绘示本发明的一实施例的一种非晶硅薄膜晶体管阵列基板的工艺。为了简化说明，本实施例省略了可能存在的共享配线、储存电容等组件，然而本领域技术人员应能依据现有技术水平与前述实施例的内容判断该些被省略组件的位置与存在的必要性，因此不再赘述。

首先，如图5A所示，提供基板810，其中基板810例如是玻璃基板或是塑料基板，其上至少划分一显示区802以及一感测区806，相关配置如上文所述。并且，在显示区802内形成栅极822。

接着，如图5B所示，形成一栅绝缘层830于基板810上，使其覆盖栅极822，并且在栅极822上方的栅绝缘层830上形成非晶硅材质的半导体区块840。一般而言，半导体区块840可包括通道层842与欧姆接触层844。

然后，如图5C所示，形成导电层(未绘示)于基板810上，并且图案化该导电层，以同时形成源极852、漏极854以及第一感测电极856，其中源极852与漏极854可依电性需求，彼此互换其命名。

之后，如图5D所示，形成层间介电层860以覆盖栅绝缘层830及其上的各组件。此处的层间介电层860在某些情况下也被称为保护层。并且，在层间介电层860内形成介层窗862以及开口864，其中介层窗862暴露出局部的源极852或漏极854，而开口864暴露出感测电极856。

接着，如图5E所示，形成一图案化光敏介电层870于开口864所暴露的感测电极856上。如同前一实施例所述，形成图案化光敏介电层870的方法例如是通过等离子加强型化学气相沉积工艺形成富硅介电层，例如是富硅氧化硅层、富硅氮化硅层或富硅氮氧化硅层，或是其它富硅材料层。此外，也可选择性进一步对所形成的材料层进行准分子激光退火工艺或者是加热退火工艺，以形成具有较佳的电性与光感测特性的硅纳米晶粒介电层。然后进行微影与蚀刻工艺，使光敏介电层870形成所需的图案。

然后，如图5F所示，形成一透明导电层880于保护层860上，并对透明导电层880进行图案化，以形成像素电极882以及一感测电极884。透明导电层880的材质例如是铟锡氧化物、铟锌氧化物或是其它透明导电材质。像素电极882通过所对应的介层窗862耦接到所对应的源极852或漏极854，而感测电极884位于光敏介电层870上。如此，由感测电极884、光敏介电层870以及感测电极856可形成光传感器940，用以感测环境的光线变化。其中，由于光传感器940的感测电极884为透明导电层，因此外界光线可直接通过感测电极884照射光敏介电层870。在制作上，有助于大幅增加光传感器940的感光面积，并提升其光感测效能。此外，由于感测电极856为金属电极，因此可有效阻挡背光源直接照射光敏介电层870，以避免可能的噪声影响。

值得一提的是，在前述多个实施例中，图案化光敏介电层是先沉积材料层并对材料层进行蚀刻所形成。因此，在进行蚀刻时，容易对下方的层间介电层过度蚀刻，导致层间介电层的膜层厚度不均(mura)，也相对降低层间介电层对下方组件(如薄膜晶体管)的保护效果。

有鉴于此，本发明可以挑选与光敏介电层具有较高的蚀刻选择比的材料来制作层间介电层，也就是说蚀刻气体对光敏介电层的蚀刻速率大于对层间介电层的蚀刻速率。举例而言，若采用富硅氮化硅作为光敏介电层的材料，则层间介电层的材料例如是与富硅氮化硅材料有较佳的蚀刻选择比的氧化硅。另外，若光敏介电层的材质是富硅氧化硅，则可以选用氮化硅层作为层间介电层的材料。当然，层间介电层也可以是由多个材料层堆栈而成，而选用与光敏介电层具有较佳的蚀刻选择比的材料来制作最上层的材料层。

从另一个角度来看，本发明可以在形成层间介电层之后，在层间介电层上更可选择性地形成与光敏介电层有更高的蚀刻选择比的一蚀刻阻障层，来进一步减少在图案化光敏介电层时，可能对下方的层间介电层过度蚀刻的问题。此蚀刻阻障层的材料选用，如同前述，可与光敏介电层的材料进行搭配，以获得较佳的工艺效果。

在此进一步引述图5A-5F所绘示的非晶硅薄膜晶体管阵列基板的工艺进行说明，以更清楚说明本发明在层间介电层上形成蚀刻阻障层的技术内容。

层间介电层860除了单层之外，在一变化实施例中，如图5D所示，层间介电层860可以先形成一下层介电层892，再形成一蚀刻阻障层890于下层介电层892上。并且，同时在蚀刻阻障层890与下层介电层892中形成介层窗862以及开口864。此时，蚀刻阻障层890的材料选用便可如前述，视后续形成的光敏介电层870的材质来选择蚀刻阻障层890的材质，选用与光敏介电层870具有较佳的蚀刻选择比的材料来制作蚀刻阻障层890。较佳者，光敏介电层870相对于蚀刻阻障层890的蚀刻选择比大于光敏介电层870相对于下层介电层892的蚀刻选择比。

如此一来，在变化实施例中进行图5E所绘示的图案化工艺时，由于下层介电层892上有蚀刻阻障层890保护，因此，即使发生过度蚀刻的现象也不会扩及到下层介电层892，可以保持下层介电层892的完整。此外，若选用与光敏介电层870具有较佳的蚀刻选择比的材料来制作蚀刻阻障层890，也可以有效降低过度蚀刻的现象，有助于提高工艺的良率。

前述实施例形成蚀刻阻障层的技术也可以被应用于如图4A～4J所绘示的多晶硅薄膜晶体管阵列基板的工艺中，而在层间介电层450上形成蚀刻阻障层，以得到类似的效果，然其详细步骤与内容在此不再赘述。

最后，如图2所示，将上基板跟下基板组装，并在该上基板与下基板之间注入一液晶层，以形成所需的显示面板。

图6绘示本发明所形成的一种光传感器在实际操作时，其光强度相对于光电流的特性曲线。在此举例的实施例中，经测试的光传感器，其上电极的材质为铟锡氧化物，下电极为钛/铝/钛的金属层，在上电极与下电极之间施加3伏特的偏压的条件下，可以发现其光电流与光强度大致呈理想的线性关系。换言之，本发明的光传感器确实是可以被实际应用的。

图7绘示依据本发明的一实施例的一种液晶显示面板，实施对环境光线的感测的系统架构。如图7所示，液晶显示面板610具有显示区612，且光传感器614配置于显示区612外。运作时，光传感器614接收环境光线，并对应输出感测信号620至控制器630。控制器630接收感测信号620之后，可选择对应输出控制信号640至背光源650，以调节背光源的亮度，达到省电的效果。此外，控制器630也可以选择对应输出控制信号660至液晶显示面板610，以依据环境光线的强弱，自动调节液晶显示面板610显示的亮度和对比度，当然也可以同时输出控制信号640与控制信号660。如此，有助于减缓高亮度和反光造成的眼睛疲劳，也能降低液晶显示面板610的能量消耗。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (22)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：

提供一基板，该基板至少具有一显示区与一感测区；

形成一图案化半导体层于该基板上，其中该图案化半导体层包括位于该显示区内的一半导体区块与一第一储存电极；

对该半导体区块与该第一储存电极进行一离子掺杂工艺，其中该半导体区块内形成有一源极掺杂区、一漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的一通道区；

形成一栅绝缘层于该基板上，并覆盖该半导体区块与该第一储存电极；

形成一第一图案化金属层于该栅绝缘层上，其中该第一图案化金属层包括对应于该通道区的一栅极以及对应于该第一储存电极的一第二储存电极；

形成一层间介电层于该栅绝缘层上，并覆盖该第一图案化金属层；

形成多个第一介层窗于该层间介电层与该栅绝缘层中，其中该些第一介层窗分别暴露出所对应的该源极掺杂区、该漏极掺杂区及该第一储存电极；

形成一第二图案化金属层于该层间介电层上，并且填入该些第一介层窗中，其中该第二图案化金属层包括至少一连接金属线以及一第一感测电极，该第一感测电极位于该感测区内，且该第一储存电极经由该连接金属线电性连接至该漏极掺杂区；

形成一图案化光敏介电层于该第一感测电极上；

形成一保护层于该层间介电层上，以覆盖该第二图案化金属层与该图案化光敏介电层；

形成多个第二介层窗以及一开孔于该保护层中，其中该些第二介层窗分别暴露出所对应的该连接金属线，该开孔暴露出该图案化光敏介电层；以及

形成一图案化透明导电层于该保护层上，并填入该些第二介层窗与该开孔中，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极通过所对应的该第二介层窗耦接到所对应的该连接金属线，该第二感测电极通过该开口堆栈于该图案化光敏介电层上。

2.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，对该半导体区块与该第一储存电极进行离子掺杂包括分别对该些第一储存电极进行第一导电型掺杂以及对该些半导体区块进行第二导电型掺杂，其中该第一导电型掺杂与该第二导电型掺杂分别为P型离子掺杂与N型离子掺杂。

3.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，对该些半导体区块进行离子掺杂的步骤是在形成第一图案化金属层的步骤之后，以通过该栅极作为掩模，对其所暴露的该源极掺杂区与该漏极掺杂区进行离子掺杂。

4.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括在对每一半导体区块进行离子掺杂并形成该源极掺杂区、该漏极掺杂区及该通道区之后，缩小该栅极并以该栅极作为掩模，对每一半导体区块进行浅离子掺杂，以在该源极掺杂区与该通道区之间形成一源极浅掺杂区，并在该漏极掺杂区与该通道区之间形成一漏极浅掺杂区。

5.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该基板更具有一外围电路区，且在形成该显示区内的该些显示薄膜晶体管时，更同时形成多个周边薄膜晶体管于该外围电路区内。

6.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化光敏介电层包括一富硅介电层。

7.根据权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富硅介电层的材质包括富硅氧化硅、富硅氮化硅、富硅氮氧化硅、富硅碳化硅、富硅碳氧化硅、氢化富硅氧化硅、氢化富硅氮化硅、氢化富硅氮氧化硅及其组合。

8.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该富硅介电层的方法包括进行化学气相沉积工艺。

9.根据权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括进行一准分子激光退火工艺，以该富硅介电层形成一硅纳米晶粒介电层。

10.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：

提供一基板，该基板具有一显示区与一感测区，其中该显示区内形成有至少一显示薄膜晶体管，该感测区内形成有一第一感测电极，并且在该基板上配置有一层间介电层，该层间介电层覆盖该显示薄膜晶体管并且暴露出该第一感测电极；

形成一图案化光敏介电层于该第一感测电极上；以及

形成一图案化透明导电层于该基板上方，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极耦接到所对应的该显示薄膜晶体管，该第二感测电极位于该图案化光敏介电层上。

11.根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，先形成该层间介电层于该基板上，之后，再形成该第一感测电极于该层间介电层上。

12.根据权利要求11所述的薄膜晶体管阵列基板的制作方法，其特征在于，在形成该图案化光敏介电层之后并且在形成该图案化透明导电层之前，更包括：

形成一保护层于该层间介电层上；以及

形成一开孔于该保护层中，以暴露出该光敏介电层，其中后续形成的该像素电极位于该图案化保护层上，并向下耦接到所对应的该显示薄膜晶体管，该第二感测电极通过该开口堆栈于该光敏介电层上。

13.根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，先形成该第一感测电极于该基板上，之后再形成该层间介电层，并且图案化该层间介电层以暴露出该第一感测电极。

14.根据权利要求13所述的薄膜晶体管阵列基板的制作方法，其特征在于，该第一感测电极是在制作该显示薄膜晶体管的过程中同时形成。

15.根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该层间介电层包括下列步骤：

形成一下层介电层；

形成一蚀刻阻障层于该下层介电层上。

16.根据权利要求15所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化光敏介电层相对于该蚀刻阻障层的蚀刻选择比大于该图案化光敏介电层相对于该下层介电层的蚀刻选择比。

17.根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该基板更具有一外围电路区，且该外围电路区内具有至少一周边薄膜晶体管，后续形成的该层间介电层更覆盖该些周边薄膜晶体管。

18.根据权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该图案化光敏介电层包括一富硅介电层。

19.根据权利要求18所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富硅介电层的材质包括富硅氧化硅、富硅氮化硅、富硅氮氧化硅、富硅碳化硅、富硅碳氧化硅、氢化富硅氧化硅、氢化富硅氮化硅、氢化富硅氮氧化硅及其组合。

20.根据权利要求18所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该富硅介电层的方法包括进行化学气相沉积工艺。

21.根据权利要求18所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括进行一准分子激光退火工艺，以该富硅介电层形成一硅纳米晶粒介电层。

22.一种液晶显示面板的制作方法，其特征在于，包括：

提供一第一基板，该第一基板具有一显示区与一感测区，其中该显示区内已形成有至少一显示薄膜晶体管，该感测区内已形成有一第一感测电极，并且在该第一基板上配置有一层间介电层，该层间介电层覆盖该显示薄膜晶体管并且暴露出该第一感测电极；

形成一图案化光敏介电层于该第一感测电极上；以及

形成一图案化透明导电层于该第一基板上方，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极耦接到所对应的该显示薄膜晶体管，该第二感测电极位于该图案化光敏介电层上；以及

将一第二基板跟该第一基板组装，并在该第一基板与该第二基板之间注入一液晶层。

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