KR20170042719A - Amoled 백플레이트의 제작방법 - Google Patents

Amoled 백플레이트의 제작방법 Download PDF

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센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

AMOLED 백플레이트의 제작방법을 제공하며, 제1 금속층을 패터닝하여 제1 게이트(61), 제2 게이트(63) 및 전극판(65)을 형성한 후, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 절연층(7)을 증착하고, 절연층(7)에 대해 비등방성 에칭을 실시하여 스페이서(71)를 형성하며, 패터닝된 제1 금속층과 스페이서(71)를 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트(61) 양측의 스페이서(71) 직하방에 경도핑 드레인 영역(N-)을 형성하며, 스위치 TFT 채널 영역 양측의 경도핑 드레인 영역(N-)이 대칭될 수 있어, 경도핑 드레인 영역(N-)의 길이가 단축되고, 도통 전류가 증가될 수 있으며, 광전류를 효과적으로 낮출 수 있을 뿐만 아니라, 포토마스크를 생략하여 비용을 절감할 수 있다.

Description

AMOLED 백플레이트의 제작방법{AMOLED BACK PLATE MANUFACTURING METHOD}
본 발명은 디스플레이 기술분야에 관한 것으로서, 특히 AMOLED 백플레이트의 제작방법에 관한 것이다.
디스플레이 기술분야에서, 액정 디스플레이(Liquid Crystal Display, LCD)와 유기발광 다이오드 디스플레이(Organic Light Emitting Diode, OLED) 등 평판디스플레이 기술은 이미 점차 CRT 디스플레이를 대체하고 있다. 그 중, OLED는 자체적으로 발광하고, 구동전압이 낮으며, 발광 효율이 높고, 응답 시간이 짧으며, 해상도와 대비율이 높고, 시야각이 180°에 가까우며, 사용 온도 범위가 넓고, 플렉시플 디스플레이와 대면적 풀컬러 디스플레이를 구현할 수 있는 등의 여러 장점을 지녀, 업계에서 발전 잠재력이 가장 큰 디스플레이 장치로 공인되고 있다.
OLED는 구동 유형에 따라 수동 OLED(PMOLED)와 능동 OLED(AMOLED)로 구분할 수 있다. 그 중, AMOLED는 통상적으로 저온폴리실리콘(Low Temperature Poly0Silicon, LTPS) 구동 백플레이트와 전계발광층으로 자체 발광 어셈블리를 구성한다. 저온폴리실리콘은 비교적 높은 전자이동도를 지녀, AMOLED에 있어서, 저온 폴리실리콘 재료를 사용할 경우, 고해상도, 빠른 응답속도, 고휘도, 고개구율, 저전력소모 등의 장점을 갖출 수 있다.
종래 기술에서 흔히 볼 수 있는 AMOLED 백플레이트의 구조는 도 1에 도시된 바와 같다. 상기 AMOLED 백플레이트의 제작 과정은 대체적으로 다음과 같다.
단계 1: 기판(100)에 완충층(200)을 증착하는 단계;
단계 2: 완충층(200)에 비정질 실리콘(a-Si)층을 증착하고, 레이저(Laser) 처리를 거쳐 비정질 실리콘층을 결정화하여 폴리실리콘(Poly-Si)층으로 전환시킨 후; 이어서 황색광, 에칭 공정을 통해 폴리실리콘층에 대해 패터닝 처리를 실시하여, 간격을 두고 배열되는 제1 폴리실리콘 구간(301), 제2 폴리실리콘 구간(303), 및 제3 폴리실리콘 구간(305)을 형성하는 단계;
단계 3: 게이트 절연층(400)을 증착하는 단계;
단계 4: 황색광 공정을 통해 게이트 절연층(400)에 제1층 포토레지스트 패턴을 제작하는 단계;
단계 5: 제1 포토레지스트 패턴을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시하고, 제2 폴리실리콘 구간(303)의 양측, 및 제3 폴리실리콘 구간(305)에 P형 중도핑 영역(P+)을 형성하는 단계;
단계 6: 먼저 제1층의 포토레지스트 패턴을 제거한 다음, 황색광 공정을 통해 게이트 절연층에 제2층 포토레지스트 패턴을 제작하는 단계;
단계 7: 제2층 포토레지스트 패턴을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시하고, 제1 폴리실리콘 구간(301)의 양측에 N형 중도핑 영역(N+)을 형성하는 단계;
단계 8: 제2층 포토레지스트 패턴을 제거하고, 게이트 절연층(400)에 제1 금속층을 증착 및 패터닝하여 제1 게이트(601), 제2 게이트(605), 및 전극판(603)을 형성하는 단계;
단계 9: 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 이온 주입(Self-align)을 실시하고, 제1 폴리실리콘 구간(301)의 양측에 경도핑 드레인 영역(Light Doping Drain)(N-)을 형성하는 단계;
단계 10: 게이트 절연층(400)에 순차적으로 층간 절연층(700), 제1 및 제2 소스/드레인(810), (830), 평탄층(900), 애노드(1000), 화소 정의층(1100), 및 포토레지스트 스페이서(1200)를 형성하는 단계.
제1 소스/드레인(810)은 제1 폴리실리콘 구간(301)의 N형 중도핑 영역(N+)에 전기적으로 연결되고, 제2 소스/드레인(830)은 제2 폴리실리콘 구간(303)의 P형 중도핑 영역(P+)에 전기적으로 연결되며; 애노드(1000)는 제2 소스/드레인(830)에 전기적으로 연결된다.
상기 제1 폴리실리콘 구간(301), 제1 게이트(601)와 제1 소스/드레인(810)은 스위치 TFT를 구성하고; 제2 폴리실리콘 구간(303), 제2 게이트(603)와 제2 소스/드레인(830)은 구동 TFT를 구성하며; 제3 폴리실리콘 구간(305)과 전극판(605)은 저장 커패시터를 구성한다.
상기 방법을 통해 AMOLED의 백플레이트를 제작 시 어느 정도의 문제가 존재하며, N형 중도핑을 실시하기 전의 단계 6에서의 황색광 공정이 편이될 경우, 스위치 TFT 채널 영역 양측에 위치하는 경도핑 드레인 영역이 비대칭되는 상황을 초래하기 쉽다.
본 발명의 목적은 스위치 TFT 채널 영역 양측의 경도핑 드레인 영역을 대칭시켜, 도통 전류를 증가시키고, 광전류를 저하시키며, 또한 포토마스크를 생략하여 제조비용을 절감시킬 수 있는 AMOLED 백플레이트의 제작방법을 제공하고자 하는데 있다.
상기 목적을 구현하기 위하여, 본 발명은 순차적으로 기판에 완충층, 비정질 실리콘층을 증착하여, 비정질 실리콘층을 결정화하고, 폴리실리콘층으로 변환시켜 폴리실리콘층을 패터닝하고, 게이트 절연층을 증착한 후, 먼저 황색광 공정으로 제작된 포토레지스트 패턴을 차폐층으로 이용하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시하고; 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 게이트를 형성하며, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 한 층의 절연층을 증착하고, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하며, 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 대칭되는 경도핑 드레인 영역을 형성하는 AMOLED 백플레이트의 제작방법을 제공한다.
상기 AMOLED 백플레이트의 제작방법은 구체적으로 이하 단계를 포함한다.
단계 1: 기판을 제공하여, 상기 기판에 완충층을 증착하는 단계;
단계 2: 완충층에 비정질 실리콘층을 증착하고, 비정질 실리콘층에 대해 엑시머 레이저 어닐링 처리를 실시하여, 상기 비정질 실리콘층을 결정화시켜 폴리실리콘층으로 변환한 다음; 폴리실리콘층에 대해 패터닝 처리를 실시하여 상호 이격되는 제1 폴리실리콘 구간, 제2 폴리실리콘 구간, 및 제3 폴리실리콘 구간을 형성하는 단계;
상기 제3 폴리실리콘 구간은 제1 폴리실리콘 구간과 제2 폴리실리콘 구간 사이에 위치하며;
단계 3: 상기 완충층과 제1, 제2, 제3 폴리실리콘 구간에 게이트 절연층을 증착하는 단계;
단계 4: 황색광 공정을 통해 게이트 절연층에 포토레지스트 패턴을 제작하여, 상기 포토레지스트 패턴이 제1 폴리실리콘 구간을 완전히 차폐하고, 제2 폴리실리콘 구간의 중간 부분을 차폐하며, 제3 폴리실리콘 구간은 완전히 차폐하지 않는 단계;
단계 5: 상기 포토레지스트 패턴을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시함으로써, 제2 폴리실리콘 구간의 양측, 및 제3 폴리실리콘 구간에 P형 중도핑 영역을 형성하는 단계;
단계 6: 상기 포토레지스트 패턴을 제거하고, 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 제1 게이트, 제2 게이트 및 전극판을 형성하는 단계;
상기 제1 게이트는 제1 폴리실리콘 구간 중간부분의 상방에 위치하며;
단계 7: 패터닝된 제1 금속층을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시함으로써, 제1 게이트에 의해 차폐되지 않은 제1 폴리실리콘 구간의 양측에 N형 경도핑 영역을 형성하는 단계;
단계 8: 상기 게이트 절연층과 제1 게이트, 제2 게이트 및 전극판에 한 층의 절연층을 증착한 다음, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하는 단계;
상기 제1 게이트 양측에 위치하는 스페이서는 대칭이며;
단계 9: 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트의 양측의 스페이서 직하방에 대칭인 경도핑 드레인 영역을 형성하는 단계;
단계 10: 게이트 절연층에 순차적으로 증착, 황색광, 에칭 공정을 통해 층간 절연층, 제1 및 제2 소스/드레인, 평탄층, 애노드, 화소정의층, 및 포토레지스트 스페이서를 형성하는 단계.
상기 제1 소스/드레인은 제1 폴리실리콘 구간의 N형 중도핑 영역에 전기적으로 연결되고, 상기 제2 소스/드레인은 제2 폴리실리콘 구간의 P형 중도핑 영역에 전기적으로 연결되며; 상기 애노드는 제2 소스/드레인에 전기적으로 연결되고;
상기 제1 폴리실리콘 구간, 제1 게이트와 제1 소스/드레인은 스위치 TFT를 구성하며; 상기 제2 폴리실리콘 구간, 제2 게이트와 제2 소스/드레인은 구동 TFT를 구성하고; 상기 제3 폴리실리콘 구간과 전극판은 저장 커패시터를 구성한다.
상기 절연층은 실리콘 리치 산화물층 또는 실리콘 리치 질화물층이다.
상기 절연층의 두께는 0.2~0.5um이다.
상기 P형 중도핑의 농도는 N형 중도핑의 농도보다 높다.
상기 완충층은 산화실리콘층, 질화실리콘층, 또는 이 둘의 조합이다.
상기 층간 절연층은 산화실리콘층, 질화실리콘층, 또는 이 둘의 조합이다.
상기 제1 게이트, 제2 게이트 및 전극판의 재료는 Mo이다.
상기 제1 및 제2 소스/드레인의 재료는 Ti/Al/Ti이다
상기 애노드의 재료는 ITO/Ag/ITO이다.
본 발명의 유익한 효과는 다음과 같다. 본 발명이 제공하는 AMOLED 백플레이트의 제작방법은, 제1 금속층을 패터닝하여 제1 게이트, 제2 게이트 및 전극판을 형성한 후, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 절연층을 증착하여, 절연층에 대해 비등방성 에칭을 실시하여 스페이서를 형성한 후, 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트 양측의 스페이서 직하방에 경도핑 드레인 영역을 형성하며, 한편으로는 스위치 TFT 채널 영역 양측의 경도핑 드레인 영역이 대칭될 수 있어, 경도핑 드레인 영역의 길이가 단축되어 도통 전류가 증가될 수 있고, 다른 한편으로는 스페이서의 재료가 광을 흡수할 수 있는 실리콘 리치 산화물 또는 실리콘 리치 질화물이므로, 광전류를 효과적으로 낮출 수 있을 뿐만 아니라, N형 중도핑 영역을 형성하는 포토마스크를 생략할 수 있어 비용을 절감할 수 있다.
본 발명의 특징 및 기술내용을 좀 더 구체적으로 이해할 수 있도록, 이하 본 발명에 관한 상세한 설명과 첨부 도면을 참조하기 바라며, 단 첨부 도면은 단지 참고 및 설명용으로만 제공되는 것일 뿐, 결코 본 발명을 제한히기 위한 것이 아니다.
이하 첨부 도면을 결합하여, 본 발명의 구체적인 실시예에 대해 상세히 설명함을 통해, 본 발명의 기술방안 및 기타 유익한 효과가 자명해질 것이다.
도면 중,
도 1은 종래의 AMOLED 백플레이트의 구조도이다.
도 2는 본 발명의 AMOLED 백플레이트의 제작방법의 흐름도이다.
도 3은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 2의 설명도이다.
도 4는 본 발명의 AMOLED 백플레이트의 제작방법의 단계 3의 설명도이다.
도 5는 본 발명의 AMOLED 백플레이트의 제작방법의 단계 4의 설명도이다.
도 6은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 5의 설명도이다.
도 7은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 6의 설명도이다.
도 8은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 7의 설명도이다.
도 9는 본 발명의 AMOLED 백플레이트의 제작방법의 단계 8 중 절연층을 증착하는 설명도이다.
도 10은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 8 중 스페이서를 형성하는 설명도이다.
도 11은 본 발명의 AMOLED 백플레이트의 제작방법의 단계 9의 설명도이다.
도 12는 본 발명의 AMOLED 백플레이트의 제작방법의 단계 10의 설명도이다.
본 발명이 채택한 기술 수단 및 그 효과를 더욱 구체적으로 논하기 위하여, 이하 본 발명의 바람직한 실시예 및 그 첨부도면을 결합하여 상세히 설명한다.
도 2를 참조하면, 본 발명은 AMOLED 백플레이트의 제작방법을 제공하며, 구체적으로 이하 단계를 포함한다.
단계 1: 기판(1)을 제공하여, 상기 기판(1)에 완충층(2)을 증착하는 단계.
상기 기판(1)은 투명기판이며, 바람직하게는, 상기 기판(1)은 유리 기판 또는 플라스틱 기판이다.
상기 완충층(2)은 SiOx 산화실리콘층, SiNx 질화실리콘층, 또는 이 둘의 조합이다.
단계 2: 도 3에 도시된 바와 같이, 완충층(2)에 비정질 실리콘층을 증착하고, 비정질 실리콘층에 대해 엑시머 레이저 어닐링 처리를 실시하여, 상기 비정질 실리콘층을 결정화하여 폴리실리콘층으로 전환시킨 다음; 폴리실리콘층에 대해 패터닝 처리를 실시하여 상호 이격되는 제1 폴리실리콘 구간(31), 제2 폴리실리콘 구간(33), 및 제3 폴리실리콘 구간(35)을 형성하는 단계.
상기 제3 폴리실리콘 구간(35)은 제1 폴리실리콘 구간(31)과 제2 폴리실리콘 구간(33) 사이에 위치한다.
단계 3: 도 4에 도시된 바와 같이, 상기 완충층(2)과 제1, 제2, 제3 폴리실리콘 구간(31), (33), (35)에 게이트 절연층(4)을 증착하는 단계.
단계 4: 도 5에 도시된 바와 같이, 황색광 공정을 통해 게이트 절연층(4)에 포토레지스트 패턴(5)을 제작하고,
상기 포토레지스트 패턴(5)이 제1 폴리실리콘 구간(31)을 완전히 차폐하고, 제2 폴리실리콘 구간(33)의 중간 부분을 차폐하며, 제3 폴리실리콘 구간(35)은 완전히 차폐하지 않는 단계.
단계 5: 도 6에 도시된 바와 같이, 상기 포토레지스트 패턴(5)을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시함으로써, 제2 폴리실리콘 구간(33)의 양측, 및 제3 폴리실리콘 구간(35)에 P형 중도핑 영역(P+)을 형성하는 단계.
포토레지스트 패턴(5)이 제3 폴리실리콘 구간(35)을 완전히 차폐하지 않기 때문에, P형 중도핑을 거친 후에는 상기 제3 폴리실리콘 구간(35)의 전도성능이 대폭 향상된다.
단계 6: 도 7에 도시된 바와 같이, 상기 포토레지스트 패턴(5)을 제거하고, 게이트 절연층(4)에 제1 금속층을 증착 및 패터닝하여 제1 게이트(61), 제2 게이트(63) 및 전극판(65)을 형성하는 단계.
구체적으로, 상기 제1 게이트(61)는 제1 폴리실리콘 구간(31) 중간 부분의 상방에 위치하고, 상기 제2 게이트(63)는 제2 폴리실리콘 구간(33) 중간 부분의 상방에 위치하며, 상기 전극판(65)은 제3 폴리실리콘 구간(35)과 대응한다. 상기 제1 게이트(61), 제2 게이트(63) 및 전극판(65)의 재료는 몰리브덴(Mo)이다.
단계 7: 도 8에 도시된 바와 같이, 패터닝된 제1 금속층인 제1 게이트(61), 제2 게이트(63) 및 전극판(65)을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시함으로써, 제1 게이트(61)에 의해 차폐되지 않은 제1 폴리실리콘 구간(31)의 양측에 N형 경도핑 영역(N-)을 형성하는 단계.
단계 8: 도 9, 도 10에 도시된 바와 같이, 먼저 상기 게이트 절연층(4)과 제1 게이트(61), 제2 게이트(63) 및 전극판(65)에 한 층의 절연층(7)을 증착하며, 상기 절연층(7)의 두께는 0.2~0.5um이고, 그 재료는 실리콘 리치 산화물(Silicon rich oxide, SRO) 또는 실리콘 리치 질화물(Silicon rich nitride, SRN)이며; 상기 절연층(7)에 비등방성 에칭(Non-Isotropic etch)을 실시하여 스페이서(71)를 형성하고, 상기 스페이서(71)를 각각 제1 게이트(61), 제2 게이트(63)와 전극판(65)의 양측에 위치시키는 단계.
상기 제1 게이트(61) 양측에 위치하는 스페이서(71)는 대칭이다.
단계 9: 도 11에 도시된 바와 같이, 패터닝된 제1 금속층과 스페이서(71)를 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트(61) 양측의 스페이서(71) 직하방에 대칭을 이루느 경도핑 드레인 영역(N-)을 형성하고, 경도핑 드레인 영역(N-)의 외측에 N형 중도핑 영역(N+)을 형성하는 단계.
상기 제1 게이트(61) 양측에 위치하는 스페이서(71)가 대칭이므로, 제1 게이트(61) 양측의 스페이서(71) 직하방에 형성되는 경도핑 드레인 영역(N-) 역시 대칭을 이룬다.
언급해 두어야 할 점으로, 상기 단계 9에서의 N형 중도핑의 농도는 단계 5에서의 P형 중도핑의 농도보다 작고, N형 중도핑이 제2 폴리실리콘 구간(33) 양측의 P형 중도핑 영역(P+)의 전도성능에 미치는 영향이 비교적 작다.
단계 10: 도 12에 도시된 바와 같이, 게이트 절연층(4)에 순차적으로 증착, 황색광, 에칭 공정을 통해 층간 절연층(8), 제1 및 제2 소스/드레인(91), (93), 평탄층(10), 애노드(11), 화소 정의층(12), 및 포토레지스트 스페이서(13)를 형성하는 단계.
상기 제1 소스/드레인(91)은 제1 폴리실리콘 구간(31)의 N형 중도핑 영역(N+)에 전기적으로 연결되고, 상기 제2 소스/드레인(93)은 제2 폴리실리콘 구간(33)의 P형 중도핑 영역(P+)에 전기적으로 연결되며; 상기 애노드(11)는 제2 소스/드레인(93)에 전기적으로 연결된다.
상기 제1 폴리실리콘 구간(31), 제1 게이트(61)와 제1 소스/드레인(91)은 스위치 TFT를 구성하고; 상기 제2 폴리실리콘 구간(33), 제2 게이트(63)와 제2 소스/드레인(93)은 구동 TFT를 구성하며; 상기 제3 폴리실리콘 구간(35)과 전극판(65)은 저장 커패시터를 구성한다. 상기 저장 커패시터는 스위치 TFT와 구동 TFT 사이에 위치한다.
구체적으로 상기 층간 절연층(8)은 SiOx 산화실리콘층, SiNx 질화실리콘층, 또는 이 둘의 조합이다.
상기 제1과 제2 소스/드레인(91), (93)의 재료는 티타늄/알루미늄/티타늄(Ti/Al/Ti)이다.
상기 애노드의 재료는 산화인듐주석/은/산화인듐주석(ITO/Ag/ITO)이다.
상기 AMOLED 백플레이트의 제작방법은 스위치 TFT 채널 영역 양측의 경도핑 드레인 영역(N-)이 대칭이므로, 경도핑 드레인 영역(N-)의 길이가 단축되어, 도통 전류가 증가할 수 있으며; 스페이서(71)를 구성하는 실리콘 리치 산화물 또는 실리콘 리치 질화물이 광을 흡수할 수 있기 때문에, 광전류를 효과적으로 낮출 수 있고; 또한 N형 중도핑 영역(N+)은 패터닝된 제1 금속층과 스페이서(71)를 차폐층으로 하므로, 황색광 공정으로 형성되는 포토레지스트 패턴을 차폐층으로 하는 종래 방법과 비교하여, 포토마스크를 생략할 수 있어 비용을 절감할 수 있다.
결론적으로 본 발명의 AMOLED 백플레이트의 제작방법은, 제1 금속층을 패터닝하여 제1 게이트, 제2 게이트 및 전극판을 형성한 후, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 절연층을 증착하여, 절연층에 대해 비등방성 에칭을 실시하여 스페이서를 형성한 후, 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트 양측의 스페이서 직하방에 경도핑 드레인 영역을 형성하며, 한편으로는 스위치 TFT 채널 영역 양측의 경도핑 드레인 영역이 대칭될 수 있어, 경도핑 드레인 영역의 길이가 단축되어 도통 전류가 증가될 수 있고, 다른 한편으로는 스페이서의 재료가 광을 흡수할 수 있는 실리콘 리치 산화물 또는 실리콘 리치 질화물이므로, 광전류를 효과적으로 낮출 수 있을 뿐만 아니라, N형 중도핑 영역을 형성하는 포토마스크를 생략할 수 있어 비용을 절감할 수 있다.
이상으로, 본 분야의 보통 기술자에게 있어서, 본 발명의 기술방안과 기술 구상에 따라 기타 각종 상응하는 변경과 변형을 실시할 수 있으며, 이러한 변경과 변형은 모두 본 발명의 청구항의 보호범위에 속하여야 한다.

Claims (11)

  1. AMOLED 백플레이트의 제작방법에 있어서,
    순차적으로 기판에 완충층, 비정질 실리콘층을 증착하여, 비정질 실리콘층을 결정화하고, 폴리실리콘층으로 변환시켜 폴리실리콘층을 패터닝하고, 게이트 절연층을 증착한 후, 먼저 황색광 공정으로 제작된 포토레지스트 패턴을 차폐층으로 이용하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시하고; 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 게이트를 형성하며, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 한 층의 절연층을 증착하고, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하며, 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 대칭되는 경도핑 드레인 영역을 형성하는 AMOLED 백플레이트의 제작방법.
  2. 제1항에 있어서,
    단계 1: 기판을 제공하여, 상기 기판에 완충층을 증착하는 단계;
    단계 2: 완충층에 비정질 실리콘층을 증착하고, 비정질 실리콘층에 대해 엑시머 레이저 어닐링 처리를 실시하여, 상기 비정질 실리콘층을 결정화시켜 폴리실리콘층으로 변환한 다음; 폴리실리콘층에 대해 패터닝 처리를 실시하여 상호 이격되는 제1 폴리실리콘 구간, 제2 폴리실리콘 구간, 및 제3 폴리실리콘 구간을 형성하는 단계;
    상기 제3 폴리실리콘 구간은 제1 폴리실리콘 구간과 제2 폴리실리콘 구간 사이에 위치하며;
    단계 3: 상기 완충층과 제1, 제2, 제3 폴리실리콘 구간에 게이트 절연층을 증착하는 단계;
    단계 4: 황색광 공정을 통해 게이트 절연층에 포토레지스트 패턴을 제작하여, 상기 포토레지스트 패턴이 제1 폴리실리콘 구간을 완전히 차폐하고, 제2 폴리실리콘 구간의 중간 부분을 차폐하며, 제3 폴리실리콘 구간은 완전히 차폐하지 않는 단계;
    단계 5: 상기 포토레지스트 패턴을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시함으로써, 제2 폴리실리콘 구간의 양측, 및 제3 폴리실리콘 구간에 P형 중도핑 영역을 형성하는 단계;
    단계 6: 상기 포토레지스트 패턴을 제거하고, 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 제1 게이트, 제2 게이트 및 전극판을 형성하는 단계;
    상기 제1 게이트는 제1 폴리실리콘 구간 중간부분의 상방에 위치하며;
    단계 7: 패터닝된 제1 금속층을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시함으로써, 제1 게이트에 의해 차폐되지 않은 제1 폴리실리콘 구간의 양측에 N형 경도핑 영역을 형성하는 단계;
    단계 8: 상기 게이트 절연층과 제1 게이트, 제2 게이트 및 전극판에 한 층의 절연층을 증착한 다음, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하는 단계;
    상기 제1 게이트 양측에 위치하는 스페이서는 대칭이며;
    단계 9: 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트의 양측의 스페이서 직하방에 대칭인 경도핑 드레인 영역을 형성하는 단계;
    단계 10: 게이트 절연층에 순차적으로 증착, 황색광, 에칭 공정을 통해 층간 절연층, 제1 및 제2 소스/드레인, 평탄층, 애노드, 화소 정의층, 및 포토레지스트 스페이서를 형성하는 단계;
    상기 제1 소스/드레인은 제1 폴리실리콘 구간의 N형 중도핑 영역에 전기적으로 연결되고, 상기 제2 소스/드레인은 제2 폴리실리콘 구간의 P형 중도핑 영역에 전기적으로 연결되며; 상기 애노드는 제2 소스/드레인에 전기적으로 연결되고;
    상기 제1 폴리실리콘 구간, 제1 게이트와 제1 소스/드레인은 스위치 TFT를 구성하고; 상기 제2 폴리실리콘 구간, 제2 게이트와 제2 소스/드레인은 구동 TFT를 구성하며; 상기 제3 폴리실리콘 구간과 전극판은 저장 커패시터를 구성하는 AMOLED 백플레이트의 제작방법.
  3. 제2항에 있어서,
    상기 절연층은 실리콘 리치 산화물층 또는 실리콘 리치 질화물층인 AMOLED 백플레이트의 제작방법.
  4. 제2항에 있어서,
    상기 절연층의 두께는 0.2~0.5um인 AMOLED 백플레이트의 제작방법.
  5. 제2항에 있어서,
    상기 P형 중도핑의 농도는 N형 중도핑의 농도보다 높은 AMOLED 백플레이트의 제작방법.
  6. 제2항에 있어서,
    상기 완충층은 산화실리콘층, 질화실리콘층, 또는 이 둘의 조합인 AMOLED 백플레이트의 제작방법.
  7. 제2항에 있어서,
    상기 층간 절연층은 산화실리콘층, 질화실리콘층, 또는 이 둘의 조합인 AMOLED 백플레이트의 제작방법.
  8. 제2항에 있어서,
    상기 제1 게이트, 제2 게이트 및 전극판의 재료는 Mo인 AMOLED 백플레이트의 제작방법.
  9. 제2항에 있어서,
    상기 제1 및 제2 소스/드레인의 재료는 Ti/Al/Ti인 AMOLED 백플레이트의 제작방법.
  10. 제2항에 있어서,
    상기 애노드의 재료는 ITO/Ag/ITO인 AMOLED 백플레이트의 제작방법.
  11. AMOLED 백플레이트의 제작방법에 있어서,
    순차적으로 기판에 완충층, 비정질 실리콘층을 증착하여, 비정질 실리콘층을 결정화하고, 폴리실리콘층으로 변환시켜 폴리실리콘층을 패터닝하고, 게이트 절연층을 증착한 후, 먼저 황색광 공정으로 제작된 포토레지스트 패턴을 차폐층으로 이용하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시하고; 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 게이트를 형성하며, 패터닝된 제1 금속층을 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시한 다음; 한 층의 절연층을 증착하고, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하며, 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 대칭되는 경도핑 드레인 영역을 형성하며;
    그 중,
    단계 1: 기판을 제공하여, 상기 기판에 완충층을 증착하는 단계;
    단계 2: 완충층에 비정질 실리콘층을 증착하고, 비정질 실리콘층에 대해 엑시머 레이저 어닐링 처리를 실시하여, 상기 비정질 실리콘층을 결정화시켜 폴리실리콘층으로 변환한 다음; 폴리실리콘층에 대해 패터닝 처리를 실시하여 상호 이격되는 제1 폴리실리콘 구간, 제2 폴리실리콘 구간, 및 제3 폴리실리콘 구간을 형성하는 단계;
    상기 제3 폴리실리콘 구간은 제1 폴리실리콘 구간과 제2 폴리실리콘 구간 사이에 위치하며;
    단계 3: 상기 완충층과 제1, 제2, 제3 폴리실리콘 구간에 게이트 절연층을 증착하는 단계;
    단계 4: 황색광 공정을 통해 게이트 절연층에 포토레지스트 패턴을 제작하여, 상기 포토레지스트 패턴이 제1 폴리실리콘 구간을 완전히 차폐하고, 제2 폴리실리콘 구간의 중간 부분을 차폐하며, 제3 폴리실리콘 구간은 완전히 차폐하지 않는 단계;
    단계 5: 상기 포토레지스트 패턴을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 P형 중도핑을 실시함으로써, 제2 폴리실리콘 구간의 양측, 및 제3 폴리실리콘 구간에 P형 중도핑 영역을 형성하는 단계;
    단계 6: 상기 포토레지스트 패턴을 제거하고, 게이트 절연층에 제1 금속층을 증착 및 패터닝하여 제1 게이트, 제2 게이트 및 전극판을 형성하는 단계;
    상기 제1 게이트는 제1 폴리실리콘 구간 중간부분의 상방에 위치하며;
    단계 7: 패터닝된 제1 금속층을 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 경도핑을 실시함으로써, 제1 게이트에 의해 차폐되지 않은 제1 폴리실리콘 구간의 양측에 N형 경도핑 영역을 형성하는 단계;
    단계 8: 상기 게이트 절연층과 제1 게이트, 제2 게이트 및 전극판에 한 층의 절연층을 증착한 다음, 상기 절연층에 비등방성 에칭을 실시하여 스페이서를 형성하는 단계;
    상기 제1 게이트 양측에 위치하는 스페이서는 대칭이며;
    단계 9: 패터닝된 제1 금속층과 스페이서를 차폐층으로 하여, 패터닝된 폴리실리콘층에 대해 N형 중도핑을 실시함으로써, 제1 게이트의 양측의 스페이서 직하방에 대칭인 경도핑 드레인 영역을 형성하는 단계;
    단계 10: 게이트 절연층에 순차적으로 증착, 황색광, 에칭 공정을 통해 층간 절연층, 제1 및 제2 소스/드레인, 평탄층, 애노드, 화소정의층, 및 포토레지스트 스페이서를 형성하는 단계를 포함하며;
    상기 제1 소스/드레인은 제1 폴리실리콘 구간의 N형 중도핑 영역에 전기적으로 연결되고, 상기 제2 소스/드레인은 제2 폴리실리콘 구간의 P형 중도핑 영역에 전기적으로 연결되며; 상기 애노드는 제2 소스/드레인에 전기적으로 연결되고;
    상기 제1 폴리실리콘 구간, 제1 게이트와 제1 소스/드레인은 스위치 TFT를 구성하며; 상기 제2 폴리실리콘 구간, 제2 게이트와 제2 소스/드레인은 구동 TFT를 구성하고; 상기 제3 폴리실리콘 구간과 전극판은 저장 커패시터를 구성하며;
    그 중, 상기 절연층은 실리콘 리치 산화물층 또는 실리콘 리치 질화물층이고;
    그 중, 상기 P형 중도핑의 농도는 N형 중도핑의 농도보다 높으며;
    그 중, 상기 완충층은 산화실리콘층, 질화실리콘층, 또는 이 둘의 조합인 AMOLED 백플레이트의 제작방법.


KR1020177007166A 2014-11-03 2015-02-06 Amoled 백플레이트의 제작방법 KR101944644B1 (ko)

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