CN1499610A - 具轻掺杂汲极的半导体组件及其形成方法 - Google Patents

Abstract

本发明提供一种具轻掺杂汲极的半导体组件及其形成方法。本发明方法包含提供一半导体底材，是具有第一区域及第二区域。然后，依序形成闸极介电层及导体层在半导体底材上。接着，选择性地去除一部分的导体层，用以形成第一闸极在第一区域对应的闸极介电层上，并且导体层剩余的一部分是实质上位于第二区域上方。掺杂第一导电型的第一掺杂质在第一区域内。之后，形成间隙壁在第一闸极的侧壁。掺杂第一导电型的第二掺杂质在第一区域内，用以形成第一型薄膜晶体管。然后，形成图案化光阻层在半导体底材上方，定义第二闸极在第二区域对应的导体层。利用图案化光阻层为罩幕，去除第二区域对应的导体层的一部份，用以形成第二闸极在第二区域对应的闸极介电层上。掺杂第二导电型掺杂质在第二区域内，用以形成第二型薄膜晶体管。

Description

具轻掺杂汲极的半导体组件及其形成方法

                         技术领域

本发明是关于一种半导体组件及其形成方法，特别是有关于一种具轻掺杂汲极的薄膜晶体管及其形成方法。

                         背景技术

一般的半导体装置通常具有各种的电路来控制半导体装置的作用，而薄膜晶体管是电路当中不可或缺的组件之一。以液晶显示器为例，薄膜晶体管通常用来作为控制像素作用的开关，同时也应用于驱动电路的设计中。

然而随着薄膜晶体管因信道长度缩短后，会产生一种热电子效应的现象，严重地影响了薄膜晶体管的操作。例如，位于薄膜晶体管的汲极区域邻近的强电场，通常会造成高漏电流的情形。为了抑制这些电场的大小，现有技术提出了轻掺杂汲极(lightly doped drain)结构、偏置的闸极结构(offset gate structure)与多闸极结构(multi-gate structure)。其中轻掺杂汲极技术，为半导体业界普遍用以减少薄膜晶体管的开启状态(on-state)的漏电流的应用。

现有加入轻掺杂汲极区域设计的半导体组件，通常需要增加制造薄膜晶体管的屏蔽，增加了制程的复杂度与成本。而且，如果轻掺杂汲极离子植入的屏蔽失准(misalignment)情况存在时，薄膜晶体管信道(channel)两旁的轻掺杂汲极区域的长度就会有所差异。因此，在薄膜晶体管-液晶显示器制程中，持续改进微影(photolithography)对准的精确与减少屏蔽数目，是很重要的课题。

现有的技术通常是在蚀刻n型薄膜晶体管的闸极，进行第一次掺杂时，利用同一光阻进行闸极底切的蚀刻步骤，用以简化光罩的数目，如美国专利号6,306,693所示。然而，闸极底切的蚀刻制程参数不易控制，无法有效的控制底切蚀刻的一致性。因此，在后续的植入步骤中，使得轻掺杂汲极区域的长度也无法有效地控制。有鉴于此，有必要提供一种形成半导体组件的方法，用以改善轻掺杂汲极区域长度的可控性，且同时可简化制程步骤。

                         发明内容

本发明的一方面在于提供一种具轻掺杂汲极的半导体组件，其闸极具有一间隙壁，可作为轻掺杂汲极形成时的屏蔽，避免轻掺杂汲极长度相异的情形。

本发明的另一方面在于提供一种形成半导体组件的方法，其可以避免微影时的屏蔽失准所造成的轻掺杂汲极长度相异的情形。

本发明的又一方面在于提供一种形成具轻掺杂汲极的薄膜晶体管的方法，其利用间隙壁产生自行对准的屏蔽，可避免屏蔽失准的情形。

本发明的另一方面在于提供一种形成液晶显示装置的驱动/控制电路的方法，其利用不同导电型薄膜晶体管的闸极定义制程及间隙壁，以较简化的制程步骤形成具轻掺杂汲极的驱动电路及像素控制电路。

本发明方法包含提供一半导体底材，具有一第一区域及一第二区域，分别用以形成一第一型及一第二型薄膜晶体管。形成一闸极介电层在半导体底材上，及形成一导体层在闸极介电层上。选择性地去除一部分的导体层，用以形成一第一闸极在第一区域对应的闸极介电层上，且导体层剩余的一部分实质上位于第二区域上方。然后，掺杂一第一导电型的一第一掺杂质在第一区域内。形成一间隙壁在第一闸极的一侧壁。之后，掺杂第一导电型的一第二掺杂质在第一区域内，用以形成第一型薄膜晶体管。形成一图案化光阻层在半导体底材上方，其定义一第二闸极在第二区域对应的导体层。利用图案化光阻层为罩幕，去除第二区域对应的导体层的一部份，用以形成第二闸极在第二区域对应的闸极介电层上。然后，掺杂一第二导电型掺杂质在第二区域内，用以形成第二型薄膜晶体管。

本发明同时提供一种具轻掺杂汲极的半导体组件，其包含一半导体底材具有一第一区域及一第二区域、一第一型晶体管是形成于第一区域，以及一第二型晶体管是形成于第二区域。第一型晶体管及第二型晶体管是分别包含源极/汲极区域形成于半导体底材内，且源极/汲极区域由一信道区域隔开。一闸极介电层是位于半导体底材上，且覆盖信道区域。闸极是对应该第一信道区域，位于闸极介电层上。此外，第一型晶体管包含一间隙壁以及轻掺杂区域。间隙壁是形成于闸极的侧壁，且位于闸极介电层上。轻掺杂区域是对应间隙壁，位于源极/汲极区域的一部份。

                         附图说明

图1是本发明的实施例形成导体层的剖面图；

图2是本发明的实施例形成定义第一闸极的光阻层的剖面图；

图3是本发明的实施例形成第一闸极的剖面图；

图4是本发明的实施例植入第一n型离子的剖面图；

图5是本发明的实施例形成共形介电层的剖面图；

图6是本发明的实施例植入第二n型离子的剖面图；

图7是本发明的实施例形成定一第二闸极的光阻层的剖面图；

图8是本发明的实施例植入p型离子的剖面图；

图9是本发明的实施例形成具n型及p型薄膜晶体管的半导体组件的剖面图。

                         具体实施方式

本发明揭露一种具轻掺杂汲极的半导体组件及其形成方法，用以改善汲极长度相异的现象并简化制程步骤。为了使本发明的叙述更加详尽与完备，可参照下列描述并配合图1至图9的图标。

如一具体实施例所示，本发明方法是用以形成一半导体组件，例如液晶显示器的驱动/像素控制电路。参考图1，本发明方法包含提供一半导体底材100，例如硅底材，或如形成于绝缘基材上的硅层，或任何半导体材料层。半导体底材100是至少包含一第一区域110及一第二区域120，分别用以形成一第一型及一第二型薄膜晶体管，如n型薄膜晶体管及p型薄膜晶体管。如图1所例示的半导体底材100是一硅层102形成于一绝缘层104上，且绝缘层104是包含一氧化层，形成于一石英基材或玻璃基材(106)上。第一区域110是例示于半导体组件的驱动区域(driver area)200及像素区域(pixel area)300。第二区域120是例示于半导体组件的驱动区域200。

然后，形成一闸极介电层(gate dielectric layer)112于半导体底材100上。此闸极介电层112可为一氮化硅层、一氧化硅层或其混合层，其可利用热氧化法或沉积技术形成于半导体底材100上。之后，形成一导体层114在闸极介电层112上。此导体层114可以是多晶硅层或其它具导电作用的材料层，其形成方法包含沉积方式。然后，选择性地去除一部分的导体层114，用以形成一第一闸极118在第一区域110对应的该闸极介电层112上，且导体层114剩余的一部分实质上位于第二区域120上方，如图3所示。

参考图2，选择性地去除部分的导体层114用以形成该第一闸极的步骤包含形成一光阻层116于导体层114上。图案化光阻层116，使得光阻层定义第一闸极118在第一区域对应的导体层114。形成光阻层116及图案化光阻层116的方法可利用传统的微影技术，利用涂布、曝光及显影的步骤完成。然后，以光阻层116为罩幕，蚀刻导体层114用以暴露出闸极介电层112，形成一图案转移的导体层114。使得导体层114的一第一部份形成第一闸极118，且导体层114的一第二部份实质上位于第二区域120上方。然后，去除光阻层，如图3所示。

参考图4，以图案转移的导体层114为罩幕，掺杂一第一导电型的一第一掺杂质在第一区域110内。例如，以位于第一区域110的第一闸极118与位于第二区域120的剩余导体层114为罩幕，离子植入第一n型的掺杂质于第一区域110的半导体底材100的硅层102内，用以形成至少一轻掺杂区域122。第一n型的掺杂质是如磷、砷或类似材料。

之后，形成一共形介电层124于半导体底材100上方，如图5所示。然后非等向性蚀刻共形介电层124，用以形成一间隙壁126于第一闸极118的侧壁，如图6所示。然后，掺杂第一导电型的一第二掺杂质于第一区域110内。例如以第一闸极118及间隙壁126为罩幕，离子植入一第二n型掺杂质于第一区域110的半导体底材100的硅层102内，用以形成至少一重掺杂区域128。并且重掺杂区域128与轻掺杂区域122一部分重叠。如此一来，因为间隙壁126的对称屏蔽，使得形成的n型薄膜晶体管具有同长度的轻掺杂汲极122，如图6所示。第二n型的掺杂质是如磷、砷或类似材料。在此须注意的是，第一导电型的第一掺杂质及第一导电型的第二掺杂质可为不同的掺杂质或是同一掺杂质。例如，第一及第二n型的掺杂质可同为磷或分别为磷及砷。

参考图7，形成一图案化光阻层130于半导体底材100上方，其定义一第二闸极132在第二区域120对应的导体层114。然后利用图案化光阻层130为罩幕，去除第二区域120对应的导体层114的一部份，用以形成第二闸极132在第二区域120对应的闸极介电层112上，如图8所示。之后，掺杂一第二导电型掺杂质于第二区域120内。例如以第二闸极132及定义第二闸极的图案化光阻层130为罩幕，离子植入p型的掺杂质于第二区域120的半导体底材100的硅层102内，用以形成至少一掺杂区域134，完成p型薄膜晶体管。然后去除图案化光阻层130，如图9所示。

此外，本发明方法更包含形成电容、接触、联机电路以及像素接触等制程(未图标)，以完成液晶显示器的驱动/像素控制电路。此外，本发明实施例虽以形成液晶显示器的驱动/像素控制电路说明，但是本发明方法可应用于形成其它具轻掺杂汲极的半导体组件，并不以实施例所例示的组件为限。

再次参考图9，本发明同时提供一种具轻掺杂汲极的半导体组件400，其包含半导体底材100是具有第一区域110及第二区域120、第一型晶体管410是形成于第一区域110，以及第二型晶体管420是形成于第二区域120。如前所述，半导体底材100可为单层的硅层，或包含硅层102、绝缘层104及石英或玻璃基材(106)组成的基材。第一型晶体管410及第二型晶体管420分别为n型及p型薄膜晶体管，可依电路设计的需求，分布于半导体底材100的驱动区域200或像素区域300。

第一型晶体管410包含第一源极/汲极区域412是形成于半导体底材100内，且第一源极/汲极区域412由第一信道区域414隔开。第一闸极介电层112，位于半导体底材100上且覆盖第一信道区域414。第一闸极118，对应第一信道区域414，位于第一闸极介电层112上。间隙壁126形成于第一闸极118的侧壁，且位于第一闸极介电层112上。轻掺杂区域122对应间隙壁126，位于第一源极/汲极区域414的一部份。也即第一源极/汲极区域412包含重掺杂区域128及轻掺杂区域122。

第二型晶体管420包含第二源极/汲极区域134形成于半导体底材100内，且第二源极/汲极区域134由第二信道区域422隔开。第二闸极介电层112位于半导体底材100上，且覆盖第二信道区域422。第二闸极132对应第二信道区域422，位于第二闸极介电层112上。如图9所示，在实施例中，第一闸极介电层及第二闸极介电层是同时形成的闸极介电层112。第二源极/汲极区域系掺杂区域134。

以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在本发明的权利要求范围内。

附图标记说明

100半导体底材              102硅层

104绝缘层                  106石英基材或玻璃基材

112闸极介电层(或第一/第二闸极介电层)

114导体层

116光阻层                  118第一闸极

122轻掺杂区域              124共形介电层

126间隙壁                  128重掺杂区域

130图案化光阻层            132第二闸极

134掺杂区域或第二源极/汲极区域

110第一区域                120第二区域

200驱动区域                300像素区域

400半导体组件              410第一型晶体管

412第一源极/汲极区域       414第一信道区域

420第二型晶体管            422第二信道区域

Claims (15)

1.一种形成半导体组件的方法，所述半导体组件包含一第一型薄膜晶体管及一第二型薄膜晶体管，其特征在于，所述方法包括以下步骤：

提供一半导体底材，是具有一第一区域及一第二区域；

形成一闸极介电层在所述半导体底材上；

形成一导体层在所述闸极介电层上；

选择性地去除一部分的所述导体层，用以形成一第一闸极在所述第一区域对应的所述闸极介电层上，且所述导体层剩余的一部分实质上位于所述第二区域上方；

掺杂一第一导电型的一第一掺杂质在所述第一区域内；

形成一间隙壁在所述第一闸极的一侧壁；

掺杂所述第一导电型的一第二掺杂质在所述第一区域内，用以形成所述第一型薄膜晶体管；

形成一图案化光阻层在所述半导体底材上方，所述图案化光阻层定义一第二闸极在所述第二区域对应的所述导体层；

利用所述图案化光阻层为罩幕，去除所述第二区域对应的所述导体层的一部份，用以形成所述第二闸极在所述第二区域对应的闸极介电层上；以及

掺杂一第二导电型掺杂质在所述第二区域内，用以形成所述第二型薄膜晶体管。

2.如权利要求1所述的方法，其进一步特征在于，选择性地去除所述部分的所述导体层用以形成所述第一闸极的步骤包含：

形成一光阻层在所述导体层上；

图案化所述光阻层，使得所述光阻层定义所述第一闸极在所述第一区域对应的所述导体层；

以及

以所述光阻层为罩幕，蚀刻所述导体层用以暴露出所述闸极介电层，使得所述导体层的一第一部份形成所述第一闸极，且所述导体层的一第二部份实质上位于所述第二区域上方。

3.如权利要求1所述的方法，其进一步特征在于，掺杂所述第一导电型的第一掺杂质的步骤包含：以所述第一闸极为罩幕，离子植入一第一n型掺杂质在所述第一区域内，用以形成至少一轻掺杂区域。

4.如权利要求3所述的方法，其进一步特征在于，掺杂所述第一导电型的第二掺杂质的步骤包含：以所述第一闸极及所述间隙壁为罩幕，离子植入一第二n型掺杂质在所述第一区域内，用以形成至少一重掺杂区域，且所述重掺杂区域与所述轻掺杂区域一部分重叠。

5.如权利要求1所述的方法，其进一步特征在于，所述第一导电型的第一掺杂质及所述第一导电型的第二掺杂质为两种掺杂质。

6.如权利要求1所述的方法，其进一步特征在于，所述第一导电型的第一掺杂质及所述第一导电型的第二掺杂质为同一种掺杂质。

7.如权利要求6所述的方法，其进一步特征在于，所述第二导电型掺杂质为p型掺杂质。

8.如权利要求6所述的方法，其进一步特征在于，掺杂所述第二导电型掺杂质的步骤包含：以所述第二闸极及所述图案化光阻层为罩幕，离子植入p型的掺杂质在所述第二区域内，用以形成至少一掺杂区域。

9.如权利要求1所述的方法，其进一步特征在于，形成所述间隙壁的步骤包含：

形成一共形介电层在所述半导体底材上方；以及

非等向性蚀刻所述共形介电层，用以形成所述间隙壁在所述第一闸极的侧壁。

10.如权利要求1所述的方法，其进一步特征在于，所述闸极介电层由一氮化硅层、一氧化硅层及其混合层所选出。

11.一种具轻掺杂汲极的半导体组件，其特征在于，包括：

一半导体底材，具有一第一区域及一第二区域；

一第一型晶体管是形成于所述第一区域；以及

一第二型晶体管是形成于所述第二区域；

其中所述第一型晶体管包含：

第一源极/汲极区域是形成于所述半导体底材内，且所述第一源极/汲极区域是由一第一信道区域隔开；

一第一闸极介电层，是位于所述半导体底材上且覆盖所述第一信道区域；

一第一闸极，是对应所述第一信道区域，位于所述第一闸极介电层上；

一间隙壁，是形成于所述第一闸极的一侧壁，且位于所述第一闸极介电层上；以及

轻掺杂区域，是对应所述间隙壁，位于所述第一源极/汲极区域的一部份；

且其中所述第二型晶体管包含：

第二源极/汲极区域是形成于所述半导体底材内，且所述第二源极/汲极区域是由一第二信道区域隔开；

一第二闸极介电层，是位于所述半导体底材上且覆盖所述第二信道区域；以及

一第二闸极，是对应所述第二信道区域，位于所述第二闸极介电层上。

12.如权利要求11所述的半导体组件，其进一步特征在于，包含一第一基材及一绝缘层是位于所述第一基材上，所述半导体底材是位于所述绝缘层上。

13.如权利要求12所述的半导体组件，其进一步特征在于，所述第一基材是包含一石英基材或一玻璃基材。

14.如权利要求11所述的半导体组件，其进一步特征在于，所述第一型晶体管及所述第二型晶体管分别为n型晶体管及p型晶体管。

15.如权利要求11所述的半导体组件，其进一步特征在于，所述第一闸极介电层及所述第二闸极介电层由一氮化硅层、一氧化硅层及其混合层所选出。

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